DE69117794T2

DE69117794T2 - Mehrstufiger sigma-delta-Analog-zu-Digitalkonverter

Info

Publication number: DE69117794T2
Application number: DE69117794T
Authority: DE
Inventors: Tanju Cataltepe; Gabor C Temes; Robert H Walden
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1990-04-26
Filing date: 1991-04-23
Publication date: 1996-11-07
Anticipated expiration: 2011-04-24
Also published as: EP0454406A1; US5153593A; EP0454406B1; JPH05152967A; JPH0793581B2; DE69117794D1

Description

Gebiet der Erfindung:

Diese Erfindung betrifft Analog/Digital-Wandler. Insbesondere betrifft diese Erfindung Analog/Digital-Wandler, die die Sigma-Delta-Modulation verwenden.

Beschreibung des Standes der Technik:

Jüngste Entwicklungen auf dem Gebiet der digitalen Signalverarbeitung, insbesondere in den Bereichen von Radar, digitalem Radio, digitalem Fernsehen, haben den Bedarf nach schnellen genauen Analog/Digitalen-(A/D)-Wandlern hervorgehoben. Eine Genauigkeit kann durch Messen des Signal/Rauschverhältnisses des Ausgangssignals, das von dem Wandler erzeugt wird, abgemessen werden, wobei das Ergebnis oft in einer Einzelbitauflösung ausgedrückt wird. Herkömmlicherweise ist entweder die schrittweise Näherung oder das zweirampenwandlungsverfahren für A/D-Wandler einer hohen (d.h., 16 Bit oder größer) Auflösung verwendet worden. Eine Schwierigkeit bei dem Lösungsweg einer schrittweisen Näherung ist, daß ein Abgleichen eines Gewichtungsnetzwerks, das dazu zugehörig ist, notwendig ist, um eine Wandlungsgenauigkeit von mehr als 15 Bits zu erzielen. Die Notwendigkeit eines Abgleichs behindert den Herstellungswirkungsgrad und erhöht die Kosten einer Einheit. Eine hohe Auflösung wird durch das Zweirampenverfahren zum Beispiel unter Verwendung eines Präzisionshochgeschwindigkeitsintegrators und Abtast/Halteschaltungen bewirkt. Diese Schaltungen werden im allgemeinen lediglich in bestimmten spezialisierten Bipolarverfahrenstechnologien und dann lediglich mit einiger Schwierigkeit realisiert.
Demgemäß sind bevorzugt A/D-Wandlungsverfahren betrachtet worden, die auf der Grundlage einer "Überabtastung" stehen, da diese Methodologie den Bedarf nach einem Abgleich bestimmter Präzisionsschaltungen beseitigt. A/D- Wandler, die eine Überabtastung verwenden, arbeiten mit einer Taktrate, die viel höher als die Datenrate des zu ver arbeitenden abgetasteten Signais ist. Das Überabtastungsverhältnis eines A/D-Wandlers bezieht sich auf das Verhält nis der Taktrate des A/D-Wandlers zu der Nyquistabtastrate, die dem besonderen analogen Signal zugehörig ist. Wie es bekannt ist, hängt der Wert der Nyquistrate von der Maximalfrequenz von Interesse, die in dem besonderen analogen Signal beinhaltet ist, ab.
Eine Gruppe von Überabtastungs-A/D-Wandlern steht auf der Grundlage eines Verarbeitungsverfahrens, das als Sigma- Delta-Modulation bekannt ist. Herkömmliche Sigma-Delta-Modulationen verwenden einen internen 1-Bit-Quantisierer und geben einen Bitstrom aus&sub1; dessen Pulsdichte proportional zu der Amplitude des angelegten Eingangssignals ist. Interne Ein-Bit-Quantisierer werden ungeachtet eines anhaftenden Fehlens einer Auflösung teilweise verwendet, da theoretisch eine verzerrungsfreie Quantisierung bewirkt werden kann. obgleich sowohl eine Genauigkeit als auch Stabilität eines Sigma-Delta-Wandlers durch eine interne Mehr-Bit-Quantisierung verbessert werden kann, benötigt eine Mehr-Bit-Quantisierung ebenso eine Verwendung eines internen Mehr-Bit-Digital/Analog-Wandlers (DAC). Der interne DAG muß bei der vollen Genauigkeit des gesamten Sigma-Delta-Wandlers linear sein, um zu verhindern, daß Nichtlinearitäten in dem DAC irgendwelche Genauigkeitsverbesserungen, die durch die Mehr-Bit-Quantisierung erzielt werden, verschlechtern. Bei A/D-Wandlern einer hohen Auflösung wird die erforderliche Linearität im DAG typischerweise lediglich unter Verwendung zusätzlicher (Außenchip-)Kompensationselemente und/oder durch Komponentenabgleich erzielt. Bei einer weiteren manspruchnahme, eine hohe Auflösung zu bewirken, sind herkömmliche Sigma-Delta-A/D-Wandler mit einer hohen Abtastrate betrieben worden, welche ein hohes Überabtastungsverhältnis entstehen läßt. Unglücklicherweise begrenzt ein hohes Überabtastungsverhältnis die Bandbreite des analogen Signals, welche von einem einzelnen Wandler genau verarbeitet werden kann. Als eine Folge sind herkömmliche Sigma-Delta-A/D- Wandler auf Anwendungen beschränkt gewesen, die zum Beispiel Kompakdisks oder Audiosysteme einschließen. Desweiteren ist das Überabtastungsverhältnis umgekehrt proportional zu der Geschwindigkeit, mit welcher ein analoges Signal in den digitalen Bereich gewandelt werden kann. Es folgt, daß die hohen Überabtastungsverhältnisse von herkömmlichen Sigma-Delta-A/D-Wandlern ihre Einbeziehung bei bestimmten Hochgeschwindigkeitsverarbeitungsanwendungen ausschließen. Zum Beispiel benötigt es im allgemeinen eine Kaskade von 3 Sigma-Delta-Modulatoren erster Ordnung, die eine 1-Bit- Quantisierung und Überabtastungsverhältnisse von mehr als 64 verwenden, um eine Auflösung von 15 bis 16 Bit zu erzielen.
Matsuya et. al. offenbaren einen Analog/Digital-Wand-1er, der mehrere kaskadierte Sigma-Delta-Stufen einer internen 1-Bit-Quantisierung aufweist, in "A 16-bit Oversampling A-to-D Conversion Technology Using Triple-Integration Noise Shaping", IEEE Journal of Solid-State Circuits, Bd. SC-22, Nr. 6, S. 921, Dezember 1987. Der darin offenbarte kaskadierte Wandler bewirkt Verbesserungen- in der Auflösung durch ein Verwirklichen eines Netzwerks, das angeordnet ist, um das Quantisierungsrauschen, das von den ersten n-1 Stufen eines n-stufigen kaskadierten Wandlers hervorgerufen wird, zu unterdrücken. Ungeachtet der Vorteile, die von dem Rauschunterdrückungsnetzwerk hervorgebracht werden, ist die entgültige Auflösung des Wandlers von Matsuya für ein gegebenes Überabtastungverhältnis aufgrund der Verwendung einer internen 1-Bit-Quantisierung begrenzt. Außerdem ist jede Stufe in dem Wandler von Matsuya angeordnet, um ein Quantisierungsfehlersignal an die unmittelbar dazu nachfolgende Stufe anzulegen. Unglücklicherweise macht die kleine Höhe des Fehlersignals bezüglich des dynamischen Bereichs jeder Sigma-Delta-Stufe den Rauschunterdrückungsgrad empfindlicher gegenüber einer Komponentenänderung. Da die relative Höhe des Fehlersignals mit jeder nachfolgenden Stufe kleiner wird, führt eine Erweiterung des Wandlers von Matsuya auf mehrere Stufen zu einer Verminderung von Verbesserungen in der gesamten Genauigkeit der A/D-Wandlung.
Daher besteht ein technischer Bedarf nach einem Präzisions-Sigma-Delta-A/D-Wandler, der so ausgelegt ist, daß er auf eine erwünschte Anzahl von kaskadierten Stufen erweitert werden kann, wobei jede Stufe mit einer Abtastrate betrieben wird, die ein verhältnismäßig kleines Überabtastungsverhältnis entstehen läßt.

KURZFASSUNG DER ERFINDUNG

Der technische Bedarf nach einem Präzisions-Sigma- Delta-A/D-Wandler, der eine erwünschte Anzahl von kaskadierten Stufen aufweist, richtet sich auf den mehrstufigen Sigma-Delta-Analog/Digital-Wandler der vorliegenden Erfindung. Der erfindungsgemäße mehrstufige Sigma-Delta-Wandler arbeitet so, daß er ein analoges Eingangssiganl in eine Ausgangsfolge von digitalen Worten wandelt. Der Wandler der vorliegenden Erfindung ist derart, wie er im Anspruch 1 definiert ist, und beinhaltet eine erste Sigma-Delta-Wandlerstufe für die Erzeugung einer ersten Folge von digitalen Worten und eines Quantisierungsfehlersignals als Reaktion auf das analoge Eingangssignal. Ein Zwischenstufenverstärker verstärkt dann das Quantisierungsfehlersignal mittels eines ersten Verstärkungsfaktors. Die vorliegende Erfindung beinhaltet desweiteren eine zweite Sigma-Delta-Wandlerstufe für die Erzeugung einer zweiten Folge von digitalen Worten als Reaktion auf das verstärkte Quantisierungsfehlersignal. Die erste und zweite Folge werden als nächstes von einem digitalen Rauschunterdrückungsnetzwerk gefiltert und die gefilterte zweite Folge wird bevorzugt über eine Teilerschaltung durch den ersten Verstärkungsfaktor geteilt. Eine Summierschaltung stellt die Ausgangsfolge von digitalen Worten durch ein Summieren der gefilterten ersten Folge und der geteilten zweiten Folge bereit. Diese Anordnung ist direkt auf drei oder mehr Stufen erweiterbar und jede Stufe weist einen zusätzlichen Zwischenstufenverstärker auf, welcher die Quantisierungsfehler weiter unterdrückt.
KURZE BESCHREIBUNG DER ZEICHNUNG
Fig. 1 zeigt ein schematisches Blockschaltbild des mehrstufigen Sigma-Delta-Analog/Digital-Wandlers, der vorliegenden Erfindung.
Fig. 2 zeigt eine schematische Darstellung der Addition des Quantisierungsrauschens (e&sub1;) des ersten internen Analog/Digital-Wandlers mit dem analogen Ausgangssignal des ersten Intgrators.
Fig. 3 zeigt eine detailliertere teilweise blockschaltbildhafte, teilweise schematische Darstellung des mehrstufigen Sigma-Delta-Wandlers der vorliegenden Erfindung.
Fig. 4 zeigt ein Blockschaltbild eines Systems, das so ausgelegt ist, das es das Verfahren der Korrektur des digitalen Quantisierungsrauschens, das in der vorliegenden Erfindung beinhaltet ist, darstellt, wobei das veranschaulichende System zwei aufeinanderfolgende Summiernetzwerke und digitale Koeffizienten C, D, zweite und dritte Vierpole N&sub1;, N&sub2;, N&sub3; beinhaltet.
Fig. 5 zeigt eine schematische Darstellung eines versatz und verstärkungskompensierten Integrators mit einem Schaltkodensator, der angeordnet ist, um als eine Folge von Unzulänglichkeiten in den darin beinhalteten analogen Komponenten hauptsächlich lediglich Verstärkungs fehler hervorzurufen.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Fig. 1 zeigt ein schematisches Blockschaltbild des mehrstufigen Sigma-Delta-Analog/Digital-Wandlers 10 der vorliegenden Erfindung. Der mehrstufige Wandler 10 beinhaltet eine erste Sigma-Delta-Wandlerstufe 14 und eine zweite Sigma-Delta-Wandlerstufe 18. Obgleich lediglich ein zweistuf iges Ausführungsbeispiel der vorliegenden Erfindung zum Zwecke der Klarheit in Fig. 1 dargestellt ist, versteht es sich aus der nachfolgenden Beschreibung, daß bevorzugte Ausführungsbeispiele der vorliegenden Erfindung so erwei tert werden können, daß sie einige oder mehr Stufen beinhalten. Die ersten und zweite Stufen 14, 18 verwenden Rückkopplungsanordnungen, welche einen ersten bzw. zweiten Integrator 20 bzw. 22, einen ersten bzw. zweiten M-Bit-Quantisierer 24 bzw. 26 und einen ersten bzw. zweiten M-Bit-Digital/Analog-Wandler (DAC) 28 bzw. 30 beinhalten. An die ersten und zweiten Stufen sind elektrisch erste und zweite digitale Rauschunterdrückungsnetzwerke 31, 32 angeschlossen. Das zweite Netzwerk enthält ebenso die digitalen Koeffizienten c und d. Die Koeffizienten c und d werden verwendet, um Gruppen in den analogen Komponenten, z.B. eine Integratorverstärkungskonstante, eine endliche Operationsverstärkerverstärkung, usw., zu kompensieren.
Die ersten und zweiten Stufen 14, 18 werden mit einer Abtastfrequenz betrieben, welche bedeutsam die höchste Frequenz von Interesse eines analogen Eingangssignals X(z) überschreitet, welches auf einen Eingangsknoten 33 eingeprägt wird. Wie es vollständiger nachstehend beschrieben wird, ist die erste Stufe 14 angeordnet, um eine erste Folge von digitalen Worten zu erzeugen, die das analoge Eingangssignal X(z) darstellt. Diese erste digitale Folge wird dann durch das erste digitale Netzwerk 31 geleitet. Außerdem summiert der erste Integrator 20 die Differenz zwischen dem analogen Eingangssignal und der ersten Folge von digitalen Worten, wodurch es ermöglicht wird, ein Fehlersignal, das proportional zu dem Quantisierungsrauschen ist, das dem ersten Quantisierer 24 zugehörig ist, zu einem Zwischenstufenverstärker 34 zu liefern. Der Zwischenstufenverstärker 34 verstirkt das Fehlersignal, um den vollen dynamischen Bereich der zweiten Sigma-Delta-Stufe 18 zu verwenden. Das verstärkte Fehlersignal wird dann von der zweiten Stufe 18 quantisiert--und von dem zweiten Rauschunterdrückungsnetzwerk 32 (das ebenso die digitalen Korrekturkoeffizienten c, d enthält) verarbeitet. Ein digitaler Zwischenstufenteiler verringert die Höhe des Ausgangssignals aus dem zweiten Rauschunterdrückungsnetzwerk 32 um einen Faktor G, der zu der Verstärkung G des Zwischenstufenverstärkers 34 äquivalent ist. Die ersten und zweiten Rauschunterdrückungsnetzwerke 31, 32 sind durch Übertragungsfunktionen HA(z) und HB(z) gekennzeichnet, die so ausgewählt sind, daß eine Kombination des digitalen Ausgangssignals aus den Netzwerken 31, 32 an einem Ausgangssummierknoten 40 zu einer Unterdrückung des Quantisierungsrauschens führt, daß der ersten Stufe 14 zugehörig ist. Auf diese Weise arbeitet der erfindungsgemäße Sigma-Delta-Wandler 10 so, daß er eine digitale Darstellung einer hohen Auflösung des ana logen Eingangssignals X(z) bereitstellt.
Wie es in Fig. 1 gezeigt ist, wird das analoge Eingangssignal X(z) an einem Eingangssummierknoten 44 mit einem Rückkopplungssignal kombiniert, das von dem ersten M- Bit-DAC 28 auf eine Rückkopplungsleitung 46 eingeprägt wird. An den Summierknoten 44 ist der erste Integrator 20 angeschlossen. Die Übertragungsfunktion des Integrators 20 kann in dem z-Bereich als kA/(1 - z&supmin;¹) dargestellt werden, wobei kA eine Integrationskonstante ist. Ein analoges Signal, das von dem Integrator 20 erzeugt wird, wird an dem ersten M-Bit-A/D 24 bereitgestellt. Fig. 2 sieht eine veranschaulichende Darstellung der Addition eines Quantisierungsrauschens (e&sub1;) des ersten A/D 24 mit dem analogen Ausgangssignal aus dem Integrator 20 vor. Wie es in Fig. 2 gezeigt ist, tritt diese Summierung an einem Knoten 48 auf, wobei ein Verzögerungsblock 50 beinhaltet ist, um die Laufzeit durch den ersten A/D 24 darzustellen. Eine z-Bereichs- Signalübertragungsfunktion HS(z), die zwischen dem Eingangsknoten 33 und dem Ausgang des ersten A/D 24 vorhanden ist, ist gegeben durch:
HS(z) = KAz-1/1 + (kA - 1)z&supmin;¹ [1]
Ähnlich kann eine z-Bereichs-Rauschübertragungsfunktion HN(z), die zwischen dem Summierknoten 48 (siehe Fig. 2) und dem Ausgang des ersten A/D 24 vorhanden ist, ausgedrückt werden als:
HN(z) = z&supmin;¹(1 - z )/1 + (kA - 1)z&supmin;¹ [2]
Es folgt, daß das Ausgangssignal Voutl(z) der ersten Sigma-Delta-Stufe 14 oder äquivalent des ersten A/D 24 ausgedrückt werden kann als:
Vout1(z) HS(z)[X(z)] + HN(z)[e&sub1;] [3]
Wie es in Fig. 1 gezeigt ist, wird das analoge Eingangssignal X(z) an einem Zwischenstufensummierknoten 51 mit dem analogen Signal kombiniert, das von dem Integrator hervorgerufen wird. Diese Kombination erzeugt ein Fehlersignal, das im wesentlichen zu dem um einen Taktzyklus verzögerten Quantisierungsrauschen e&sub1; der ersten Stufe identisch ist, welches dann von einem Zwischenstufenverstärker 34 verstärkt wird. Da die Maximalhöhe von e&sub1; im wesentlichen äquivalent zu dem Wert des niederwertigsten Bit (LSB) in dem A/D-Wandler 24 wird, könnte die Verstärkung G des Verstärkers 34 im Prinzip auf einen Maximalwert einge- stellt werden, der kleiner oder gleich zu &sub2;M ist (wobei wiederum M die Anzahl von Bits in dem A/D-Wandler 24 ist). Jedoch bevorzugt das mögliche Vorhandensein von Fremdquellen von Rauschen innerhalb einer körperlichen Verwirklichung des Wandlers 10 eine Auswahl einer Verstärkung G von ungefähr Zweidrittel dieses Maximalwerts.
Das verstärkte Fehlersignal wird an einem Summierknoten 52 der zweiten Stufe mit einem Rückkopplungssignal kombiniert, das von dem M-Bit-DAC 30 auf eine Rückkopplungsleitung 54 eingeprägt wird. Das verstärkte Fehlersignal kann als X'(z) bezeichnet werden und wird ausgedrückt als:
X'(z) = G[(1 - kA)(1 - z&supmin;¹)X(z) + kAz&supmin;¹e&sub1;/1 + (kA - 1)z&supmin;¹ [4]
In dem Ausführungsbeispiel in Fig. 1 sind der zweite Integrator 22, der zweite M-Bit-A/D-Wandler 26 und der zweite M-Bit-DAC 30 mit Ausnahme dessen im wesentlichen äquivalent zu dem ersten Integrator 20, dem ersten M-Bit- A/D-Wandler 24 und dem ersten M-Bit-DAC 28, daß der zweite Integrator 22 eine Integrationskonstante von kB aufweist. Demgemäß kann das digitale Ausgangssignal vout2(z), das von der zweiten Sigma-Delta-Stufe 18 erzeugt wird und an dem zweiten Rauschunterdrückungsnetzwerk 32 bereitgestellt wird, ausgedrückt werden als:
vout2(z) = H&sub5;(z)[X(z)'] + HN(z)[e&sub2;] [5]
wobei e&sub2; das Quantisierungsrauschen darstellt, das von dem zweiten M-Bit-A/D-Wandler 26 erzeugt wird. Ein Einsetzen von Gleichung [4] in Gleichung [5] führt zu:
vout2 = G [z&supmin;¹ kB (1 - kA)(1 - z&supmin;¹ )X(z) + kAkBz&supmin;²e&sub1;/1 + (kA - 1)z&supmin;¹ + z&supmin;¹ (1 - z&supmin;¹(e&sub2;/G] [6]
Aus Fig. 1 ist es ersichtlich, daß das digitale Ausgangssignal vout des erfindungsgemäßen Wandlers 10, das an dem Summierknoten 40 erzeugt wird, durch das folgende dargestellt werden kann:
vout = vout1[HA(z)] + (1/G)vout2[HB(z)] [7]
In dem Fall, in dem die Integratoren 20, 22 ideal sind (d.h., kA = kB = 1.0) verringert sich Gleichung [7] zu:
vout =z&supmin;¹HA(z)X(z) + [z&supmin;¹(1 - z&supmin;¹)HA(z) + z&supmin;²HB(z)]e&sub1; + z&supmin;¹ (1 - z&supmin;¹)HB(z)e&sub2;/G [8]
Auf der Grundlage von Gleichung [8] können die ersten und zweiten Übertragungsfunktionen HA(z) und HB(z) der ersten und zweiten Rauschunterdrückungsnetzwerke 31, 32 so formuliert werden, daß sie effektiv das Quantisierungsrauschen e&sub1; am Beitragen zu dem digitalen Ausgangssignal des erfindungsgemäßen Sigma-Delta-A/D-Wandlers 10 beseitigen. Insbesondere kann für Übertragungsfunktionen HA(z) und HB(z), die gegeben sind durch,
HA(z) = z&supmin;¹ [9]
und
HB(z) = (1 - z&supmin;¹) [10]
das digitale Ausgangssignal vout des erfindungsgemäßen Wandlers 10, das an dem Summierknoten 40 erzeugt wird,
durch das folgende dargestellt werden:
vout= z&supmin;²X(z) - (1/G)z&supmin;¹(1 - z&supmin;¹)²e&sub2; [11]
Eine Untersuchung von Gleichung [11] läßt erkennen, daß das Quantisierungsrauschen e&sub1; der ersten Stufe aus dem Ausgangssignal des erfindungsgemäßen Wandlers 10 beseitigt worden ist, womit das Signal/Rausch-Verhältnis (SNR) von ihm verbessert wird. Desweiteren ist das Quantisierungs rauschen e&sub2; zur zweiten -Ordnung hochpaßgefiltert und mittels des Zwischenstufenverstärkungsfaktors G verringert worden, wobei das letztere Merkmal in dem Verstärker von Matsuya (der im Hintergrund der Erfindung beschrieben worden ist) nicht vorhanden ist. Somit stellt die Verstärkung G zusätzlich zum Ermöglichen einer volleren Ausnutzung des dynamischen Bereichs der zweiten Sigma-Delta-Stufe 18 eine zusätzliche Rauschunterdrückung bereit. Es ist anzumerken, daß die vorliegende Erfindung durch ein Vorsehen einer internen Mehr-Bit-Quantisierung eine Verwendung einer Zwi schenstufenverstärkung G von mehr als einer Einheit erleichtert. Das heißt, die Höhe des Quantisierungsfehlersignals ist ungefähr auf die Höhe des niederwertigsten Bit des A/D-Wandlers 24 begrenzt - was die Verstärkung davon ohne ein Einbringen eines Überlaufs in der zweite Sigma- Delta-Stufe 18 erlaubt. Eine Erhöhung der Auflösung des A/D-Wandlers 24 (durch ein Einschließen mehrerer Bits darin) verbessert anhaftend die Gesamtauflösung des Wandlers 10 und erlaubt ebenso eine gleiche Erhöhung des Werts der Verstärkung G. Wiederum könnte die Verstärkung G im Prinzip auf einen Maximalwert eingestellt werden, der kleiner oder gleich zu &sub2;M ist, wobei typischerweise in der Praxis eine Verstärkung von Zweidrittel dieses Maximalwerts verwendet wird.
Im allgemeinen wird die Verminderung des Quantisierungsrauschens aus einer n-ten Stufe eines Sigma-Delta- Wandlers, der gemäß den Lehren der vorliegenden Erfindung
hergestellt wird, die einer Zwischenstufenverstärkungsverringerung zuzuschreiben ist, äquivalent zu Gn-1. Dies erlaubt eine Erweiterung des erfindungsgemäßen Sigma-Delta- Wandlers auf mehrere Stufen mit lediglich minimal hinzugefügtem Quantisierungsrauschen, womit eine weitere Verbesserung des SNR erleichtert wird.
In dem Fall nichtidealer Integratoren 20, 22 (d.h., in denen kA, kB nicht gleich einer Einheit sind), können wiederum Ausdrücke für die ersten und zweiten Rauschunterdrückungsnetzwerke HA, HB, gefunden werden, welche im wesentlichen den Beitrag des Quantisierungsrauschens e&sub1; der ersten Stufe aus dem digitalen Ausgangssignal des erfindungsgemäßen Wandlers 10 beseitigen. Insbesondere wird durch ein Einstellen der Summierung aller Ausdrücke in Gleichung [11], welche e&sub1; als 0 beinhaltet, die folgende Bedingung für die Beseitigung des Quantisierungsrauschens der ersten Stufe erzielt:
z&supmin;¹ (1 - z-¹)HA'(z) = kAkBz&supmin;²HB'(z)/1 + (kB - 1)z&supmin;¹ [12]
Ein Auswählen von HA'(z) = z&supmin;¹ führt in Gleichung [12] für HB'(z) zu:
HB'(z) = (z&supmin;¹ -- 1) (c + dz&supmin;¹) [13]
wobei c =1l/kAkB und d = (1-1/kB)/kA ist. Die Werte von c und d können als Reaktion auf Abweichungen der Werte von kA und kB von dem idealen Einheitswert eingestellt werden. Diese Einstellungen erlauben eine präzise Anpassung zwischen unzulänglichen analogen Komponenten in den ersten und zweiten Stufen 14, 18 und den digitalen Netzwerken 31, 32, welches desweiteren eine im wesentlichen vollständige Unterdrückung des Quantisierungsrauschens e&sub1; der ersten Stufe ermöglicht. Die Werte von C und d können ebenso eingestellt werden, um Fehler aufgrund der Tatsache zu kompensieren, daß die Operationsverstärker in dem Integrator eine endliche Leerlaufverstärkung aufweisen.
Fig. 3 zeigt eine detailliertere teilweise blockschaltbildhafte, teilweise schematische Darstellung des mehrstufigen Sigma-Delta-Wandlers 100 der vorliegenden Erfindung. Wiederum beinhaltet der erfindungsgemäße Wandler 100 in dem zweistufigen Ausführungsbeispiel in Fig. 3 eine erste Sigma-Delta-Wandlerstufe 108 und eine zweite Sigma-Delta- Wandlerstufe 112 unter einem zeitlichen Steuern durch einen Systemtakt (nicht gezeigt). Die ersten und zweiten Stufen 108 bzw. 112 verwenden Rückkopplungsanordnungen, welche einen ersten bzw. zweiten Integrator 116 bzw. 120, einen ersten bzw. zweiten 4-Bit-Quantisierer 124 bzw. 128 und einen ersten bzw. zweiten 4-Bit-Digital/Analog-Wandler (DAC) 132 bzw. 136 beinhalten.
Wiederum wird ein analoges Eingangssignal auf einen Eingangsknoten 140 eingeprägt und von einem Abtaster 144 der ersten Stufe abgetastet. Der Abtaster 144 der ersten Stufe beinhaltet erste und zweite elektronische Schalter 146, 148. Die Schalter 146, 148 sind typischerweise durch ein CMOS- oder NMOS-Übertragungsgatter verwirklicht. Die ersten und zweiten Schalter 146, 148 sind beide an den Systemtakt (nicht gezeigt) gekoppelt und werden als Reaktion auf eine Rechteckwelle davon abwechselnd betätigt (geschlossen). Zum Beispiel kann als Reaktion auf den hohen Zustand der Rechteckwelle der erste Schalter 146 geschlos sen und der zweite Schalter 148 geöffnet werden. Die ersten und zweiten Schalter 146, 148 sind an einen Eingangskondensator 150 angeschlossen.
Wie es in Fig. 3 gezeigt ist, beinhaltet der Integrator 116 dritte und vierte abwechselnd betätigte Schalter 152, 154 wobei der dritte Schalter 152 synchron zu dem zweiten Schalter 148 arbeitet. Der erste Schalter 152 ist zwischen einem Summierknoten 156 und Masse angeschlossen, während der zweite Schalter 154 den Summierknoten 156 mit dem invertierenden Anschluß 158 eines Operationsverstärkers 160 verbindet. Ein Intergrationskondensator 162 ist zwischen dem invertierenden Anschluß 158 und einem Ausgangsknoten 164 des Operationsverstärkers 160 angeschlossen. Die Spannung an dem Ausgangsknoten 164 definiert den Wert der abgetasteten analogen Spannung, die von dem 4-Bit-Quantisierer 124 quantisiert wird. Der Quantisierer 124 kann durch einen herkömmlichen 4-Bit-Analog/Digital-Wandler verwirklicht werden, welcher zum Beispiel ein Netzwerk von 15 Komparatoren und einen Codierer beinhaltet. Der Quantisierer 124 wird so betrieben, daß er während jedes Taktzyklus ein digitales Wort mit 4 Bit auf vier Signalleitungen 168 einprägt.
Das digitale Ausgangssignal aus dem Quantisierer 124 wird von dem 4-Bit-Digital/Analog-(D/A)-Wandler 132 überwacht. Der 4-Bit-D/A 132 kann herkömmlich verwirklicht werden und arbeitet so, daß er die Spannung, die an einer ersten Amplitudenreferenz 72 bereitgestellt wird, skaliert, um ein erstes analoges Rückkopplungssignal auf eine Rückkopplungsleitung 176 einzuprägen. Der D/A-Wandler 132 ist elektrisch an den Systemtakt angeschlossen und aktualisiert deshalb den Wert des analogen Rückkopplungssignals mit der Taktrate davon. Das erste Rückkopplungssignal wird anhand von fünften und sechsten abwechselnd betätigten Schaltern 178, 180 zu einem nichtinvertierenden Anschluß 178 des Operationsverstärkers 160 geleitet. Ein zweiter Kondensator 182 verbindet den Summierknoten 156 mit dem fünften Schalter 178, welcher synchron zu dem ersten Schalter 146 arbeitet.
Die erste Sigma-Delta-Stufe 108 beinhaltet ebenso ein erstes Direktzugriffsspeicher-(RAM)-Korrekturmodul 184. Das Korrekturmodul 184 bewirkt eine digitale Unterdrückung von Nichtlinearitäten, die der Übertragungsfunktion des 4-Bit- DAC 132 anhaften. Das diesem digitalen Korrekturverfahren unterliegende Prinzip kann unter Bezugnahme auf Fig. 4 erklärt werden. Fig. 4 zeigt ein schematisches Blockschaltbild eines Systems, das erste, zweite und dritte Vierpole N&sub1;, N&sub2;, N&sub3; beinhaltet. Die Vierpole N&sub1;, N&sub2;, N&sub3; sind zeitinvariant, speicherlos und weisen schwach nichtlineare monotone Ausgangs/Eingangscharakteristiken vout(t) = Ni[vin'(t) auf. Die Vierpole N&sub1;, N&sub3; sind mit einem linearen dynamischen Vierpol H&sub1;(z) (typischerweise erster oder zweiter Ordnung) um eine Rückkopplungsschleife L herum angeordnet. Die in dem System in Fig. 4 vorhandenen Signale können alle analoge abgetastete Daten, alle digital oder gemischt sein.
Es wird angenommen, daß ein Frequenzbereich vorhanden ist, in dem die Schleifenverstärkung der Rückkopplungsschleife L stark eine Einheit übersteigt, und daß das System in Fig. 4 stabil ist. Es folgt, daß für Signalfrequenzen in diesem Bereich die Rückkopplungsschleife eine Rückkopplungsspannung vf(t) einbringt, um eine Eingangsspannung vin(t) anzunähern. Außerdem ist es aus Fig. 4 ersichtlich, daß vf(t) = N&sub3;[v&sub1;(t)] und vout(t) = N&sub2;[v&sub1;(t)] ist. Nun wird N&sub2;[ ] äquivalent zu N&sub3;[ ] gemacht, d.h., die nichtlinearen Charakteristiken der Vierpole N&sub2; und N&sub3; werden angepaßt. Dann ist vout(t) = N&sub2;[v&sub1;(t)] = N&sub3;[v&sub1;(t)] = vf(t), welches im wesentlichen äquivalent zu vin(t) ist. Es ist somit ersichtlich, daß, wenn N&sub3; den 4-Bit-DAC 132 (Fig. 3) darstellt, H&sub1;(z) den Integrator 116 darstellt, N&sub1;(z) den 4- Bit-A/D-Wandler 124 darstellt und wenn N&sub2; das RAM-Korrekturmodul 184 darstellt, dann die lineare Datenwandlung ungeachtet Nichtlinearitäten, die in dem D/A-Wandler 132 vorhanden sind, vorgesehen werden kann.
Es wird zu Fig. 3 zurückgekehrt, wobei das erste RAM- Korrekturmodul 184 durch einen programmierbaren Speicher, z.B. durch einen EPROM, verwirklicht werden kann. Das RAM- Korrekturmodul 184 ist so programmiert, daß es ein auf der Signalleitung 168 vorhandenes digitales Wort mit 4 Bit in ein digitales Wort mit M-Bit wandelt, wobei M die Bitgenauigkeit des korrigierten Ausgangssignals aus dem Sigma- Delta-Wandler 108 der ersten Stufe darstellt. In dem Ausführungsbeispiel in Fig. 3 wird eine Genauigkeit von sechzehn Bit erzielt, und somit wird das korrigierte digitale Ausgangssignal des Wandlers 108 auf sechzehn Signalleitungen 186 eingeprägt.
Das RAM-Korrekturmodul 184 kann während einer Kalibrie rungsroutine programmiert werden, während welcher die im allgemeinen nichtlineare Übertragungsfunktion des D/A-Wandlers 132 gemessen wird und die sich ergebenden Daten in dem Modul 184 gespeichert werden. Zum Beispiel ist in einem besonderen Kalibrierungsverfahren der D/A-Wandler 132 elektrisch von dem A/D-Wandler 124 isoliert und wird mit einem digitalen Rampensignal beliefert, das von einem 4-Bit-Zähler erzeugt wird. Während des Kalibrierungsverfahrens wird der A/D-Wandler 124 durch einen Ein-Bit-Quantisierer ersetzt und ein digitales Dezimimierungsfilter ist daran gekoppelt, um ein digitales Ausgangssignal mit sechzehn Bit bereitzustellen. Da ein Ein-Bit-Sigma-Delta-Wandler anhaftend linear ist, wird das digitale Ausgangssignal mit sechzehn Bit aus dem Dezimierungsfilter die Nichtlinearitätsdaten des 4-Bit-D/A-Wandlers so bereitstellen, daß sie in dem ersten RAM-Korrekturmodul 184 gespeichert werden. Das Kalibrierungsverfahren benötigt ungefähr &sub2;N+M Taktperioden, wobei N die Bitgenauigkeit des zu kalibrierenden D/A-Wandlers ist und M die Anzahl von Bits in den digitalen Worten ist, die von dem Korrekturmodul 184 erzeugt werden. Demge mäß kann in dem Ausführungsbeispiel in Fig. 3 eine Kalibrierung in 220 Taktperioden durchgeführt werden. Das Kalibrierungsverfahren kann mit der verhältnismäßig steilen (d.h., Überabtastung) Taktrate der ersten Sigma-Delta-Stufe 108 durchgeführt werden und benötigt somit lediglich eine kurze Zeit.
Wie es in Fig. 3 gezeigt ist, werden die Spannung, die von dem Operationsverstärker 160 auf den Knoten 164 eingeprägt wird und das analoge Eingangssignal an einem Zwischenstufenverstärker 188 vorgesehen. Der Zwischenstufenverstärker 188 ist angeordnet, um ein Fehlersignal, das den Quantisierungsfehler des 4-Bit-A/D-Wandlers anzeigt, auf eine Eingangsleitung 190 der zweiten Stufe zu legen. Wiederum wirde unter der Annahme des Nichtvorhandenseins von Fremdrauschquellen und einer idealen Verwirklichung der ersten und zweiten Sigma-Delta-Stufen 108, 112 die Maximalhöhe des Quantisierungsfehiersignals im wesentlich äquivalent zu dem Wert des niederwertigsten Bit des A/D-Wandlers 124 sein. Unter diesen Bedingungen und unter weiterer Annahme, daß die ersten und zweiten Sigma-Delta-Wandler 108 im wesentlichen einen äquivalenten, dynamischen Bereich aufweisen, könnte die Verstärkung des Verstärkers 188 auf sechzehn eingestellt werden. Nichtsdestoweniger würde in einer tatsächlichen körperlichen Verwirklichung des erfindungsgemäßen Wandlers 100 einen Verstärkungsfaktor von ungefähr zehn ausreichend gegen einen Überlauf in der zweiten Sigma-Delta-Stufe 112 schützen. Der Zwischenstufenverstärker 188 ermöglicht somit eine Verwendung eines wesentlichen Abschnitts des dynamischen Bereichs der zweiten Stufe zum Verarbeiten des Quantisierungsfehlersignals der ersten Stufe. Auf diese Weise ermöglicht das Zwischenstufenverstärkungsmerkmal der vorliegenden Erfindung eine genauere Unterdrückung des Quantisierungsrauschens der ersten Stufe, als es durch herkömmliche kaskadierte Sigma-Delta-Wandler bewirkt werden kann.
Das Quantisierungsfehlersignal wird von einem Abtaster 192 der zweiten Stufe abgetastet. Der Abtaster 192 der zweiten Stufe beinhaltet siebte und achte elektronische Schalter 194, 196, die von dem Systemtakt (nicht gezeigt) abwechselnd betätigt werden, wobei der siebte Schalter 194 dadurch synchron zu dem ersten Schalter 146 betätigt wird. Die siebten und achten Schalter 194, 196 sind an einen Eingangskondensator 198 der zweiten Stufe gekoppelt.
Wie es in Fig. 3 gezeigt ist, beinhaltet der zweite Integrator 120 neunte und zehnte abwechselnd betätigte Schalter 202, 204 - wobei der neunte Schalter 202 synchron zu dem zweiten Schalter 148 arbeitet. Der neunte Schalter 202 ist zwischen einem Summierknoten 206 und Masse angeschlossen, während der zehnte Schalter 204 den Summierknoten 206 mit dem invertierenden Anschluß 208 eines Operationsverstärkers 210 verbindet. Ein Integrationskondensator 212 ist zwischen dem invertierenden Anschluß 208 und einem Ausgangsknoten 214 des Operationsverstärkers 210 angeschlossen. Der Signalwert an dem Ausgangsknoten 214 definiert den Wert der abgetasteten analogen Spannung, die von dem 4-Bit- Quantisierer 128 quantisiert wird. Wiederum kann der Quantisierer 128 durch einen herkömmlichen 4-Bit-Analog/Digital-Wandler verwirklicht werden, welcher zum Beispiel ein Netzwerk von sieben Komparatoren und einen Codierer beinhaltet. Der Quantisierer 128 arbeitet so, daß er während jedes Taktzyklus ein digitales Wort mit 4-Bit auf vier Signalleitungen 218 einprägt.
Das digitale Ausgangssignal aus dem Quantisierer 128 wird von dem 4-Bit-Digital/Analog-(D/A)-Wandler 136 überwacht. Der 4-Bit-DAC 136 kann herkömmlich verwirklicht sein und arbeitet so, daß er die Spannung skaliert, die von einer zweiten Amplitudenreferenz 220 bereitgestellt wird, um ein zweites analoges Rückkopplungssignal auf eine zweite Rückkopplungsleitung 222 einzuprägen. Der zweite D/A-Wand-1er 136 ist elektrisch an den Systemtakt angeschlossen und aktualisiert daher den Wert des zweiten analogen Rückkopplungssignals mit der Taktrate davon. Das zweite Rückkopplungssignal wird anhand elfter und zwölfter abwechselnd betätigter Schalter 226, 228 zu einem nichtinvertierenden Anschluß 224 des Operationsverstärkers 210 geleitet. Ein dritter Kondensator 230 verbindet den Summierknoten 206 mit den elften und zwölften Schaltern 226, 228 - wobei der elfte Schalter synchron zu dem ersten Schalter 146 arbeitet.
Die zweite Sigma-Delta-Stufe 112 beinhaltet ebenso ein zweites RAM-Korrekturmodul 234. Wie es zuvor beschrieben worden ist, bewirkt das Korrekturmodul 234 eine digitale Unterdrückung von Nichtlinearitäten, die der Übertragungsfunktion des 4-Bit-DAC 136 anhaften. Das zweite RAM-Korrekturmodul 234 kann ebenso durch einen programmierbaren Speicher (d.h., einen EPROM) verwirklicht werden und kann durch ein Durchführen eines Kaiibrierungsverfahrens programmiert werden, das im wesentlichen zu dem identisch ist, das unter Bezugnahme auf das erste Korrekturmodul 184 zuvor beschrieben worden ist. Das zweite RAM-Korrekturmodul 234 arbeitet so, daß es ein digitales Wort mit 4 Bit, das auf den Signalleitungen 218 vorhanden ist, in ein digitales Wort mit M-Bit wandelt, wobei M die Bitgenauigkeit des korrigierten Ausgangssignals aus dem Sigma-Delta-Wandler 112 der zweiten Stufe darstellt. Wiederum ist in dem Ausführungsbeispiel in Fig. 3 der erfindungsgemäße Wandler 100 angeordnet, um eine Genauigkeit von 16 Bit bereitzustellen. Somit wird das korrigierte digitale Ausgangssignal des Wandlers 112 auf sechzehn Signalleitungen 238 eingeprägt.
Wie es in Fig. 3 gezeigt ist, addressiert das digitale Aussgangssignal mit 16 Bit aus den ersten und zweiten Sigma-Delta-Stufen 108, 112, das auf den Signalleitungen 186, 238 vorhanden ist, erste und zweite Rauschunterdrückungsnetzwerke 242, 246. Wie es zuvor beschrieben worden ist, können Übertragungsfunktionen HA1(z) und HB1(z) der ersten und zweiten Rauschunterdrückungsnetzwerke 242, 246 so formuliert werden, daß sie effektiv das Quantisierungsrauschen der ersten Stufe am beitragen zu dem digitalen Ausgangssignal des erfindungsgemäßen Sigma-Delta-A/D- Wandlers 100 beseitigen. Die Übertragungsfunktionen HA1(z) und HB1(z), die zur effektiven Rauschunterdrückung in dem erfindungsgemäßen Wandler geeignet sind, sind wiederum gegeben durch:
HA1(z) - z&supmin;¹ [14]
und
HBL(z) = z&supmin;¹ - 1 [15]
Es ist anzumerken, daß c und d andere Werte annehmen können, wenn es zweckmäßig ist. Für endliche Operationsverstärkerverstärkungsfehler würden c und d unterschiedlich sein.
Die ersten und zweiten Raschunterdrückungsnetzwerke 242, 246 sind elektrisch an den Systemtakt (nicht gezeigt) angeschlossen und prägen digitale Worte mit 16 Bit auf erste bzw. zweite Sätze 250 bzw. 254 von Signalleitungen ein. Die digitalen Worte mit sechzehn Bit, die auf dem zweiten Satz von Signalleitungen 254 vorhanden sind, werden durch eine herkömmliche Teilerschaltung 258 geleitet, in welcher sie durch zehn geteilt werden. Der Grad einer Höhenverringerung, die von der Teilerschaltung 258 bewirkt wird, wird so ausgewählt, daß er äquivalent zu der Verstärkung des Verstärkers 188 ist. Auf diese Weise wird die Höhe des Quantisierungsrauschens aus der ersten Sigma-Delta-Stufe 108 einer Verarbeitung durch die zweite Sigma-Delta-Stufe 112 und das zweite Rauschunterdrückungsnetzwerk 246 nachfolgend normalisiert. Demgemäß wird das Einschließen jeder zusätzlichen Sigma-Delta-Stufe in alternativen Ausführungsbeispielen der vorliegenden Erfindung von dem Einbringen eines getrennten Zwischenstufenverstärkers und einer komplementären Teilerschaltung begleitet.
Wie es in Fig. 3 gezeigt ist, wird das Ausgangssignal mit sechzehn Bit der Teilerschaltung 258 auf einen dritten Satz von Signalleitungen 262 eingeprägt. Die Worte mit sechzehn Bit, die auf den ersten und dritten Sätzen von Signalleitungen 250, 262 vorhanden sind, werden dann in einem herkömmlichen Sechzehn-Bit-Summierer 266 kombiniert. Der Summierer 266 prägt dann das digitale Ausgangssignal mit sechzehn Bit des erfindungsgemäßen Sigma-Delta-Wandlers 100 auf einen Satz von Ausgangssignalleitungen 270 ein. Das digitale Ausgangssignal mit sechzehn Bit des Wandlers 100 wird mit der Taktrate davon erzeugt, welche verhältnismäßig hoch zu der Rate ist, mit welcher es notwendig sein würde, die höchste Frequenz von Interesse in dem analogen Eingangssignal abzutasten, um das Nyquistkriterium zu erfül len. Es ist deshalb im allgemeinen erwünscht, ein digitales Dezimierungsfilter an den Satz von Ausgangssignalleitungen 270 zu koppeln. Fachleute können Dezimierungsfilterverfahren erkennen, um das überabgetastete Ausgangssignal mit sechzehn Bit des erfindungsgemäßen Wandlers 100 zu einer niedrigeren Abtastrate umzusetzen. Zwei Kategorien von Filtern, aus welchen Dezimierungsfilter verwirklicht werden können, beinhalten Filter eines endlichen Impulsverhaltens (FIR) und Filter eines unendlichen Impulsverhaltens (IIR). Der Entwurf dieser Filter ist zum Beispiel in Theory and Adolication of Digital Signal Processing, von Lawrence R. Rabiner und Bernard Gold, 1975, Prentice-Hall International, Inc., beschrieben.
Es wird wieder auf Gleichung [13] verwiesen, in der es zu sehen war, daß die Koeffizienten c und d darin als Reaktion auf Abweichungen in den Werten kA und kB von der Einheit eingestellt werden können. Die Werte von kA und kB zeigen die Verstärkungen der Integratoren 20, 22 an und daher bringen Unzulänglichkeiten der Verstärkung (als Unterschied von der Phase) der Integratoren 20, 22 eine Anderung in den Verstärkungskonstanten kA und kB ein. Deshalb können die Werte der Koeffizienten c und d bis zu dem Grad ausgewählt werden, um irgendeine solche Komponentenänderung zu kompensieren, daß die Integratoren 20, 22 so entworfen sein können, daß eine interne Komponentenänderung hauptsächlich bezüglich einer Verstirkung anstelle von Phasenfehlern entsteht. Fig. 5 zeigt eine schematische Darstellung eines versatz- und verstärkungunskompensierten Integrators 300 mit einem Schaltkondensator, der so aufgebaut ist, daß Unzulänglichkeiten der analogen Komponenten, die darin beinhaltet sind, hauptsächlich lediglich Verstärkungsfehler hervorrufen. Eine solche Anderung der analogen Komponente kann zum Beispiel eine endliche Operationsverstärkerverstärkung und Kondensatorfehlanpassungen beinhalten.
Wie es in Fig. 5 gezeigt ist, ist der Integrator 300 angeordnet, um in einer-Sigma-Delta-Wandlerstufe auf eine Weise zu arbeiten, die ähnlich zu der Betriebsart ist, in welcher der Integrator 116 in der ersten Wandlerstufe 108 (Fig. 3) arbeitet. Demgemäß wird wiederum ein analoges Eingangssignal auf einen Eingangsknoten 304 eingeprägt und von einem Abtaster 308 abgetastet. Der Abtaster 308 ist im wesentlichen äquivalent zu dem Abtaster 144 (Fig. 3) der ersten Stufe. Der Abtaster 308 ist an einen ersten Summierknoten 310 des Integrators 300 gekoppelt, wobei der Summierknoten 310 durch erste und zweite abwechselnd betätigte Schalter 312, 314 an den Eingangsknoten 304 angeschlossen ist. Der Summierknoten 310 ist durch einen ersten Kondensator 316 ebenso an einen dritten Schalter 318 angeschlossen, wobei der dritte Schalter 318 synchron zu dem ersten Schalter 312 betätigt wird. Der Integrator 300 beinhaltet desweiteren einen zweiten Kondensator 320, welcher den dritten Schalter 318 mit dem ersten und zweiten Schalter 312, 314 verbindet. Ein invertierender Anschluß 322 eines Operationsverstärkers 324 ist ebenso an den Summierknoten 310 angeschlossen. Ein nichtinvertierender Anschluß 326 des Operationsverstärkers 324 ist an Masse gelegt, während der Verstärker 324 eine Ausgangsspannung auf einen Ausgangsknoten 328 einprägt. Die Ausgangsspannung addressiert einen M- Bit-A/D-Wandler (nicht gezeigt).
Der Integrator 300 beinhaltet ebenso vierte und fünfte abwechselnd betätigte Schalter 330, 332, wobei der vierte Schalter 330 synchron zu dem zweiten Schalter 314 arbeitet.
Die vierten und fünften Schalter 330, 332 tasten eine analoge Rückkopplungsspannung, die von einem M-Bit-D/A-Wandler (nicht gezeigt) angelegt wird, ab, wobei die Rückkopplungs spannung auf eine Rückkopplungsleitung 333 eingeprägt wird. Ein dritter Kondensator 334 verbindet die vierten und fünften Schalter mit dem ersten Summierknoten 310. Sechste und siebte abwechselnd betätigte Schalter 336, 338 stellen einen Pfad zwischen der Rückkopplungsleitung 333 und dem ersten Summierknoten 310 bereit, wobei der sechste Schalter 336 synchron zu dem ersten Schalter 312 arbeitet. Ein vierter Kondensator 340 verbindet die sechsten und siebten Schalter 336, 338 mit dem Ausgangsknoten 328. Die ersten, zweiten, dritten und vierten Kondensatoren 316, 320, 334, 340 sind von einer äquivalenten Kapazität C.
Der mehrstuf ige Wandler der vorliegenden Erfindung kann körperlich mit diskreten Komponenten verwirklicht werden, kann aber ebenso einfach als eine integrierte Schaltung hergestellt werden. Desweiteren erleichtert die hauptsäch lich digitale Zusammensetzung des erfindungsgemäßen Wandlers seine Verwirklichung als eine integrierte Schaltung einer sehr hohen Packungsdichte (VLSI-Chip). Die Leichtigkeit, mit welcher digitale Anordnungen in einer Vielfältigkeit von Halbleitertechnologien als integrierte Schaltungen verwirklicht werden können, ist bekannt.
Somit ist die vorliegende Erfindung unter Bezugnahme auf ein besonderes Ausführungsbeispiel in Verbindung mit einer besonderen Anwendung beschrieben worden. Die Integrationsnetzwerke in jeder Sigma-Delta-Stufe können durch andere Schaltungstopologien als das hierin beschriebene besondere Integrationsnetzwerk mit einem Schaltkondensator verwirklicht werden. Ähnlich ist die vorliegende Erfindung nicht auf einen einzelnen Maßstab einer internen Quantisierung beschränkt - obgleich verschiedene Ausführungsbeispiele der vorliegenden Erfindung typischerweise interne Quantisierer von ungefähr 4 Bit verwenden werden. Desweiteren können alternative Ausführungsbeispiele des erfindungsgemäßen Sigma-Delta-Wandlers mehr als zwei Stufen beinhalten.
Demgemäß wird beansdrucht:

Claims

1. Analog/Digital-Wandler (10; 100) für die Umwandlung eines eingegebenen analogen Signals mit der Form X(z) in eine Ausgangsfolge von digitalen Wörtern, mit:

einer ersten Sigma-Delta-Wandlerstufe (14, 51; 108, 188), die eine erste Mehr-Bit-Quantisiereinrichtung (24; 124) für die Erzeugung einer ersten Folge von digitalen Worten an einem digitalen Ausgang, wobei die Stufe auch ein erstes Quantisierungsfehlersignal e&sub1; an einem analogen Ausgang als Reaktion auf das eingegebene analoge Signal er zeugt;

einer Einrichtung (34; 188) für die Verstärkung des Fehlersignals mittels eines Verstärkungsfaktors G; einer zweiten Sigma-Delta-Wandlerstufe (18; 112) für die Erzeugung einer zweiten Folge von digitalen Worten an einem digitalen Ausgang als Reaktion auf das verstärkte Quantisierungsfehlersignal;

einem ersten Rauschunterdrückungsnetzwerk (31; 242), das mit dem digitalen Ausgang der ersten Stufe (14; 108) verbunden ist und eine erste Einrichtung zur Bereitstellung einer ersten Übertragungsfunktion (HA(z); HA1(z)) aufweist;

einem zweiten Rauschunterdrückungsnetzwerk (32; 246), das mit dem digitalen Ausgang der zweiten Stufe (18; 112) verbunden ist und eine zweite Einrichtung zur Bereitstellung einer zweiten Übertragungsfunktion (HB(z); HB1(z)) aufweist, wobei die erste und die zweite Übertragungsfunktion derart ausgelegt sind, daß das erste und das zweite Rauschunterdrückungsnetzwerk (31, 32; 242, 246) bei einer Summierung ihrer Ausganngssignale dahinggehend wirksam sind, irgendeinen Beitrag des Fehlersignals in dem Ausgangssignal des Wandlers (10; 100) im wesentlichen zu beseitigen; und

einer Einrichtung (40; 266) für die Summierung der Ausgangssignale des ersten und des zweiten Rauschunter drückungsnetzwerks (31, 32; 242, 246) zur Bereitstellung des Ausgangssignals des Wandlers (10; 100).

2. Wandler nach Anspruch 1, der eine Einrichtung (38; 258) für die Verstärkung des Ausgangssignals des zweiten Rauschunterdrückungsnetzwerks (32) mit einem Verstärkungsfaktor von 1/G aufweist.

3. Wandler nach Anspruch 1 oder Anspruch 2, wobei die zweite Sigma-Delta-Wandlerstufe (18; 112) eine zweite Mehr- Bit-Quantisiereinrichtung (26; 128) für die Erzeugung der zweiten Folge von digitalen Worten als Reaktion auf das erste Quantisierungsfehlersignal aufweist, wobei mit der zweiten Mehr-Bit-Quantisiereinrichtung (26; 128) ein zweites Quantisierungsfehlersignal e&sub2; verknüpft ist.

4. Wandler nach einem der vorhergehenden Ansprüche, bei dem die erste Übertragungsfunktion (HA(z); HA1(z)) des ersten Rauschunterdrückungsnetzwerks (31; 242) gleich z&supmin;¹ ist, wobei die zweite Übertragungsfunktion (HB(z); HB1(z)) des zweiten Rauschunterdrückungsnetzwerks (32; 246) gleich (1-z&supmin;¹) ist und wobei dieausgangsspannung vout der Summiereinrichtung (40; 266) durch

vout = z&supmin;² X(z) - (1/G)z&supmin;¹(1-z&supmin;¹)²e&sub2; gegeben ist.

5. Wandler nach einem der Ansprüche 1 bis 3, bei dem die erste Sigma-Delta-Wandlerstufe (14, 51; 108, 188) einen ersten Integrator (20; 116; 300) mit einer ersten Integrationskonstante kA aufweist, bei dem die zweite Sigma-Delta- Wandlerstufe (18; 112) einen zweiten Integrator (22; 120) mit einer zweiten Integrationskonstante kB enthält, bei dem die erste Übertragungsfunktion (HA(z); HA1(z)) des ersten Rauschunterdrückungsnetzwerks (31; 242) gleich z&supmin;¹ ist und bei dem die zweite Übertragungsfunktion (HB(z); HB1(z)) des zweiten Rauschunterdrückungsnetzwerks (32; 246) gleich (z&supmin;¹-1) (c+dz&supmin;¹) ist, wobei c=1/kAkB und d=(1-1/kB)/kA ist.

6. Wandler nach einem der vorhergehenden Ansprüche, bei dem die erste und die zweite Sigma-Delta-Wandlerstufe (14, 18; 108, 112) jeweils einen ersten bzw. einen zweiten Digital/Analog-Wandler (28, 30; 132, 136) aufweisen.

7. Wandler nach Anspruch 6, der eine Korrektureinrichtung (184; 234) für die Modifizierung der ersten und der zweiten Folge von digitalen Worten für die Korrektur von Nichtlinearitäten in den digitalen Ausgangssignalen der ersten und zweiten Digital/Analog-Wandler (132; 136) enthält.

8. Wandler nach Anspruch 7, bei dem die Korrektureinrichtung (184; 234) einen Nachschlage-Speicher enthält.

9. Wandler nach Anspruch 7, bei dem die erste Sigma- Delta-Wandlerstufe (108) einen ersten Integrator (116; 300) enthält, der einen ersten Operationsverstärker (160; 324) mit einer Nichtlinearität seines Ausgangssignals besitzt, und bei dem die zweite Sigma-Delta-Wandlerstufe (112) einen zweiten Integrator (120) aufweist, der einen zweiten Operationsverstärker (210) mit einer Nichtlinearität in seinem Ausgangssignal enthält.

10. Wandler nach Anspruch 9, bei dem die Korrektureinrichtung (184; 234) ein digitales Filter für die Korrektur der Nichtlinearitäten der Operationsverstärker (160, 210; 324) enthält.