DE69928057T2

DE69928057T2 - Komparator and DA-Umsetzer mit geschalteten Kapazitäten

Info

Publication number: DE69928057T2
Application number: DE69928057T
Authority: DE
Inventors: Abdellatif Dallas Bellaouar
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-08-28
Filing date: 1999-08-26
Publication date: 2006-07-13
Anticipated expiration: 2019-08-27
Also published as: US6249240B1; DE69928057D1; JP2000201054A; ATE308823T1; EP0982863B1; EP0982863A1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein das Gebiet von analogen Schaltungen und ist konkreter auf Schaltkreise mit geschalteten Kapazitäten gerichtet.
Hintergrund der Erfindung
Auf dem Gebiet von analogen Schaltkreisen, wie sie zum Beispiel in modernen analogen integrierten Schaltungen und solchen mit gemischten Signalen (d.h. sowohl digitale als auch analoge Funktionen umfassend) implementiert sind, werden Techniken mit geschalteten Kapazitäten in vielen Anwendungen verwendet. Im Allgemeinen arbeiten Schaltkreise mit geschalteten Kapazitäten durch periodisches Verbinden einer Eingangsspannung mit einem Kondensator, der wiederum eine Ladung speichert, die der angelegten Spannung entspricht. Der Kondensator wird nachfolgend mit einem Eingang eines Verstärkers oder eines anderen Schaltkreises verbunden, um die Eingangsspannung an nachgeschaltete Schaltungen zu übertragen. Somit werden Abtast-Halte-Funktionen häufig durch Techniken mit geschalteten Kapazitäten realisiert.
Eine wichtige Anwendung von Techniken mit geschalteten Kapazitäten ist der Vergleich einer Eingangssignalspannung mit einer Referenzspannung. In dieser Anwendung wird der Abtastkondensator anfänglich mit einer Referenzspannung verbunden, wie sie zum Beispiel durch einen Bandabstandsspannungsreferenzkreis oder einen ähnlichen Schaltkreis zur Erzeugung einer Referenzspannung, die durch Schwankungen der Stromversorgungsspannung, der Temperatur und der Parameter des Fertigungsverfahrens hindurch relativ stabil ist, erzeugt werden kann. Der Kondensator wird dann schaltbar verbunden, um eine Signaleingangsspannung zu empfangen, so dass die daraus resultierende Ladung im Kondensator der Differenz aus Signaleingangsspannung und Referenzspannung entspricht. Diese resultierende Ladung kann dann durch einen Verstärker abgetastet werden, der wiederum ein Signal erzeugt, das dieser Differenz entspricht. Die Referenzspannung wird dann als Vorbereitung für die nächste Abtastung der Eingangsspannung wiederum mit dem Abtastkondensator verbunden.
Diese Vergleichsfunktion mit geschalteten Kapazitäten wird häufig in vielen Anwendungen mit integrierten Schaltungen verwendet. Eine wichtige Anwendung dieser Funktion findet sich in Analog-Digital-Wandlern (ADCs) mit Pipeline-Architektur, von denen ein Beispiel in Form eines Blockdiagramms als ADC 10 in 1 dargestellt ist. Das Dokument US-A-5 574 457 offenbart einen solchen Wandler. Wie darin veranschaulicht, empfängt ADC 10 eine analoge Eingangsspannung auf Leitung V_IN und erzeugt an seinem Ausgang ein digitales n-Bit-Wort auf den Leitungen V_OUT, das der analogen Eingangsspannung entspricht. ADC 10 enthält eine Reihe von analogen Stufen 4₀ bis 4_k , um diese Funktion durchzuführen. Die erste Stufe 4₀ empfängt die analoge Eingangsspannung auf Leitung V_IN und erzeugt auf Basis der Amplitude dieser Eingangsspannung ein digitales m-Bit-Ausgangssignal auf Leitungen D₀ und ein Restausgangssignal auf Leitungen RES₀. Typischerweise beträgt die Anzahl an digitalen Bits m, die von jeder Stufe 4 erzeugt werden, 2 oder mehr. Die Restspannung auf Leitung RES₀ entspricht einem Rest der in der Digitalisierungsoperation ausgeführten „Division". Wie in 1 gezeigt, empfängt jede nachfolgende Stufe niedrigerer Ordnung 4_j (aus der Reihe von Stufen 4₁ bis 4_k ) die Restspannung auf Leitungen RES_j-1 von der vorhergehenden Stufe 4_j-1 und erzeugt auf ähnliche Weise m digitale Ausgangsbits auf Leitungen D_j und eine analoge Restspannung auf Leitung REST, die zur nächsten Stufe 4_j+1 in der Pipeline weitergeleitet wird.
Die digitalen Ergebnisse jeder Stufe 4_j werden im entsprechenden Speicher-Flipflop 6_j gespeichert, dessen Inhalte von Addierer 8_j mit den digitalen Ergebnissen auf Leitungen D_j+1 von der nächsten Stufe 4_j+1 in der Sequenz summiert werden; das Ausgangssignal des letzten Addierers 8_k ist das digitale n- Bit Ausgangswort auf Leitungen V_OUT Der Pipeline-Effekt von ADC 10 wird durch die Operation von Speicher-Flipflops 6 ausgelöst; sobald eine Stufe 4_j ein digitales Ergebnis und einen Rest ableitet, kann sie mit der Umwandlung des zeitlich nächsten Abtastwerts beginnen, während die nächste Stufe 4_j+1 am Ergebnis vom vorhergehenden Abtastwert arbeitet. Somit kann jede der mehrfachen Stufen 4 im ADC 10 an unterschiedlichen Abtastwerten der Eingangssignalspannung V_IN arbeiten, wobei eine Sequenz digitaler Ergebnisse durch den letzten Addierer 8_k erzeugt wird.
2 veranschaulicht den Funktionsaufbau der beispielhaften analogen Stufe 4_j im ADC 10 aus 1. Wie in 2 gezeigt, wird die Eingangsspannung V_in an Sub-ADC 5 angelegt, der das digitale Ausgangssignal auf Leitungen D_j erzeugt; diese digitalen Ausgangssignale werden auch an Sub-DAC 7 angelegt, der dem Subtrahierer 9 ein analoges Signal bietet. Subtrahierer 9 subtrahiert das Ausgangssignal von Sub-DAC 7 vom Wert der Eingangsspannung V_in, der durch Abtast-Halte-Schaltkreis 3 abgetastet und gehalten wird; das Ausgangssignal von Subtraktor 9 wird durch Verstärker 11 verstärkt, um eine analoge Restspannung auf Leitung REST zu erzeugen, die innerhalb eines Spannungsbereichs liegt, der zur Verwendung durch eine nächste, nachgeschaltete analoge Stufe 4_j+1 geeignet ist.
In typischen modernen ADCs mit Pipeline-Architektur werden bestimmte Funktionen jeder Stufe 4 in einzelnen Schaltkreisen zusammengefasst, die gemäß Techniken mit geschalteten Kapazitäten realisiert sein können. Ein Beispiel eines solchen herkömmlichen modernen ADC mit Pipeline-Architektur kann in Lewis, et al., „A 10-b 20 Msample/s Analog-to-Digital Converter", J. Solid State Circ., Vol. 27, Nr. 3 (IEEE, März 1992) S. 351–58, gefunden werden. Wie darin beschrieben, können die Funktionen von Abtast-Halte-Schaltkreis 3, Subtraktor 9, Sub-DAC 7 und Verstärker 11 in einer Verstärkungsschaltung mit geschalteten Kapazitäten zusammengefasst werden, die mit Differenzeingangsspannungen und einem Vergleich mit zwei Referenzspannungspegeln arbeitet. Im Zehn-Bit-Fall des Artikels von Lewis, et al., empfängt jede von neun Stufen zwei Referenzspannungspegel an Eingängen mit geschalteten Kapazitäten. Wie im Artikel von Lewis, et al., beispielhaft dargestellt, und wie im Fachgebiet bekannt ist, bieten ADC-Schaltkreise mit geschalteten Kapazitäten und Pipeline-Architektur unter Berücksichtigung der Pipeline-Architektur des ADC eine ausgezeichnete Auflösung bei extrem hohen Umwandlungsgeschwindigkeiten.
Natürlich werden heute, wie im Fachgebiet bekannt ist, ADCs mit 14-Bit und 16-Bit-Genauigkeit allgemein verwendet, wobei ADCs mit sogar noch höherer Genauigkeit in der nahen Zukunft erwartet werden. Gemäß der typischen Architektur mit geschalteten Kapazitäten, wie im Artikel von Lewis et al. beschrieben, und wie nun in Bezug auf 3 beschrieben wird, führt jede Stufe mit geschalteten Kapazitäten des ADC einen Vergleich von abgetasteten Differenzeingangsspannungen durch, wobei vor jedem Abtasten des Differenzeingangssignals Abtastknoten auf Referenzspannungen vorgeladen werden. Natürlich erfordert die Genauigkeit bei diesem Vergleich Referenzspannungen, die nicht nur durch Schwankungen der Stromversorgungsspannung, der Temperatur und der Parameter des Fertigungsverfahrens hindurch relativ stabil sind, sondern auch unter Berücksichtigung der Schaltoperation des ADC stabil sind.
3 veranschaulicht ein Beispiel einer herkömmlichen Differenzstufe mit geschalteten Kapazitäten 15_j , wie sie in modernen ADCs mit Pipeline-Architektur und anderen Schaltkreisen, die Vergleiche mit geschalteten Kapazitäten anwenden, verwendet werden kann. Aus Gründen der Klarheit werden in 3 keine herkömmlichen Bauelemente gezeigt, die allgemein enthalten sind, um den Ladeinjektionsstrom zu minimieren und an bestimmten Schaltungsknoten Vorladespannungen anzulegen. In diesem Beispiel empfängt die Stufe mit geschalteten Kapazitäten 15_j eine Differenzeingangsspannung auf Leitungen V_in ⁺ und V_in ^– und zwei Referenzspannungspegel V_refp, und V_refn. Im Betrieb vergleicht die Stufe mit geschalteten Kapazitäten 15_j die Spannung auf Leitung V_in ⁺ mit der Spannung auf Leitung V_in ^–, nachdem sie entsprechende Kondensatoreingänge auf die Referenzspannungen V_refp, V_refn, vorgeladen hat. Referenzspannungen V_refp, und V_refn, werden von Referenzspannungskreis 20 erzeugt, der in diesem herkömmlichen Beispiel den Bandabstands-Schaltkreis 12 zur Erzeugung einer Spannung auf Leitung V_r enthält, die durch Schwankungen der Stromversorgungsspannung, der Temperatur und der Parameter des Fertigungsverfahrens hindurch stabil ist. Im Fachgebiet sind diverse Implementierungen des Bandabstands-Schaltkreises 12 wohl bekannt. Leitung V_r wird in diesem Beispiel an einem invertierenden Eingang des Operationsverstärkers 14 angelegt, dessen nicht invertierender Eingang auf Masse vorgeladen ist. Gemäß herkömmlichen Schaltkreistechniken liefert die Anordnung mit Widerstandseingang und Rückkopplung des Verstärkers 14 in Kombination mit der kapazitiven Kopplung der invertierenden und nicht invertierenden Ausgänge, wie veranschaulicht, Referenzspannungen V_refp und V_refn, an die Stufe mit geschalteten Kapazitäten 15_j und an andere ähnliche Stufen (nicht gezeigt), die durch diverse Schwankungen der Parameter hindurch, wie oben erwähnt, stabil bleiben.
Die Stufe mit geschalteten Kapazitäten 15_j enthält einen Differenz-Operationsverstärker 16, der, wie nun beschrieben wird, eine Differenzspannung auf Leitungen V_out ⁺ und V_out ^– als Reaktion auf einen Vergleich mit geschalteten Kapazitäten der Spannungen auf Leitungen V_in ⁺ und V_in ^– erzeugt. In diesem Zusammenhang ist Eingangsspannung V_in ⁺ mit Knoten V_A am Abtast-Halte-Kondensator CIN+ durch Schalter 17+ und mit Rückkopplungskondensator CFB+ durch Schalter 18+ gekoppelt. Beide Schalter 17+, 18+, sowie die anderen Schalter 17, 18, 19, 21 in der Stufe mit geschalteten Kapazitäten 15_j sind herkömmliche Passgates, wie zum Beispiel N-Kanal MOS-Transistoren oder parallele CMOS-Transistoren, die komplementäre Signale an ihren Gates empfangen, wie im Fachgebiet wohl bekannt ist.
Wie in 3 gezeigt, werden beide Schalter 17+, 18+ durch Takt Φ₁ gesteuert, der in dieser Anordnung der Abtasttakt ist. Referenzspannung V_refp ist mit Knoten V_A am Abtast-Halte-Kondensator CIN+ durch Schalter 19+ gekoppelt, der durch Verstärkungstakt Φ₂ gesteuert wird. Takt Φ₂ steuert über Schalter 21+ auch die Kopplung von Rückkopplung vom nicht invertierenden Ausgang des Verstärkers 16 mit dessen invertierendem Eingang durch Rückkopplungskondensator CFB+.
Auf ähnliche Weise ist der invertierende Eingang des Verstärkers 16 mit Abtast-Halte-Kondensator CIN– verbunden, dessen gegenüberliegender Belag an Knoten V_B durch Schalter 19– mit Eingangsspannung V_in ^– und durch Schalter 19– mit Referenzspannung V_refn, verbunden ist. Der invertierende Eingang des Verstärkers 16 ist auch mit einem Belag des Rückkopplungskondensators CFB– verbunden. Der gegenüberliegende Belag des Rückkopplungskondensators CFB– ist über Schalter 18– mit Eingangsspannung V_in ^– und durch Schalter 21– mit Leitung V_out ^– am invertierenden Ausgang des Verstärkers 16 gekoppelt. Schalter 17– und 18– werden von Abtasttakt Φ₁ gesteuert, während Schalter 19– und 21– durch Verstärkungstakt Φ₂ gesteuert werden.
Abtasttakt Φ₁ und Verstärkungstakt Φ₂ sind einander nicht überlappende Taktphasen mit derselben Frequenz. Im Betrieb wird das Abtasten von der Stufe mit geschalteten Kapazitäten 15_j ausgeführt, wenn Abtasttakt Φ₁ aktiv geschaltet wird (Verstärkungstakt Φ₂ zu dieser Zeit inaktiv); während dieser Phase empfangen Knoten V_A, V_B Eingangsspannungen V_in ⁺, V_in ^– durch Schalter 17+ bzw. 17–; diese Eingangsspannungen V_in ⁺, V_in ^– werden auch entsprechend an Rückkopplungskondensatoren CFB+ bzw. CFB– durch Schalter 18+, 18– angelegt. Während die Verstärkungstaktphase Φ₂ aktiv wird (Abtasttakt Φ₁ dabei inaktiv), legen Schalter 21+, 21– Rückkopplung von Ausgangsleitungen V_out ⁺ bzw. V_out ^– an ihren entsprechenden Rückkopplungskondensatoren CFB+, CFB– an, so dass eine Verstärkung durch Verstärker 16 gemäß den entsprechenden gewünschten Eigenschaften ausgeführt wird. In Vorbereitung auf die nächste Abtast-Halte-Operation werden während dieser aktiven Phase des Verstärkungstakts Φ₂ durch entsprechende Schalter 19+, 19– Referenzspannungen V_refp, V_refn, an Knoten V_A bzw. V_B angelegt, so dass die nächsten Abtastwerte der Eingangsspannungen V_in ⁺, V_in ^– genau erhalten werden (und ihre Differenz genau mit der Referenzspannungsdifferenz V_refp – V_refn, verglichen wird), unabhängig von der Spannung des vorhergehenden Abtastwerts. Die Operation wird dann in den nächsten Zyklen des Abtasttakts Φ₁ und des Verstärkungstakts Φ₂ wiederholt, um den nächsten Abtastwert der Eingangsspannungen V_in ⁺, V_in ^– zu erhalten und zu verstärken.
Es wird darüber nachgedacht, dass herkömmliche Schaltkreise mit geschalteten Kapazitäten, wie zum Beispiel die Stufe mit geschalteten Kapazitäten 15_j aus 3, eine erhebliche Last für die durch Referenzspannungskreis 20 aus 3 erzeugte Referenzspannung darstellt. Diese Last wird natürlich in Schaltkreisen, wie ADCs mit Pipeline-Architektur, erschwert, in denen mehrere Stufen mit geschalteten Kapazitäten (bis zu sechzehn solcher Stufen in typischen hochauflösenden ADC-Beispielen) die Referenzspannungen empfangen und gleichzeitig ihre Eingänge umschalten. Durch diese Last und die von solchen herkömmlichen Schaltkreisen durchgeführten Schaltoperationen kann die Stabilität der Referenzspannung beeinträchtigt werden.
Unter Bezugnahme nun auf 4 wird nun ein Beispiel für den schlimmsten Fall von Referenzspannungsschwankungen beschrieben, wie sie durch Schaltkreise mit geschalteten Kapazitäten, wie zum Beispiel der Stufe mit geschalteten Kapazitäten 15_j aus 3 verursacht werden. In diesem Beispiel wurde der Schaltkreis aus 3 in einem Fall simuliert, in dem die gesamte durch die geschalteten Kapazitäten in der Stufe mit geschalteten Kapazitäten 15_j dargestellte Last in der Größenordnung von mehreren zehn Pikofarad lag. Im in 4 dargestellten Beispiel wurde durch simulierten Betrieb der Stufe mit geschalteten Kapazitäten 15_j für mehrere Zyklen bei einer Taktfrequenz (Φ₁, Φ₂) von 5 MHz, unter Verwendung einer Mindeststromversorgungsspannung von 3 Volt und mit der Eingangsspannung V_in ⁺ auf Referenzspannung V_tefn, und Eingangsspannung V_in ^– auf Referenzspannung V_refp, (d.h. jede Eingangsspannung in ihrem entgegengesetzten Zustand) gesetzt, ein Ausgangszustand hergestellt (d.h. vor Zeitpunkt t = 0). Dieser Betrieb entspricht den größten kapazitiven Spannungsschwingungen in Abtast-Halte-Kondensatoren CIN+, CIN-. Bei Zeit t₀ werden neue Abtastwerte erhalten, mit Eingangsspannung V_in ⁺ auf Referenzspannung V_refp, und Eingangsspannung V_in ^– auf Referenzspannung V_refn, gesetzt. Wie aus 4 offensichtlich ist, moduliert die Referenzspannungsdifferenz V_refp – V_refn in diesem Zustand auf eine niedrigere Spannung als zum Zeitpunkt t = 0, wobei sie von dieser um ca. 90 Mikrovolt abweicht. Nachdem sich die Referenzspannungsdifferenz V_refp – V_refn stabilisiert hatte, setzte diese Simulation die Eingangsspannungen auf ihren Ausgangszustand zurück, wobei Eingangsspannung V_in ⁺ gleich Referenzspannung V_refn, und Eingangsspannung V_in ^– gleich Referenzspannung V_refp gesetzt wurden. Die Referenzspannungsdifferenz V_refp – V_refn bleibt jedoch nicht auf der niedrigeren Spannung, sondern kehrt stattdessen auf ihren höheren Pegel zurück, ungefähr gleich ihrem Pegel bei Zeitpunkt t = 0. Die tatsächliche Referenzspannungsdifferenz V_refp – V_refn variiert in der Praxis zwischen diesen Grenzen im schlimmsten Fall aus 4.
Wie aus dieser Simulation offensichtlich ist, variiert die Referenzspannungsdifferenz V_refp – V_refn entsprechend dem Wert der Eingangsspannungen V_in ⁺, V_in ^– auf Grund der durch die Stufe mit geschalteten Kapazitäten 15_j dargestellten Ladung und der Ladungsteilung zwischen Abtast-Halte-Kondensatoren CIN+, CIN– und den Kondensatoren in Referenzspannungskreis 20. Diese Abhängigkeit von der Eingangsspannung ist in Anwendungen, wie ADCs, bei denen die Genauigkeit der Messung der Eingangsspannung von höchster Wichtigkeit ist, natürlich unerwünscht. Während Schwankungen in der Größenordnung von 90 Mikrovolt innerhalb der Toleranz mancher Anwendungen liegen, sind solche Schwankungen für Hochgenauigkeits-ADCs unakzeptabel; tatsächlich kann die Stabilität von Referenzspannungen die Genauigkeit (d.h., die Anzahl an Bits) des ADC selbst einschränken. Im Gegensatz dazu kann eine verbesserte Stabilität von Referenzspannungen den Aufbau und den genauen Betrieb von ADC-Schaltkreisen mit zusätzlichen Bits für Genauigkeit ermöglichen.
Kurze Zusammenfassung der Erfindung
Die Lehren der vorliegenden Erfindung offenbaren einen Schaltkreis mit geschalteten Kapazitäten, der eine verringerte Schaltlast für die an ihm angelegten Referenzspannungen bietet. Die Lehren offenbaren ferner einen Schaltkreis, der in Schaltkreisen mit geschalteten Kapazitäten mit minimalem Mehraufwand leicht implementiert werden kann. Die Lehren offenbaren ferner einen ADC mit Pipeline-Architektur, der mehrere solcher Schaltkreise mit geschalteten Kapazitäten enthält, wobei ein solcher ADC im Vergleich zu herkömmlichen ADC-Schaltkreisen eine verbesserte Genauigkeit aufweist.
Die durch die Lehren der vorliegenden Erfindung offenbarte Vorrichtung und das Verfahren können in einem Schaltkreis mit geschalteten Kapazitäten implementiert werden, der einen Verstärker mit zumindest einem Eingang aufweist, der durch einen Abtast-Halte-Kondensator mit Schaltern, durch die eine Eingangsspannung bzw. eine Referenzspannung mit einander nicht überlappenden Abtast- und Referenztaktphasen fließen, gekoppelt ist. Der Schaltkreis enthält auch einen weiteren Schalter, durch den während einer dritten, einander nicht überlappenden Phase zwischen der Abtast- und Referenztaktphase eine Spannung mit mittlerem Pegel am Abtast-Halte-Kondensator angelegt wird. Das Anlegen der Spannung mit mittlerem Pegel beschränkt die durch die Referenzspannung dargestellte Last im schlimmsten Fall, wodurch Schwankungen der Referenzspannung als Ergebnis des Umschaltens von Eingängen beschränkt werden. Bei Implementierung in einem ADC mit Pipeline-Architektur ermöglichen die verringerten Referenzspannungsschwankungen zusätzliche Bits für Genauigkeit in der Analog-Digital-Umwandlung.
Kurze Beschreibung der mehreren Ansichten der Zeichnung
Die vorliegende Erfindung wird nun als Beispiel unter Bezugnahme auf bestimmte beispielhafte Ausführungsformen, die in den beigefügten Zeichnungen veranschaulicht werden, weiter beschrieben, in denen:
1 ein elektrisches Diagramm in Blockform eines herkömmlichen Analog-Digital-Wandlers (ADC) mit Pipeline-Architektur ist.
2 ist ein elektrisches Diagramm in Blockform einer herkömmlichen Stufe im ADC mit Pipeline-Architektur aus 1.
3 ist ein schematisches elektrisches Diagramm einer herkömmlichen Differenzstufe mit geschalteten Kapazitäten und eines mit ihr einhergehenden Spannungsreferenzkreises, wie im herkömmlichen ADC mit Pipeline-Architektur aus 1 verwendet wird.
4 ist ein Spannungsdiagramm im Zeitablauf einer Simulation des Betriebs der Differenzstufe mit geschalteten Kapazitäten aus 3.
5 ist ein schematisches elektrisches Diagramm einer Differenzstufe mit geschalteten Kapazitäten.
6 ist ein Zeitdiagramm, das den Betrieb der Differenzstufe mit geschalteten Kapazitäten aus 5 konstruiert veranschaulicht.
7 ist ein Spannungsdiagramm im Zeitablauf einer Simulation des Betriebs der Differenzstufe mit geschalteten Kapazitäten aus 5.
8 ist ein elektrisches Diagramm in Blockform eines ADC mit Pipeline-Architektur, das die Differenzstufe mit geschalteten Kapazitäten aus 5 umfasst.
Ausführliche Beschreibung der Erfindung
Wie denjenigen Fachleuten klar ist, die eine Einsichtnahme auf die folgende Beschreibung erhalten, kann die vorliegende Erfindung gemäß vielen alternativen Realisierungen und Anwendungen implementiert werden. In diesem Zusammenhang wird, während ein bevorzugtes Ausführungsbeispiel nachstehend in Bezug auf einen Differenzschaltkreis mit geschalteten Kapazitäten beschrieben wird, erwartet, dass die vorliegende Erfindung in Schaltkreisen mit geschalteten Kapazitäten, die Eintakteingänge haben, realisiert werden kann. Außerdem können, während es, wie nachstehend beschrieben, erwartet wird, dass die vorliegende Erfindung einen besonderen Vorteil in Schaltkreisen mit einigen bis vielen Stufen mit geschalteten Kapazitäten bietet, wie zum Beispiel Analog-Digital-Wandler (ADCs) mit Pipeline-Architektur, andere Anwendungen der vorliegenden Erfindung auch von der vorliegenden Erfindung profitieren. Es wird daher erwartet, dass solche alternativen Realisierungen und Anwendungen im Umfang der vorliegenden Erfindung, wie nachstehend beansprucht, liegen.
Unter Bezugnahme auf 5 wird nun zunächst der Aufbau der Stufe mit geschalteten Kapazitäten 35_j gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausführlich beschrieben. Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, enthält die Stufe mit geschalteten Kapazitäten 35_j Differenzoperationsverstärker 36, der invertierende und nicht invertierende Eingänge und invertierende und nicht invertierende Ausgänge aufweist, und der kapazitiv mit Eingangsspannungen (und mit kapazitiver Rückkopplung gekoppelt ist), damit er als Differenz-Abtast-Halte-Verstärkerschaltungsstufe arbeiten kann.
Der nicht invertierende Eingang des Verstärkers 36 ist mit einem Belag des Abtast-Halte-Kondensators CIN+ und mit einem Belag des Rückkopplungskondensators CFB+ verbunden. Der gegenüberliegende Belag des Abtast-Halte-Kondensators CIN+ am Knoten V_A ist durch Schalter 37+ mit Eingangsspannung V_in ⁺ und durch Schalter 39+ mit Referenzspannung V_refp gekoppelt. Der Belag des Rückkopplungskondensators CFB+ auf der gegenüberliegenden Seite des nicht invertierenden Eingangs des Verstärkers 36 ist durch Schalter 38+ mit Eingangsspannung V_in ⁺ und durch Schalter 41+ mit dem nicht invertierenden Ausgang des Verstärkers 36 auf Leitung V_out ^– gekoppelt. Schalter 37+, 38+, 39+, 41+ sind alle als herkömmliche Passgates implementiert (z.B. CMOS- oder NMOS-Passgates). In diesem Ausführungsbeispiel werden Schalter 37+, 38+ durch Abtasttakt Φ₁ gesteuert, und Schalter 41+ wird durch Verstärkungstakt Φ₂ gesteuert. Ferner wird Schalter 39+ durch Referenzspannungstakt Φ₂'' gesteuert, der, wie unten ausführlich beschrieben wird, während eines späteren Teils der aktiven Phase von Verstärkungstakt Φ₂ aktiv geschaltet wird.
Der invertierende Eingang des Verstärkers 36 ist auf ähnliche Weise mit einem Belag des Abtast-Halte-Kondensators CIN– und mit einem Belag des Rückkopplungskondensators CFB– verbunden. Der gegenüberliegende Belag des Abtast-Halte-Kondensators CIN– an Knoten V_B ist durch Schalter 37– mit Eingangsspannung V_in ^– und durch Schalter 39– mit Referenzspannung V_refn, gekoppelt, während der gegenüberliegende Belag des Rückkopplungskondensators CFB– durch Schalter 38– mit Eingangsspannung V_in ^– und durch Schalter 41– mit dem invertierenden Ausgang des Verstärkers 36 auf Leitung V_out ⁺ gekoppelt ist. Identisch wie oben für Schalter 37+, 38+, 39+, 41+ angemerkt, sind Schalter 37–, 38–, 39–, 41– allesamt herkömmliche Passgates, die entweder als einzelne Transistoren oder als CMOS-Passgates implementiert sind. Ebenfalls ähnlich den Schaltern 37+, 38+, 39+, 41+, die mit dem nicht invertierenden Eingang des Verstärkers 36 verbunden sind, werden Schalter 37–, 38– durch Abtasttakt Φ₁ gesteuert, Schalter 39– wird durch Referenzspannungstakt Φ₂'' gesteuert, und Schalter 41– wird durch Verstärkungstakt Φ₂ gesteuert.
Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, definieren die Referenzspannungen V_refp, V_refn, die Extrema des Spannungsbereichs, in dem die Eingangsspannungen V_in ⁺, V_in ^– schwanken dürfen. In dem Fall, zum Beispiel, in dem die Eingangsspannungen V_in ⁺, V_in ^– von 0,5 Volt bis 2,5 Volt schwanken dürfen, beträgt die Referenzspannung V_refp, ca. 2,5 Volt und die Referenzspannung V_refn, beträgt ca. 0,5 Volt. Natürlich wird der bestimmte Spannungsbereich der Eingangsspannungen V_in ⁺, V_in ^– und der Referenzspannungen V_refp, V_refn gemäß der bestimmten Anwendung schwanken.
Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, sind Knoten V_A und V_B jeweils auch mit einer dritten Spannung V_mid durch Schalter 40+ bzw. 40– gekoppelt. Spannung V_mid ist vorzugsweise eine Spannung mit einem Pegel zwischen den Referenzspannungen V_refp, V_refn; diese Spannung V_mid kann jedoch ungeregelt sein, da ihr spezifischer Pegel für den Betrieb nicht kritisch ist. In diesem Beispiel wird Spannungsteiler 42 bereitgestellt, um Spannung V_mid durch einen herkömmlichen Widerstandsteiler, der zwischen den Referenzspannungen V_refp, V_refn in Reihe geschaltet ist und einen Stabilisierungskondensator zwischen seinem Ausgang und Masse geschaltet hat, aus den Referenzspannungen V_refp, V_refn selbst zu erzeugen. Alternativ hierzu kann die Spannung V_mid aus einer Spannungsteilung der Stromversorgungsspannung V_dd und Masse oder als eine dritte Referenzspannung aus einer Spannungserzeugungsschaltung erzeugt werden, wie im Fachgebiet bekannt ist. Wie aus der folgenden Beschreibung jedoch ersichtlich werden wird, ist der tatsächliche Pegel der Spannung V_mid nicht kritisch, und somit muss er nicht genau erzeugt oder geregelt werden.
Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, wird die Spannung V_mid so gewählt, dass ihr Pegel ungefähr mittig zwischen der an einem bestimmten Eingang empfangenen Referenzspannung und dem entgegengesetzten Extremum des am selben Eingang angelegten Eingangssignals liegt. Natürlich kann als Spannung V_mid im hierin beschriebenen Fall der Differenz mit geschalteten Kapazitäten auch eine solche ausgewählt werden, die ungefähr mittig zwischen den Extrema des Bereichs der Eingangsspannungen V_in ⁺, V_in ^– liegt, wobei diese Extrema durch die Referenzspannungen V_refp, V_refn definiert werden. Für das obige Beispiel, in dem die Eingangsspannungen V_in ⁺, V_in ^– von 0,5 Volt bis 2,5 Volt schwanken dürfen, beträgt die Spannung V_mid vorzugsweise circa 1,5 Volt. Natürlich schwankt die bestimmte Spannung mit mittlerem Pegel V_mid gemäß der bestimmten Anwendung und gemäß den bestimmten darin verwendeten Spannungen. Es wird in einem wie in Bezug auf 5 beschriebenen Fall der Differenz mit geschalteten Kapazitäten als weitere Alternative erwartet, dass die Anwendung von verschiedenen Spannungen V_mid ⁺, V_mid auf die Differenzabtastknoten V_A, V_B vorteilhaft sein kann.
Schalter 40+, 40– werden jeweils durch Vorladetakt Φ₂' gesteuert. Gemäß diesem bevorzugten Ausführungsbeispiel wird Vorladetakt Φ₂' während eines frühen Teils der aktiven Phase des Verstärkungstakts Φ₂ aktiv geschaltet. Auf diese Art empfangen sowohl Knoten V_A als auch Knoten V_B die Spannung auf Leitung V_mid, während der Zeit, in der der Vorladetakt Φ₂' aktiv ist. Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, überlappt die aktive Phase des Vorladetakts Φ₂' keine der aktiven Phasen des Abtasttakts Φ₁ bzw. des Referenztakts Φ₂'', und findet vorzugsweise in jedem Zyklus nach der aktiven Phase des Abtasttakts Φ₁ und während eines Anfangsteils der aktiven Phase des Verstärkungstakts Φ₂ statt. Wie aus der folgenden Beschreibung ersichtlich wird, muss die Dauer der aktiven Phase des Vorladetakts Φ₂' weder mit hohem Genauigkeitsgrad gewählt noch aufrechterhalten bleiben.
Unter Bezugnahme nun auf 6 wird nun ein Beispiel des Betriebs der Stufe mit geschalteten Kapazitäten 35_j in Bezug auf einen Zyklus beschrieben, in dem die Eingangsspannung V_in ⁺ relativ niedrig (nahe der niedrigen Referenzspannung V_refn) und die Eingangsspannung V_in ^– relativ hoch ist (nahe der hohen Referenzspannung V_refp,). Vor Zeitpunkt t₀ ist Knoten V_A auf hoher Referenzspannung V_refp, während Knoten V_B auf niedriger Referenzspannung V_refn, ist; diese Spannungen ergeben sich aus der Operation des vorhergehenden Zyklus (wie aus der folgenden Beschreibung ersichtlich wird). Kurz vor Zeitpunkt t₀ sind alle Takte Φ₁, Φ₂, Φ₂', Φ₂'' inaktiv, und somit sind alle Schalter 37, 38, 39, 40, 41 in Stufe 35_j geöffnet. Bei Zeitpunkt t₀ beginnt eine aktive Phase des Abtasttakts Φ₁. Zu diesem Zeitpunkt sind Schalter 37+, 37–, 38+, 38– in der Stufe mit geschalteten Kapazitäten 35_j geschlossen, wodurch Eingangsspannung V_in ⁺ an Knoten V_A am Abtastkondensator CIN+ und Eingangsspannung V_in ^– an Knoten V_B am Abtastkondensator CIN– angelegt werden. Außerdem werden die Eingangsspannungen V_in ⁺, V_in ^– durch entsprechende Schalter 38+, 38– an den Rückkopplungskondensatoren CFB+ bzw. CFB– angelegt. Wie in 6 veranschaulicht, werden Knoten V_A, V_B in Richtung ihrer entsprechenden Eingangsspannungen V_in ⁺, V_in ^– nach Zeitpunkt t₀ entladen bzw. geladen, wobei sie die Pegel dieser Eingangsspannungen während der aktiven Phase des Abtasttakts Φ₁ erreichen. Während dieser Zeit beginnt der Verstärker 36 auf Basis der Abtastwerte der Eingangsspannungen, die er an seinen Eingängen über Kondensatoren CIN+, CIN– erhält, mit der Erzeugung seines Ausgangssignals auf Leitungen V_out ^–, V_out ⁺. Nach der gewünschten Dauer endet die aktive Phase des Abtasttakts Φ₁ kurz vor Zeitpunkt t₁ im Beispiel von 6, woraufhin die Schalter 37+, 38+, 37–, 38– geöffnet werden.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beginnen die aktiven Phasen des Verstärkungstakts Φ₂ und des Vorladetakts Φ₂' bei Zeitpunkt t₁. Die aktive Phase des Verstärkungstakts Φ₂ bewirkt eine Verstärkung über Verstärker 36, während die aktive Phase des Vorladetakts Φ₂' die Stufe mit geschalteten Kapazitäten 35_j auf den nächsten Zyklus vorbereitet. Konkret schließt die aktive Phase des Verstärkungstakts Φ₂ Schalter 41+, 41–, so dass eine Rückkopplung von Ausgangsleitungen V_out ^–, V_out ⁺ jeweils an den Rückkopplungskondensatoren CFB+ bzw. CFB– angelegt werden. Während dieser Phase fährt Verstärker 36 mit seiner Verstärkungsoperation fort, wodurch er die geeignete Differenzspannung auf Ausgangsleitungen V_out ^–, V_out ⁺ gemäß den abgetasteten Differenzeingangsspannungen V_in ⁺, V_in ^– und gemäß der über die Rückkopplungskondensatoren CFB+, CFB– angelegten negativen Rückkopplung erzeugt.
Der Übergang vom Vorladetakt Φ₂' bei Zeitpunkt t₁ schließt Schalter 40+, 40–, so dass die Spannung V_mid, die in diesem Fall von Spannungsteiler 42 erzeugt wird, an Knoten V_A, V_B angelegt wird. Wie in 6 veranschaulicht, laden bzw. entladen sich die Spannungen an Knoten V_A, V_B in Richtung der Spannung V_mid. Gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, kann die Dauer PW des aktiven Impulses des Vorladetakts Φ₃ ziemlich kurz sein, zum Beispiel in der Größenordnung von 10 nsec bei einer 5-MHz-Anwendung, unter Berücksichtigung, dass es nicht unbedingt notwendig ist, dass Knoten V_A, V_B tatsächlich die Spannung V_mid erreichen, um die Vorteile der vorliegenden Erfindung bereitzustellen. Außerdem ist, wie oben erwähnt, die spezifische Spannung V_mid, auf die Knoten V_A, V_B während der aktiven Phase des Vorladetakts Φ₃ getrieben werden, nicht von entscheidender Bedeutung. Diese relativ losen Einschränkungen der Pulsweite PW und der Spannung V_mid resultieren aus der Überlegung, dass Schalter 40+, 40– und Vorladetakt Φ₂' dafür gedacht sind, die Spannungen an Knoten V_A, V_B einfach weg von den Extrema im schlimmsten Fall bei entgegengesetzten Zuständen zu bringen (wie im Beispiel von 6), und hin zu einer Spannung, die einigermaßen in der Mitte des erwarteten Bereichs der Eingangsspannungen V_in ⁺, V_in ^– liegt. Nach Beendigung der aktiven Phase des Vorladetakts Φ₂' vor Zeitpunkt t₂ werden dann die Schalter 40+, 40– geöffnet.
Bei Zeitpunkt t₂ tritt Referenztakt Φ₂'' in seine aktive Phase ein, wodurch Schalter 39+, 39– geschlossen werden, um die Referenzspannungen V_refp, V_refn an Knoten V_A bzw. V_B anzulegen. Dieses Schließen der Schalter 39+, 39– lädt und entlädt die Knoten V_A, V_B auf die Referenzspannungen V_refp bzw. V_refn in Vorbereitung auf den nächsten Zyklus. Vor Zeitpunkt t₃ kehren sowohl Verstärkungstakt Φ₂ als auch Referenztakt Φ₂'' in einen inaktiven Zustand zurück, bevor der nächste Abtastzyklus initiiert wird.
Es wird gemäß der vorliegenden Erfindung erwartet, dass die Operation des Vorladetakts Φ₂' durch Anlegen der Spannung V_mid an Abtastknoten V_A, V_B die Stabilität der Referenzspannungen V_refp, V_refn im Zeitablauf erheblich verbessern wird, hauptsächlich durch Darstellung einer konstanten Impedanz für die Schaltung, die die Referenzspannungen erzeugt. Diese Verbesserung kann dadurch erklärt werden, indem die Verteilung von Ladung zwischen dem Referenzspannungskreis und den Abtastkondensatoren der Stufen mit geschalteten Kapazitäten betrachtet wird, wie nun beschrieben wird.
Herkömmliche Referenzspannungskreise (wie zum Beispiel Referenzspannungskreis 20 aus 3) enthalten bezogen auf die Abtastkondensatoren V_A, V_B der Stufen mit geschalteten Kapazitäten 35 große Kondensatoren an ihren Ausgängen. Für eine gegebene Referenzspannung V_ref kann man somit eine Gesamtladung Q_TOT als die Summe aus der Ladung im entsprechenden Spannungsreferenzkondensator der Kapazität C_ref plus der Ladung im Abtastkondensator der Kapazität C_sample betrachten. Natürlich ist die Ladung in einem Kondensator einfach das Produkt aus der Kapazität des Kondensators und der Spannung darin. Für einen Ausgangszustand, in dem eine Referenzspannung V_ref erzeugt wird, aber noch nicht mit Abtastkondensator C_sample verbunden ist, so dass die Spannung am Abtastkondensator bei Spannung V_pre liegt, entspricht die Ladegleichung Folgendem: QTOT = VrefCref + VpreCsample
Sobald ein Schalter geschlossen wird, um die Referenzspannung am Abtastknoten anzulegen (z.B. wenn der Schalter 19+ aus 3 geschlossen wird), gleichen sich die Spannungen an jedem der Abtast- und Referenzkondensatoren zu Spannung V_fin aus, wodurch sich die Ladegleichung folgendermaßen ändert: QTOT = VfinCref + VfinCsample
Man fasst diese beiden Gleichungen zusammen, um nach der Spannung V_fin aufzulösen:
Auch wenn, wie oben erwähnt, die Kapazität C_sample des Abtastkondensators im Vergleich zur Referenzkapazität Cref sehr klein ist (z.B. in der Größenordnung von tausendmal kleiner), führen Schwankungen der Ausgangsspannung V_pre am Abtastkondensator, bevor die Referenzspannung daran angelegt wird, notwendigerweise zu Schwankungen der Endspannung V_fin, nachdem die Referenzspannung angelegt wird. Diese Schwankungen werden oben im schlimmsten Fall in Bezug auf 4 beschrieben. Obwohl die Schwankungen in der absoluten Wahrnehmung sehr klein sind, können die Schwankungen in der Endspannung V_fin in einigen Anwendungen von Schaltkreisen mit geschalteten Kapazitäten ziemlich einschränkend sein, wie zum Beispiel bei Hochgenauigkeits-ADCs.
In Bezug auf obige Erläuterung ist die vorliegende Erfindung darauf gerichtet, die Schwankungen der Referenzspannung zu beseitigen, indem sichergestellt wird, dass die Abtastkondensatoren CIN+, CIN– unmittelbar vor dem Anlegen der Referenzspannungen V_refp, V_refn an diesen in jedem Zyklus dieselbe Spannung aufweisen. Wie oben beschrieben, wird dies durch Schalter 40+, 40– erreicht, die die Spannung V_mid an Abtastknoten V_A, V_B während der aktiven Phase des Vorladetakts Φ₂' und vor der aktiven Phase des Referenztakts Φ₂'' anlegen, wie in 6 gezeigt.
Unter Bezugnahme nun auf 7 wird nun eine Simulation des Betriebs der Stufe mit geschalteten Kapazitäten 35_j gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, beschrieben, um einen Vergleich der erwarteten Leistungsfähigkeit der vorliegenden Erfindung in Bezug auf die herkömmliche, in Bezug auf 3 beschriebene Stufe mit geschalteten Kapazitäten 15_j zu liefern. In diesem Beispiel wird der Ausgangszustand der Stufe mit geschalteten Kapazitäten 35_j vor Zeitpunkt t₀ durch einen simulierten Betrieb über mehrere Zyklen bei einer Taktfrequenz (Φ₁, Φ₂, Φ₂' und Φ₂'') von 5 MHz unter Verwendung einer Mindeststromversorgungsspannung von 3 Volt hergestellt; für diese Initialisierungszyklen wurde Eingangsspannung V_in ⁺ gleich Referenzspannung V_refn, gesetzt, und Eingangsspannung V_in ^– wurde gleich Referenzspannung V_refp gesetzt, wodurch jede Eingangsspannung in ihrem entgegengesetzten Zustand hergestellt wurde. Bei Zeitpunkt t = 0 werden neue Abtastwert erhalten, wobei Eingangsspannung V_in ⁺ gleich Referenzspannung V_refp gesetzt ist, und Eingangsspannung V_in ^– gleich Referenzspannung V_refn gesetzt ist, ähnlich wie im Beispiel des Betriebs der herkömmlichen Stufe mit geschalteten Kapazitäten 15_j , die in 4 veranschaulicht ist. Wie in 7 dargestellt, moduliert somit für diese Simulation die Referenzspannungsdifferenz V_refp – V_refn auf eine niedrigere Spannung, beginnend bei Zeitpunkt t = 0, und beruhigt sich bei circa 20 Mikrosekunden bei einer niedrigeren Spannung.
Die Referenzspannungsdifferenz V_refp – V_refn gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, bleibt jedoch stabil, sobald sie sich beruhigt hat. Ähnlich wie in der in Bezug auf 4 veranschaulichten Simulation setzte die Stufe mit geschalteten Kapazitäten 35_j , die in 7 veranschaulichte Simulation, die Eingangsspannungen auf ihren Ausgangszustand zurück, wobei Eingangsspannung V_in ⁺ gleich Referenzspannung V_refn und Eingangsspannung V_in ^– gleich Referenzspannung V_refp, gesetzt wurden, was wiederum circa 60 μsec nach Zeitpunkt t = 0 geschah. Wie aus 7 offensichtlich ist, bleibt die Referenzspannungsdifferenz V_refp – V_refn trotz dieser Schaltoperation auf dieser niedrigeren Spannung, da die Spannung V_mid, wie oben beschrieben, an den Abtastknoten V_A, V_B angelegt wird. Somit wird die Schwankung der Referenzspannungsdifferenz V_refp – V_refn, als Folge des Umschaltens der Eingangsstufen mit geschalteten Kapazitäten durch die Implementierung eines bevorzugten Ausführungsbeispiels erheblich verringert, mit Schwankungen von weniger als 10 μVolt nach 40 Zyklen bei 5 MHz, wie in 7 offensichtlich ist. Diese Stabilität wird in vielen Anwendungen erwünscht, vor allem in ADCs mit Pipeline-Architektur, wie nun in Bezug auf 8 beschrieben wird.
8 veranschaulicht ADC mit Pipeline-Architektur 50, aufgebaut gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung und als solches eine Reihe von Stufen mit geschalteten Kapazitäten 35₀ bis 35_k enthaltend, die, wie obenstehend unter Bezug auf 5 beschrieben, aufgebaut sind. Wie in 8 veranschaulicht, sind alle Stufen mit geschalteten Kapazitäten 35 mit einer digitalen Speicher-Flipflop- und Addierschaltung 44 verbunden, die die notwendige Digitalisierung der Ergebnisse der Stufen mit geschalteten Kapazitäten 35 ausführt. In diesem Zusammenhang empfängt die Stufe mit geschalteten Kapazitäten 35₀ eine Differenzspannung auf Leitungen V_IN ⁺ und V_IN ^–. Als Reaktion erzeugt die Stufe mit geschalteten Kapazitäten 35₀ ein Ausgangssignal, das an der digitalen Speicher-Flipflop- und Addierschaltung 44 angelegt wird; die Stufe mit geschalteten Kapazitäten 35₀ erzeugt auch ein Differenzrestsignal auf Leitungen RES₀, das einem analogen Rest aus der Digitalisierungsoperation für diese Stufe entspricht und auf Spannungspegel verstärkt ist, die für die Operation durch die nächste Kombination aus der Stufe mit geschalteten Kapazitäten 35₁ geeignet ist, an denen, wie in 8 gezeigt, die Leitungen RES₀ angelegt werden.
Die Stufe mit geschalteten Kapazitäten 35₁ erzeugt dann wiederum ein digitales Ausgangssignal, das an der digitalen Speicher-Flipflop- und Addierschaltung 44 gemeinsam mit einem Restsignal auf Leitungen RES₁ zum Anlegen an der nächsten Stufe 35₂ (nicht gezeigt) angelegt wird. Wie in 8 gezeigt, geht diese Sequenz von Stufen 35 weiter bis zur kten Stufe mit geschalteten Kapazitäten 35_k ; die Stufe mit geschalteten Kapazitäten 35_k erzeugt kein Restsignal, da in ADC 50 keine weiteren Stufen vorhanden sind. Die digitale Speicher-Flipflop- und Addierschaltung 44 erzeugt auf Art und Weise einer Pipeline ein digitales Ausgangssignal des ADC mit Pipeline-Architektur 50 auf Bus DATA OUT. In modernen ADCs mit Pipeline-Architektur, wie zum Beispiel denjenigen, die ein digitales Ausgangssignal mit einer Genauigkeit von n-Bit erzeugen (wobei n 14, 16 oder größer sein kann), wird erwartet, dass die Anzahl k + 1 von Stufen mit geschalteten Kapazitäten 35 bis zu n – 1 betragen kann (d.h. fünfzehn oder mehr solcher Stufen 35).
Takterzeugungsschaltung 60 wird auch im ADC mit Pipeline-Architektur 50 gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, bereitgestellt und ist gemäß herkömmlichen Taktgebertechniken aufgebaut, um aus einem externen Taktsignal oder aus einem mit Leitung CLIN verbundenen Kristalloszillator einander nicht überlappende Phasen des Abtasttakts Φ₁, des Verstärkungstakts Φ₂, des Vorladetakts Φ₂' und des Referenztakts Φ₂'' zum Anlegen an jeder der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k zu erzeugen. Die relative Zeitsteuerung der aktiven Phasen des Abtasttakts Φ₁, des Verstärkungstakts Φ₂, des Vorladetakts Φ₂' und des Referenztakts Φ₂'' in diesem bevorzugten Ausführungsbeispiel entspricht der oben unter Bezug auf 6 beschriebenen.
Wie auch in 8 veranschaulicht, enthält ADC mit Pipeline-Architektur 50 Spannungsreferenzkreis 20, der auf die Weise aufgebaut sein kann, wie obenstehend unter Bezug auf 3 beschrieben wurde. Spannungsreferenzkreis 20 erzeugt Referenzspannungen V_refp, V_refn und legt diese Spannungen parallel an jede der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k an. Spannungsreferenzkreis 20 legt die Referenzspannungen V_refp, V_refn auch an Spannungsteiler 42 an, der wiederum die Spannung V_mid erzeugt, die an jeder der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k angelegt wird. Unter Berücksichtigung dessen, dass jede der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k die Referenzspannungen V_refp, V_refn parallel empfängt und gleichzeitig durch Abtasttakt Φ₁, Verstärkungstakt Φ₂, Vorladetakt Φ₂' und Referenztakt Φ₂'' getaktet wird, wird dem Spannungsreferenzkreis 20 eine kumulative Last auf Grund des Umschaltens an den entsprechenden Abtast-Halte-Kondensatoren CIN+, CIN– von jeder der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k geboten. Gemäß einem bevorzugten Ausführungsbeispiel jedoch, das durch die vorliegenden, obenstehend beschriebenen Lehren offenbart wird, und in dem jede der Stufen mit geschalteten Kapazitäten 35₀ bis 35_k die Spannung V_mid unter Steuerung des Vorladetakts Φ₂' an ihren Abtast-Halte-Kondensatoren CIN+, CIN– anlegt, wird dem Spannungsreferenzkreis 20 eine konstante Impedanz im Zeitablauf geboten, woraus sich eine stark verbesserte Stabilität der Referenzspannungen V_refp, V_refp, während der Umschaltoperation des ADC 50 ergibt. Wie oben erwähnt, ermöglicht diese verbesserte Stabilität die Implementierung zusätzlicher Bits für Genauigkeit in der Analog-Digital-Umwandlung durch ADCs mit Pipeline-Architektur und somit zusätzliche Verwendbarkeit digitaler Techniken bei der Verarbeitung analoger Signale.
Wie oben in Bezug auf 8 beschrieben, werden in vielen Schaltkreisanwendungen der Vorrichtung und des Verfahrens, die durch die vorliegende Anmeldung offenbart wurden, wie zum Beispiel ADC 50, einige bis viele Stufen mit geschalteten Kapazitäten implementieren, von denen jede Referenzspannungen, die von einem sich auf dem Chip befindlichen Referenzspannungskreis erzeugt werden, verwendet. Es wird erwartet, dass die Stabilisierung der Referenzspannungen im Betrieb solcher Anwendungen viele Zyklen benötigen kann. Die Simulation der Stufe mit geschalteten Kapazitäten 35_j , die gemäß einem bevorzugten Ausführungsbeispiel, das durch die vorliegenden Lehren offenbart wird, angeordnet ist, hat zum Beispiel ermittelt, dass sich die daran angelegten Referenzspannungen nach einem Betrieb von 40 Zyklen auf eine Genauigkeit von weniger als 10 Mikrovolt stabilisieren können. Es wurde herausgefunden, dass die tatsächliche Stabilität der Referenzspannung von der Reaktionszeit abhängt, die bei der Ausführung der Abtast-, Halte- und Verstärkungsoperationen gewährt werden kann. Berücksichtigt man, dass hochauflösende ADCs mit Pipeline-Architektur, wie zum Beispiel der oben beschriebene ADC 50, allgemein viele Zyklen bis zum ordnungsgemäßen Betrieb erfordern, kann eine solche Reaktionszeit häufig gewährt werden, vor allem mit dem Vorteil einer verbesserten Genauigkeit.
Dementsprechend können Schaltkreise mit geschalteten Kapazitäten so aufgebaut sein, dass sie bei relativ hohen Frequenzen arbeiten, aber mit minimaler Belastung für die daran angelegten Referenzspannungen, so dass die Stabilität der Referenzspannung erheblich verbessert wird, selbst in integrierten Schaltungen, in denen einige bis viele Schaltkreise mit geschalteten Kapazitäten jeweils die Referenzspannungen empfangen und gleichzeitig umgeschaltet werden. Die offenbarte Vorrichtung und das offenbarte Verfahren werden somit als wichtige Vorteile liefernd betrachtet, besonders durch das Ermöglichen von Genauigkeitsfunktionalitäten moderner Hochleistungsschaltkreise, wie zum Beispiel Analog-Digital-Wandler mit Pipeline-Architektur.
Während die vorliegende Erfindung gemäß ihren bevorzugten Ausführungsbeispielen beschrieben wurde, wird natürlich erwartet, dass denjenigen mit normalen Fachkenntnissen, die eine Einsichtnahme auf diese Beschreibung und ihre Zeichnungen erhalten, Modifizierungen und Alternativen dieser Ausführungsbeispiele, wobei die Modifizierungen und Alternativen die Vorteile und Nutzen dieser Erfindung erzielen, offenkundig sind.

Claims

Schaltkreis mit geschalteten Kapazitäten, umfassend: einen Verstärker (36) mit einem ersten Eingang und einem ersten Ausgang; einen ersten Abtastkondensator (Cin), der einen ersten Belag mit dem ersten Eingang des Verstärkers gekoppelt hat, und der einen zweiten Belag an einem ersten Abtastknoten (Va, Vb) hat; einen ersten Signaleingangsschalter (38), gekoppelt zwischen einem ersten Signaleingang und dem ersten Abtastknoten, wobei der erste Signaleingangsschalter gekoppelt ist, um ein erstes Taktsignal (Φ1) zu empfangen; einen ersten Referenzeingangsschalter (39), gekoppelt zwischen einem ersten Referenzspannungseingang (Vrefp, Vrefn) und dem ersten Abtastknoten (Va, Vb), wobei der erste Referenzeingangsschalter gekoppelt ist, um ein zweites Taktsignal (Φ2'') zu empfangen; einen ersten Vorladeschalter (40), gekoppelt zwischen einer Vorladespannung (Vmid) und dem ersten Abtastknoten (Va, Vb), wobei der erste Vorladeschalter gekoppelt ist, um ein Vorladetaktsignal (Φ2') zu empfangen; und ein erstes Rückkopplungsnetzwerk (CFB), gekoppelt zwischen dem ersten Ausgang (Vout) des Verstärkers (36) und dem ersten Eingang des Verstärkers.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 1, ferner umfassend: eine Spannungsreferenzschaltung zur Erzeugung der ersten Referenzspannung (Vrefp, Vrefn).
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 2, bei dem die erste Eingangsspannung (Vin) innerhalb eines Spannungsbereichs zwischen ersten und zweiten Extremwerten variiert; bei dem die erste Referenzspannung bei einer Spannung nahe des ersten Extremwerts des Spannungsbereichs liegt; und ferner umfassend: eine Vorladespannungs- (Vmid-) Erzeugungsschaltung zur Erzeugung der Vorladespannung bei einer Spannung, die sich ungefähr in der Mitte zwischen der ersten Referenzspannung und dem zweiten Extremwert des Eingangsspannungsbereichs befindet.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 1, ferner umfassend: eine Taktgeneratorschaltung zur Erzeugung des ersten (Φ1) und des zweiten Taktsignals (Φ2'') und des Vorladetaktsignals (Φ2') derart, dass sich aktive Phasen des ersten und des zweiten Taktsignals und des Vorladetaktsignals zeitlich nicht gegenseitig überschneiden.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 1, bei dem das erste Rückkopplungsnetzwerk Folgendes umfasst: einen ersten Rückkopplungskondensator (CFB) mit einem ersten Belag, der mit dem ersten Eingang des Verstärkers gekoppelt ist, und mit einem zweiten Belag; einen ersten Referenzrückkopplungsschalter (38), gekoppelt zwischen dem ersten Referenzspannungseingang und dem zweiten Belag des Rückkopplungskondensators (CFB), und durch das erste Taktsignal (Φ1) gesteuert; und einen ersten Ausgangsrückkopplungsschalter (41), gekoppelt zwischen dem ersten Ausgang des Verstärkers (36) und dem zweiten Belag des Rückkopplungskondensators, und durch ein Verstärkungstaktsignal (Φ2) gesteuert.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 1, bei dem der Verstärker (36) auch einen zweiten Eingang und einen zweiten Ausgang hat, wobei der erste und der zweite Eingang des Verstärkers einem Differenzeingang entsprechen, und der erste und der zweite Ausgang des Verstärkers einem Differenzausgang entsprechen; und ferner umfassend: einen zweiten Abtastkondensator (CFB–) mit einem ersten Belag, der mit dem zweiten Eingang des Verstärkers gekoppelt ist, und mit einem zweiten Belag an einem zweiten Abtastknoten (Vb); einen zweiten Signaleingangsschalter (38–), gekoppelt zwischen einem zweiten Signaleingang und dem zweiten Abtastknoten, wobei der zweite Signaleingangsschalter gekoppelt ist, um das erste Taktsignal (Φ1) zu empfangen; einen zweiten Referenzeingangsschalter (39–), gekoppelt zwischen einem zweiten Referenzspannungseingang (Vrefn) und dem zweiten Abtastknoten (Vb), wobei der zweite Referenzeingangsschalter gekoppelt ist, um das zweite Taktsignal zu empfangen; und einen zweiten Vorladeschalter (40–), gekoppelt zwischen einer Vorladespannung (Vmid) und dem Abtastknoten, wobei der zweite Vorladeschalter gekoppelt ist, um das Vorladetaktsignal (Φ2') zu empfangen.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 6, bei dem der erste (40+) und der zweite (40–) Vorladeschalter mit derselben Vorladespannung (Vmid) gekoppelt sind.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 6, ferner umfassend: eine Spannungsreferenzschaltung zur Erzeugung der ersten (Vrefp) und der zweiten (Vrefn) Referenzspannung.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 8, ferner umfassend: eine Vorladespannungs-Erzeugungsschaltung (42) zur Erzeugung der Vorladespannung bei einer Spannung, die sich ungefähr in der Mitte zwischen der ersten (Vrefp) und der zweiten Referenzspannung (Vrefn) befindet.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 6, ferner umfassend: eine Taktgeneratorschaltung zur Erzeugung des ersten (Φ1) und des zweiten Taktsignals (Φ2'') und des Vorladetaktsignals (Φ2') derart, dass sich aktive Phasen des ersten und des zweiten Taktsignals und des Vorladetaktsignals zeitlich nicht gegenseitig überschneiden.
Schaltkreis mit geschalteten Kapazitäten aus Anspruch 6, bei dem das erste Rückkopplungsnetzwerk Folgendes umfasst: einen ersten Rückkopplungskondensator (CFB) mit einem ersten Belag, der mit dem ersten Eingang des Verstärkers (36) gekoppelt ist, und mit einem zweiten Belag; einen ersten Referenzrückkopplungsschalter (38+), gekoppelt zwischen dem ersten Referenzspannungseingang und dem zweiten Belag des ersten Rückkopplungskondensators, und durch das erste Taktsignal gesteuert; und einen ersten Ausgangsrückkopplungsschalter (41+), gekoppelt zwischen dem ersten Ausgang des Verstärkers und dem zweiten Belag des ersten Rückkopplungskondensators, und durch ein Verstärkungstaktsignal gesteuert; und bei dem das zweite Rückkopplungsnetzwerk Folgendes umfasst: einen zweiten Rückkopplungskondensator (CFB–) mit einem ersten Belag, der mit dem zweiten Eingang des Verstärkers gekoppelt ist, und mit einem zweiten Belag; einen zweiten Referenzrückkopplungsschalter (38–), gekoppelt zwischen dem zweiten Referenzspannungseingang und dem zweiten Belag des zweiten Rückkopplungskondensators, und durch das erste Taktsignal gesteuert; und einen zweiten Ausgangsrückkopplungsschalter (41–), gekoppelt zwischen dem zweiten Ausgang des Verstärkers (36) und dem zweiten Belag des zweiten Rückkopplungskondensators, und durch das Verstärkungstaktsignal gesteuert.
Analog-Digital-Wandler, umfassend: eine Taktgeneratorschaltung zur Erzeugung eines ersten (Φ1) und eines zweiten (Φ2'') Taktsignals und eines Vorladetaktsignals (Φ2') derart, dass sich aktive Phasen des ersten und des zweiten Taktsignals und des Vorladetaktsignals zeitlich nicht gegenseitig überschneiden; eine Spannungsreferenzschaltung zur Erzeugung einer ersten Referenzspannung (Vrefp); eine Mehrzahl von Stufen mit geschalteten Kapazitäten, in Reihe zwischen einem analogen Eingang und einem digitalen Ausgang geschaltet, von denen jede Folgendes umfasst: einen Verstärker (36) mit einem ersten Eingang und einem ersten Ausgang; einen ersten Abtastkondensator (Cin), der einen ersten Belag mit dem ersten Eingang des Verstärkers gekoppelt hat, und der einen zweiten Belag an einem ersten Abtastknoten (Va, Vb) hat; einen ersten Signaleingangsschalter (38), gekoppelt zwischen einem ersten Signaleingang (Vin) und dem ersten Abtastknoten, wobei der erste Signaleingangsschalter gekoppelt ist, um das erste Taktsignal (Φ1) zu empfangen; einen ersten Referenzeingangsschalter (39), gekoppelt zwischen dem ersten Referenzspannungseingang (Vrefp, Vrefn) und dem ersten Abtastknoten, wobei der erste Referenzeingangsschalter gekoppelt ist, um das zweite Taktsignal (Φ2'') zu empfangen; einen ersten Vorladeschalter (40), gekoppelt zwischen einer Vorladespannung (Vmid) und dem ersten Abtastknoten (Va, Vb), wobei der erste Vorladeschalter gekoppelt ist, um das Vorladetaktsignal (Φ2') zu empfangen; und ein erstes Rückkopplungsnetzwerk (CFB), zwischen dem ersten Ausgang des Verstärkers (36) und dem ersten Eingang des Verstärkers gekoppelt; bei dem eine erste aus der Mehrzahl von Schalter-C-Stufen ihren ersten Signaleingang mit dem analogen Eingang gekoppelt hat; und bei dem der erste Signaleingang jeder der Mehrzahl von Schalter-C-Stufen, mit Ausnahme der ersten aus der Mehrzahl von Schalter-C-Stufen, mit einem Ausgang einer benachbarten aus der Mehrzahl von Schalter-C-Stufen in der Reihe gekoppelt ist.
Analog-Digital-Wandler aus Anspruch 12, bei dem der Verstärker (36) in jeder aus der Mehrzahl von Schalter-C-Stufen auch einen zweiten Eingang und eine zweiten Ausgang hat, wobei der erste und der zweite Eingang des Verstärkers einem Differenzeingang entsprechen, und der erste und der zweite Ausgang des Verstärkers einem Differenzausgang entsprechen; bei dem die Spannungsreferenzschaltung auch für die Erzeugung einer zweiten Referenzspannung (Vrefn) vorhanden ist und bei dem jede aus der Mehrzahl von Schalter-C-Stufen ferner Folgendes umfasst: einen zweiten Abtastkondensator (Cin–) mit einem ersten Belag, der mit dem zweiten Eingang des Verstärkers (36) gekoppelt ist, und mit einem zweiten Belag an einem zweiten Abtastknoten; einen zweiten Signaleingangsschalter (38–), gekoppelt zwischen einem zweiten Signaleingang und dem zweiten Abtastknoten, wobei der zweite Signaleingangsschalter gekoppelt ist, um das erste Taktsignal zu empfangen; einen zweiten Referenzeingangsschalter (39–), gekoppelt zwischen dem zweiten Referenzspannungseingang (Vrefn) und dem zweiten Abtastknoten, wobei der zweite Referenzeingangsschalter gekoppelt ist, um das zweite Taktsignal (Φ2'') zu empfangen; einen zweiten Vorladeschalter (40–), gekoppelt zwischen einer Vorladespannung (Vmid) und dem zweiten Abtastknoten, wobei der zweite Vorladeschalter gekoppelt ist, um das Vorladetaktsignal (Φ2') zu empfangen; und ein zweites Rückkopplungsnetzwerk (CFB–), gekoppelt zwischen dem zweiten Ausgang des Verstärkers (36) und dem zweiten Eingang des Verstärkers.
Analog-Digital-Wandler aus Anspruch 13, ferner umfassend: eine Vorladespannungs-Erzeugungsschaltung (42) zur Erzeugung der Vorladespannung (Vmid) bei einer Spannung, die sich ungefähr in der Mitte zwischen der ersten (Vrefp) und der zweiten (Vrefn) Referenzspannung befindet.
Analog-Digital-Wandler aus Anspruch 13, bei dem das erste Rückkopplungsnetzwerk in jeder aus der Mehrzahl von Schalter-C-Stufen Folgendes umfasst: einen ersten Rückkopplungskondensator (CFB+) mit einem ersten Belag, der mit dem ersten Eingang des Verstärkers gekoppelt ist, und mit einem zweiten Belag; einen ersten Referenzrückkopplungsschalter (38+), gekoppelt zwischen dem ersten Referenzspannungseingang (Vrefp) und dem zweiten Belag des ersten Rückkopplungskondensators, und durch das erste Taktsignal (Φ1) gesteuert; einen ersten Ausgangsrückkopplungsschalter (41+), gekoppelt zwischen dem ersten Ausgang des Verstärkers und dem zweiten Belag des ersten Rückkopplungskondensators, und durch ein Verstärkungstaktsignal (Φ2') gesteuert; und bei dem das zweite Rückkopplungsnetzwerk in jeder aus der Mehrzahl von Schalter-C-Stufen Folgendes umfasst: einen zweiten Rückkopplungskondensator (CFB–) mit einem ersten Belag, der mit dem zweiten Eingang des Verstärkers gekoppelt ist, und mit einem zweiten Belag; einen zweiten Referenzrückkopplungsschalter (38–), gekoppelt zwischen dem zweiten Referenzspannungseingang (Vrefn) und dem zweiten Belag des zweiten Rückkopplungskondensators, und durch das erste Taktsignal (Φ1) gesteuert; und einen zweiten Ausgangsrückkopplungsschalter (41–), gekoppelt zwischen dem zweiten Ausgang des Verstärkers (36) und dem zweiten Belag des zweiten Rückkopplungskondensators (CFB–), und durch das Verstärkungstaktsignal (Φ2') gesteuert.
Verfahren zum Betrieb einer Schaltkreis mit geschalteten Kapazitäten, bei der die Schaltkreis mit geschalteten Kapazitäten einen Verstärker (36) mit einem ersten Eingang zum Empfang einer ersten Eingangsspannung (Vin), die innerhalb eines Spannungsbereichs zwischen ersten und zweiten Extremwerten variiert, und mit einem ersten Ausgang, der mit dem ersten Eingang mit Hilfe eines ersten Rückkopplungsnetzwerks (CFB) gekoppelt ist, einschließt, wobei das Verfahren die folgenden Schritte umfasst: Schließen eines ersten Eingangsschalters (38) für eine ausgewählte Zeitdauer, um eine erste Eingangsspannung mit einem ersten Abtastknoten (Va, Vb) an einen Belag eines ersten Abtast-Halte-Kondensators (Cin) zu koppeln, wobei der erste Abtast-Halte-Kondensator einen zweiten Belag hat, der mit dem ersten Eingang des Verstärkers gekoppelt ist; nach dem Schritt des Schließens des ersten Eingangsschalters (38) Schließen eines ersten Vorladeschalters (40) für eine ausgewählte Zeitdauer, um eine Vorladespannung am ersten Abtastknoten (Va, Vb) anzulegen; und nach dem Schritt des Schließens des ersten Vorladeschalters Schließen eines ersten Referenzeingangsschalters (39) für eine ausgewählte Zeitdauer, um eine erste Referenzspannung am ersten Abtastknoten (Va, Vb) anzulegen, wobei die erste Referenzspannung nahe dem ersten Extremwert des Spannungsbereichs liegt; wobei die erste Referenzspannung (Vrefp) bei einer Spannung zwischen der ersten Referenzspannung und dem zweiten Extremwert des Spannungsbereichs liegt.
Verfahren aus Anspruch 16, bei dem der Schritt des Schließens des ersten Eingangsschalters das Anlegen einer aktiven Phase eines ersten Taktsignals (Φ1) am ersten Eingangsschalter umfasst; bei dem der Schritt des Schließens des ersten Vorladeschalters das Anlegen einer aktiven Phase eines Vorladetaktsignals (Φ2') am ersten Vorladeschalter umfasst; bei dem der Schritt des Schleißens des ersten Referenzeingangsschalters das Anlegen einer aktiven Phase eines zweiten Taktsignals (Φ2'') am ersten Referenzeingangsschalter umfasst; und bei dem die aktiven Phasen des ersten Taktsignals, des zweiten Taktsignals und des Vorladetaktsignals sich gegenseitig nicht überschneiden.
Verfahren aus Anspruch 17, bei dem das erste Rückkopplungsnetzwerk Folgendes umfasst: einen ersten Rückkopplungskondensator (CFB) mit einem ersten Belag, der mit dem ersten Eingang des Verstärkers (36) gekoppelt ist, und mit einem zweiten Belag; einen ersten Referenzrückkopplungsschalter, gekoppelt zwischen dem ersten Referenzspannungseingang und dem zweiten Belag des ersten Rückkopplungskondensators; und einen ersten Ausgangsrückkopplungsschalter, gekoppelt zwischen dem ersten Ausgang des Verstärkers und dem zweiten Belag des ersten Rückkopplungskondensators; bei dem der Schritt des Anlegens einer aktiven Phase eines ersten Taktsignals (Φ1) am ersten Eingangsschalter (38) das Anlegen einer aktiven Phase eines Verstärkungstaktsignals (Φ2) am ersten Referenzrückkopplungsschalter (41) umfasst; und bei dem der Schritt des Anlegens einer aktiven Phase eines zweiten Taktsignals am ersten Referenzeingangsschalter ferner das Anlegen einer aktiven Phase des Verstärkungstaktsignals am ersten Ausgangsrückkopplungsschalter umfasst.
Verfahren aus Anspruch 16, bei dem der Verstärker (36) auch einen zweiten Eingang und einen zweiten Ausgang hat, so dass der erste und der zweite Eingang des Verstärkers einem Differenzeingang entsprechen, und der erste und der zweite Ausgang des Verstärkers einem Differenzausgang entsprechen; und bei dem das Verfahren ferner Folgendes umfasst: während des Schritts des Schließens des ersten Eingangsschalters (38+) das Schließen eines zweiten Eingangsschalters (38–) für die ausgewählte Zeitdauer, um eine zweite Eingangsspannung (Vin–) mit einem zweiten Abtastknoten an einen Belag eines zweiten Abtast-Halte-Kondensators zu koppeln, wobei der zweite Abtast-Halte-Kondensator (Cin–) einen zweiten Belag hat, die mit dem zweiten Eingang des Verstärkers gekoppelt ist; während des Schritts des Schließens des ersten Vorladeschalters (40+) das Schließen eines zweiten Vorladeschalters (40–) für die ausgewählte Zeitdauer, um die Vorladespannung am zweiten Abtastknoten (Vb) anzulegen; und während des Schritts des Schließens des ersten Referenzeingangsschalters (39+) das Schließen eines zweiten Referenzeingangsschalters (39–) für die ausgewählte Zeitdauer, um eine zweite Referenzspannung (Vrefn) am zweiten Abtastknoten anzulegen.
Verfahren aus Anspruch 19, bei dem die Schritte des Schließens des ersten (38+) und des zweiten (38–) Eingangsschalters das gleichzeitige Anlegen einer aktiven Phase eines ersten Taktsignals (Φ1) am ersten und am zweiten Eingangsschalter umfassen; bei dem die Schritte des Schließens des ersten (40+) und des zweiten (40–) Vorladeschalters das gleichzeitige Anlegen einer aktiven Phase (Φ2') eines Vorladetaktsignals am ersten und am zweiten Vorladeschalter umfassen; bei dem die Schritte des Schließens des ersten (39+) und des zweiten (39–) Referenzeingangsschalters das gleichzeitige Anlegen einer aktiven Phase (Φ2'') eines zweiten Taktsignals am ersten und am zweiten Referenzeingangsschalter umfassen; und bei dem die aktiven Phasen des ersten Taktsignals (Φ1), des zweiten Taktsignals (Φ2–) und des Vorladetaktsignals (Φ2') sich gegenseitig nicht überschneiden.