DE102004005081B4

DE102004005081B4 - Pipeline-Analog/Digital-Wandler

Info

Publication number: DE102004005081B4
Application number: DE102004005081A
Authority: DE
Inventors: Chia-Liang Heartland Court Union City Lin
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2003-06-17
Filing date: 2004-02-02
Publication date: 2007-09-06
Anticipated expiration: 2024-02-03
Also published as: DE102004005081A1; TW200507462A; TWI244827B; US6710735B1

Abstract

Pipeline-ADW zum Wandeln eines analogen Signals in eine Abfolge digitaler Wörter, die aufeinander folgende Werte des analogen Signals repräsentieren, mit einer Folge von Stufen, wobei:
– eine erste Stufe (22(1)) der Folge das analoge Signal (A(1)) als Eingangssignal empfängt;
– jede Stufe (22(i)) der Folge, die auf die erste Stufe (22(1)) folgt, als Eingangssignal ein analoges Restsignal (A(i)) erhält, das durch die vorige Stufe (22(i-1)) der Folge erzeugt wurde;
– für jedes digitale Wort (x(i)) der Folge jede Stufe (22(i)) der Folge eine Abtastspannung (A'(i)) proportional zur Spannung ihres Eingangssignals erzeugt, sie einen Ausgangsdatenwert (x_i(n)) liefert, der ungefähr den Wert der erzeugten Abtastspannung (A'(i)) repräsentiert, und sie als Eingangssignal an die nächstfolgende Stufe (22(i+1)) der Folge, falls eine solche vorliegt, ein analoges Restsignal (A(i+1)) mit einem Wert proportional zur Differenz zwischen dem Wert der erzeugten Abtastspannung (A'(i)) und dem durch ihren Ausgangsdatenwert repräsentierten angenäherten Wert liefert; und...

Description

Die Erfindung betrifft Pipeline-Analog/Digital-Wandler (Pipeline-ADWs).

Ein typischer Digitalkommunikationswandler codiert eine Datenfolge, um eine Signalverlauf-Datenfolge in ein Analogsignal zu wandeln und es an einen Empfänger zu senden. Ein ADW innerhalb des Empfängers führt eine periodische Digitalisierung des Analogsignals aus, um eine Signalverlauf-Datenfolge zu erzeugen, die aufeinanderfolgende Spannungspegel des Analogsignals repräsentiert. Dann verarbeiten Digitalsignal-Verarbeitungsschaltungen die Signalverlauf-Datenfolge, um die ursprüngliche Datenfolge zurückzuerhalten. Bei einem mit hohen Datenraten arbeitenden digitalen Kommunikationssystem muss der Empfänger einen ADW hoher Auflösung verwenden, der das Analogsignal mit hoher Frequenz abtasten kann. Zum Beispiel benötigt eine digitale Teilnehmeranschlussleitung für breitbandigen Zugriff mit sehr hoher Geschwindigkeit (VDSL), die Abwärts-Datenraten bis zu 52 Mbps bietet, einen ADW, der 12 effektive Auflösungsbits bei einer Abtastrate von 35 MHz bereitstellt.

Ein Pipeline-ADW unter Verwendung einer Abfolge von ADW-Stufen niedriger Auflösung, um ein Analogsignal mit hoher Auflösung zu digitalisieren, ist für Hochgeschwindigkeitsanwendungen mit hoher Auflösung gut geeignet. Die folgenden US-Patente beschreiben verschiedene Pipeline-ADW-Architekturen:

– US-A-6,169,502,
– US-A-6,366,230 und
– US-A-6,456,223.

Die 1 veranschaulicht einen typischen Pipeline-ADW aus dem Stand der Technik mit einer Gruppe von N ADW-Stufen 12(1)–12(N) und einer Gruppe von N-1 Schieberegistern 14(1)–14(N-1). Ein zu digitalisierendes Differenz-Analogsignal A(1) wird als Eingangssignal an die erste Stufe 12(1) gegeben. Auf jede n-te Vorder(oder Rück-)flanke eines Taktsignals (CLOCK) hin tastet jede i-te Stufe 12(i) die Spannung ihres analogen Eingangssignals A(i) ab und erzeugt ein B-Bit-Datenwort X_i ⁽ⁿ⁾, das mit B-Bit-Auflösung an den Wert der abgetasteten Eingangssignalspannung angenähert ist. Jede i-te Stufe 12(i) außer der letzten Stufe 12(N) liefert ebenfalls ein analoges Differenz-Ausgangsrestsignal A(i+1) als Eingangssignal für die nächste Stufe 12(i+1), wobei Folgendes gilt: A(i+1) = 2B[A(i) – (VMAX/2B)(xi (n) – 2B-1 + 1/2)]wobei VMAX die Spitze-Spitze-Spannung des vollen Spannungs bereichs des Differenz-Eingangssignals A(i) der Stufe ist. Das Ausgangsrestsignal A(i+1) jeder i-ten Stufe 12(i) ist so proportional zur Fehlerdifferenz zwischen der abgetasteten Spannung ihres Eingangssignals A(i) und dem Spannungspegel, wie er durch den Ausgangsdatenwert x_i(n) repräsentiert ist.

Zum Beispiel könnte ein Pipeline-ADW, für den B = 2, VMAX = 5 Volt und N = 3 Stufen gelten, ein Eingangssignal A(1) im Bereich von –2,5 V bis 2,5 V mit einer Auflösung von B × N = 6 Bits digitalisieren. Bei B = 2 kann jedes i-te Datenwort x_i ⁽ⁿ⁾ einen beliebigen von vier 2-Bit-Werten einnehmen, die –1,875, –0,625, 0,625 oder 1,875 Volt repräsentieren. Demgemäß beträgt, wenn A(1) z. B. 0,4 Volt ist, wenn eine Abtastung bei einem n-ten Taktsignalimpuls erfolgt, der Ausgangsdatenwert der ersten Stufe: x1 (n) = 10 (binär),was einen Wert von 0,625 Volt repräsentiert, der näherungsweise dem tatsächlichen Wert des Signals A(1) von 0,4 Volt entspricht. Das Ausgangsrestsignal A(2) der Stufe 1 ist dann: A(2) = 22[0,4 – (5/4)(2 – 1,5)] = 22[0,4 – 0,625] = –0,9 Volt

Bei der (n+1)-ten Flanke des Taktsignals digitalisiert die zweite Stufe 12(2) das Signal A(2) von –0,9 Volt, um den folgenden Ausgangsdatenwert zu erzeugen: x2 (n+1) = 01 (binär),was einem Wert von 0,625 Volt, als näherungsweise dem Signal A(2) von –0,9 Volt, entspricht. Das analoge Ausgangssignal A(3) der zweiten Stufe hat die Stärke: A(3) = 22[–0,9 – (5/4)(1 – 1,5)] = 22[–0,9 + 0,625] = –1,1 Volt

Bei der (n+2)-ten Flanke des Taktsignals digitalisiert die abschließende Stufe 12(3) der Pipeline das Signal A(3) von 1,4 Volt, um den folgenden Ausgangsdatenwert zu erzeugen: x3 (n+2) = 01 (binär),was einem gemessenen Wert von –0,625 Volt entspricht.

Die folgenden Stufen 12(1)–12(N) erzeugen ihre Ausgangsdatenwerte x₁ ⁽ⁿ⁾ – x_N ⁽ⁿ⁾ mit fortschreitend größeren Verzögerungen. Daher verzögern die Schieberegister 14(1)–14(N-1) die Ausgangsdatenwerte aufeinanderfolgender Stufen dadurch, dass sie die Verzögerungswerte fortschreitend so verringern, dass sie gleichzeitig Ausgangsdatenwerte x₁ ^(n-N+1) – x_N ⁽ⁿ⁾ erzeugen, die kombiniert werden können, um ein einzelnes N×B-Bit-Wort AUSGABE zu erzeugen, das den Wert des Eingangssignals A(1) repräsentiert, das um N Taktsignalzyklen früher durch die Stufe 12(1) abgetastet wurde. Im Beispielsfall ist der Wert des digitalen Ausgabeworts des ADW der folgende: AUSGABE = {x3 (n), x2 (n-N+2), x1 (n-N+1)} = 100101 (binär) = 37 (dezimal)

Der Wert des Ausgabeworts, der im Bereich von 0 bis 2⁶ – 1 liegt, repräsentiert den abgetasteten Wert des Eingangssignals A(1) mit einer Auflösung von 6 Bits. Bei diesem Beispiel repräsentiert das Ausgabewort die folgende Eingangssignalspannung A(1): A(1) = (VMAX/26) × (AUSGABE – 25 + 1/2) = (5/64)5,5 = 0,429 Volt was nahe an den tatsächlichen 0,4 Volt des ADW-Eingangssignals A(1) liegt, wie es repräsentiert werden kann, wenn ein Spannungsbereich von –2,5 bis 2,5 Volt und eine Auflösung von 6 Bits vorgegeben sind.

Die 2 veranschaulicht eine beispielhafte Architektur für die Stufe 12(1) des Pipeline-ADW der 1: Die Stufen 12(2)–12(N-1) sind ähnlich. Ein Verstärker 24 verstärkt das Differenzsignal A(1), um eine Abtastspannung A' zu erzeugen. Eine Abtast/Halte(S/H)-Schaltung 16 führt bei jeder Vorder- oder Rückflanke des Taktsignals Abtast- und Haltevorgänge am Signal A'(1) aus, und die in der S/H-Schaltung 16 gespeicherte Abtastspannung A'(1) wird an einen B-Bit-ADW 18 geliefert. Der ADW digitalisiert A'(1), um einen B-Bit-Ausgangsdatenwert x₁ ⁽ⁿ⁾ zu erzeugen. Ein B-Bit-Digital/Analog-Wandler (DAC) 20 wandelt x₁ ⁽ⁿ⁾ in eine Offsetspannung. VOFF = (VMAX/2B)(x1 (n) – 2B-1 + 1/2).

Ein analoger Summationsverstärker 22 versetzt A'(1) um V_OFF, um das Ausgangsrestsignal A(2) der Differenzstufe zu erzeugen.

Die 3 zeigt ein Beispiel der abschließenden Stufe 12(N) der 1, die der Stufe 12(1) der 2 mit der Ausnahme ähnlich ist, dass der DAC 20 und der Summationsverstärker 22 weggelassen sind.

Fehlerquellen

Verschiedene Faktoren können die Genauigkeit des Pipeline-ADW der 1–3 gefährden, z. B.:

1. thermisches Rauschen,
2. Komparatoroffsetfehler innerhalb des ADW 18 jeder Stufe,
3. Fehler in der Verstärkung des Verstärkers 24 jeder Stufe,
4. Nichtlinearität des ADC 18,
5. Nichtlinearität des DAC 20,
6. Nichtlinearität des Verstärkers 24 und
7. unvollständiges Einschwingen des Ausgangsrestsignals A(2).

Unter den obigen Fehlerquellen ist nur das thermische Rauschen zufallsbedingt und variiert von Abtastwert zu Abtastwert. Die anderen Fehlerquellen, hauptsächlich Fehlanpassungen in Schaltelementen, wie Transistorabmessungen, Widerstands- und Kondensatorwerte, sind dahingehend "systematisch", dass sie von Abtastwert zu Abtastwert gleich sind. Es stehen viele Korrektur- und Kalibriertechniken zur Verfügung, um die Genauigkeit von ADWs zum Kompensieren systematischer Fehler deutlich zu verbessern. Zum Beispiel ist es möglich, systematische Fehler dadurch wesentlich zu verringern, dass die Verstärkung und der Offset des Verstärkers 24 in einer oder mehreren Stufen eingestellt werden. So ist die Genauigkeit moderner Pipeline-ADWs typischerweise durch thermisches Rauschen statt durch systematische Fehler begrenzt.

In Reaktion auf jede Vorder- oder Rückflanke des Taktsignals hin verbindet die S/H-Schaltung 16 die Abtastspannung A'(1) kurz mit einem internen Kondensator, so dass der das Signal A'(1) erzeugende Verstärker 24 den Kondensator auf die aktuelle Signalspannung A'(1) laden kann. Die Kondensatorspannung verbleibt für den Rest des Taktzyklus auf der Spannung des abgetasteten Signals A'(1), damit das Ausgangssignal A(2) und die Stufe x₁ ⁽ⁿ⁾ Zeit haben, auf neue Pegel einzuschwingen.

Der Abtastkondensator verbleibt während des Rests des Taktzyklus tatsächlich nur ungenau auf der Spannung des abgetasteten Signals A'(1), da thermisches Rauschen die Tendenz hat, für eine zeitliche Schwankung der Abtastspannung A'(1) zu sorgen. In einem Pipeline-ADW, der korrekt kalibriert ist, um systematische Fehler zu kompensieren, kann die Variation der Abtastspannung A'(1) durch thermisches Rauschen die deutlichste Fehlerquelle in den Ausgangsdaten des ADW sein. Schaltungsdesigner bezeichnen diese Quelle thermischen Rauschens häufig als "kT/C-Rauschen", da die thermische Rauschleistung im Signal A'(1) proprotional zu kT/C ist, wobei k die Boltzmann-Konstante (1,38 × 10^–23) ist, T die Temperatur der S/H-Schaltung in Kelvin ist und die C die Kapazität des Abtastkondensators ist.

Da das thermische Rauschen proportional zu kT/C ist, kann die thermische Rauschleistung in jeder ADW-Stufe dadurch gesenkt werden, dass der Wert der Abtastkapazität C innerhalb der S/H-Schaltung erhöht wird. Jedoch hat das Erhöhen von C auch unerwünschte Effekte. Wenn die S/H-Schaltung 16 das Signal A'(1) mit hoher Frequenz abtasten soll, muss sie vom Verstärker 24 schnell geladen werden können. Wenn die Abtastkapazität C erhöht wird, benötigt der Verstärker 24 mehr Zeit zum Laden derselben, wodurch sich die maximale Abtastfrequenz verringert, mit der die S/H-Schaltung arbeiten kann.

Eine Art zum Kompensieren einer Verringerung der Abtastfrequenz, was sich aus einer Erhöhung der Abtastkapazität ergibt, besteht im Erhöhen der Fähigkeit des Ladeverstärkers 24, mehr Ladestrom an die Abtastkapazität zu liefern, damit diese schneller geladen werden kann. Der Ladeverstärker 24 enthält einen oder mehrere Ausgangstransistoren zum Koppeln des Abtastkondensators mit einer Spannungsquelle VDD, wenn ein kurzes Einschalten am Start jedes Taktsignalzyklus erfolgt. Da die Impedanz dieser Transistoren die Stromstärke begrenzt, kann die Menge des Ladestroms, die der Verstärker 24 an den Abtastkondensator liefert, dadurch erhöht werden, das die Anzahl seiner Ausgangstransistoren erhöht wird und/oder die Kanalbreite der Ausgangstransistoren erhöht wird, wodurch die Transistorimpedanz abnimmt. Demgemäß ist es Designern bekannt, dass sie, wenn es erforderlich ist, die Größe des Abtastkondensators in jeder Stufe 12(1)–12(N) zu vergrößern, um die thermische Rauschleistung zu verringern, auch die Anzahl oder die Kanalbreiten der Ausgangstransistoren im Verstärker 24, der Strom an den Abtastkondensator liefert, erhöhen müssen, um eine Verringerung der maximal zulässigen Abtastfrequenz des ADW zu vermeiden.

Wenn jedoch die Anzahl und/oder die Kanalbreiten der Transistoren in einer ADW-Stufe erhöht wird, werden auf die Fläche eines durch diese Stufe belegten IC-Chips und der Energieverbrauch der Stufe erhöht.

"Verjüngte" Pipeline-ADWs

Da der durch jede Stufe erzeugte Ausgangsdatenwert x_i(n) weniger signifikante Bits des Ausgangsworts des ADW als die davor liegende Stufe aufweist, hat ein Fehler im Digitalsignal jeder Folgestufe geringeren Einfluss auf die Genauigkeit des Ausgabeworts des ADW als ein Fehler im Ausgangsdatenwert der vorangehenden Stufe. Beispielsweise sei ein Pipeline-ADW mit N = 3 Stufen, einer Auflösung von B = 4 Bits pro Stufe und einer Differenz-Eingangssignalspannung im Bereich von –VMAX/2 bis +VMAX/2 Volt betrachtet, wobei das thermische Rauschen in jeder Stufe ausreichend groß sein kann, um im geringstsignifikanten Bit des Ausgangsdatenwerts der Stufe gelegentlich einen Fehler zu verursachen. Da die Auflösung der ersten Stufe VMAX/16 ist, kann thermisches Rauschen im Ausgangsdatenwert der ersten Stufe bewirken, dass der Wert des Ausgangsworts des Pipeline-ADW um bis zu VMAX/16 variiert. Da die Auflösung der zweiten Stufe VMAX/256 ist, kann der Fehler durch thermisches Rauschen im Ausgangsdatenwert der zweiten Stufe nur noch bewirken, dass das Ausgangswort des Pipeline-ADW um maximal VMAX/256 variiert. Ein Fehler durch thermisches Rauschen von 1 Bit im Ausgangsdatenwert der dritten Stufe kann nur noch bewirken, dass das Ausgangswort des Pipeline-ADW um VMAX/4096 variiert. So kann zwar ein Erhöhen der Abtastkapazität der S/H-Schaltung der ersten Stufe eines Pipeline-ADW den sich aus thermischem Rauschen ergebenden Fehler im Ausgangswort des ADW stark verringern, jedoch verringert ein Erhöhen der Abtastkapazität der Folgestufen den Fehler durch thermisches Rauschen um fortschreitend kleinere Werte.

Demgemäß verwenden Folgestufen vieler Pipeline-ADWs kleinere Abtastkondensatoren, die Verstärker mit fortschreitend kleinerem Ausgangsstrom erfordern, um sie mit einem Ladestrom zu versorgen. Da Verstärker, die kleinere Ladeströme liefern, weniger Fläche als Verstärker benötigen, die größere Ladeströme erzeugen können, belegen Folgestufen derartiger "verjüngter" Pipeline-ADWs fortschreitend kleinere Flächen, wie es in der 4 veranschaulicht ist. Sie verbrauchen auch fortschreitend weniger Energie.

Skalierbarkeit von CMOS-Bauteilen

Die Halbleiterindustrie wurde für Jahrzehnte hauptsächlich durch zwei Eigenschaften von CMOS(Complementary Metal Oxide Semiconductor)-Bauteilen durch die Technologie für diese Bauteile dominiert: kein Energieverlust im statischen Zustand und Skalierbarkeit. Ein Bauteil ohne Energieverlust im statischen Zustand verbraucht nur dann Energie, wenn es einen Zustandswechsel ausführt. Bei einer digitalen Schaltung unter Verwendung einer Synchronlogik treten Zustandsänderungen nur am Beginn jedes Taktzyklus auf, und daher weist ein CMOS-IC eine relativ niedrige mittlere Energieverbrauchsrate im Vergleich zu den meisten anderen IC-Typen auf.

Die "Skalierbarkeit" von CMOS-Bauteilen betrifft die Tatsache, dass ihre Schaltung immer kleiner gemacht werden kann, ohne dass sich ihre Grundfunktion ändert. Wenn die Abmessungen (Breite, Länge und Dicke) eines CMOS-Transistors um α % geändert werden und auch die Versorgungsspannung, die Schwellenspannung und die Dotiergrade um α % gesenkt werden, werden der Strom durch die Transistoren und ihre Kapazitäten ebenfalls um α % verringert, da die Eigenschaften des elektrischen Felds innerhalb des Transistors unverändert bleiben. Die Schaltgeschwindigkeit eines CMOS-Inverters, eines Grundaufbaublocks einer CMOS-Logik, ist proportional zu I/CV, wobei I der Strom ist, C die Kanalkapazität der den Inverter bildenden Transistoren ist und V die Versorgungsspannung des Inverters ist. Wenn die Kanalabmessungen und die Dotiergrade der einen CMOS-Inverter bildenden Transistoren um z. B. 50 % herunterskaliert werden, werden I, C und V um jeweils 50 % verringert, wobei sich die Geschwindigkeit des Inverters verdoppelt und er mit der doppelten Frequenz arbeiten kann. Auch ist der Energieverbrauch des CMOS-Bauteils, der proportional zum Produkt aus dem Strom und der Spannung ist, um den Faktor vier verringert, da der Strom und die Spannung jeweils um 50 % verringert sind. Demgemäß ist es durch Herunterskalieren eines CMOS-Bauteils möglich, eine höhere Bauteiledichte und eine höhere Geschwindigkeit zu erzielen, während wesentlich weniger Energie umgesetzt wird. Im letzten Jahrzehnt erfolgte bei der CMOS-Technik eine Herunterskalierung von minimalen Kanallängen von 0,5 μm auf 0,13 μm, was zu einer Senkung der Versorgungsspannung von 5 V auf 1,2 V und zu erhöhtem Funktionsvermögen und gesenkten Kosten führte.

Während das Herunterskalieren von CMOS-Bauteilen hinsichtlich digitaler Schaltkreise viele Vorteile zeigt, können sich in Bezug auf Analogschaltungen charakteristische Nach teile ergeben. Wenn die Versorgungsspannung einer Analogschaltung gesenkt wird, um eine Anpassung an die herunterskalierten Transistorabmessungen zu erzielen, wird der maximal zulässige Spannungshub des Analogsignals, den die Schaltung verarbeiten kann, begrenzt, was nachteiligen Einfluss auf den Dynamikbereich der Schaltung hat. "Dynamikbereich" ist eine allgemein verwendete Zahl betreffend die Funktionsfähigkeit einer Analogschaltung, die das Verhältnis zwischen der höchsten Signalspannung, die die Schaltung handhaben kann, und der kleinsten Signalspannung, die die Schaltung auflösen kann, repräsentiert. Die Versorgungsspannung einer Schaltung begrenzt die höchste Signalspannung, die eine Analogschaltung handhaben kann, und thermisches Rauschen begrenzt die niedrigste Signalspannung, die dieselbe auflösen kann. Wenn die eine Analogschaltung bildenden Transistoren um α % herunterskaliert werden, wodurch deren Versorgungsspannung um α % gesenkt wird, wird die Amplitude der höchsten handhabbaren Signalspannung um α % gesenkt. Da jedoch das thermische Rauschen unverändert bleibt, verbleibt die Amplitude der niedrigsten Signalspannung, die die Schaltung auflösen kann, unverändert. Daher ist der Dynamikbereich der Schaltung um α % verringert.

Um eine Veringerung des Dynamikbereichs einer Schaltung nach dem Herunterskalieren eines ADW-Pipelinedesigns zu vermeiden, reduzieren Designer die thermische Rauschleistung durch Erhöhen der Abtastkapazität, und dann erhöhen sie die Größe und/oder die Anzahl von Transistoren in den Ladeverstärkern der Stufe, um eine Verringerung der Betriebsfrequenz zu vermeiden. Jedoch sind für Pipeline-ADW-Stufen vergleichbaren Dynamikbereichs und vergleichbarer Betriebsfrequenz im Allgemeinen der Energieverbrauch und die Schaltungsfläche für ADWs kleiner, die durch Transistoren mit größeren Kanallängen, die bei höheren Versorgungsspannungen arbeiten, realisiert sind, als für ADWs, die durch Transistoren realisiert sind, die über kürzere Kanallängen verfügen und bei niedrigeren Versorgungsspannungen arbeiten, da bei niedrigeren Spannungen arbeitende ADWs mehr Transistoren und größere Kondensatoren benötigen. Demgemäß können zwar durch Herunterskalieren von Transistoren in einer digitalen Schaltung die Schaltungsfläche und der Energieverbrauch verkleinert werden, jedoch können durch Herunterskalieren von Transistoren in einer analogen Schaltung wie einem Pipeline-ADW der Energieverbrauch und die Fläche zunehmen, wenn das Funktionsvermögen der Schaltung aufrecht zu erhalten ist.

Wenn ein IC wie ein derartiger ADW sowohl analoge als auch digitale Schaltungen enthält, kompensieren die Nachteile des Herunterskalierens der analogen Schaltungen des IC in gewissem Umfang die Vorteile des Herunterskalierens der digitalen Schaltungen des IC. Eine Vorgehensweise, um das Funktionsvermögen der Analogschaltung aufrecht zu erhalten, wenn digitale Schaltungen herunterskaliert werden, besteht im Realisieren der analogen und digitalen Schaltungen in gesonderten ICs, so dass die Analogschaltungen nicht mit den digitalen Schaltungen herunterskaliert werden müssen. Jedoch erhöht diese Lösung die Platinengröße, die Gehäusegröße, die Materialkosten und die Anzahl der Teile. Da die Vorteile des Herunterskalierens digitaler Schaltungen derart überwältigend sind und da die Vorteile des Integrierens sowohl digitaler als auch analoger Schaltungen im selben Chip zwingend sind, werden es Schaltungsdesigner angesichts weiterer erwarteter Verringerung der CMOS-Kanalbreiten als dauernde Herausforderung empfinden, das Funktionsvermögen analoger Schaltung aufrecht zu erhalten.

Die US 5 394 148 beschreibt einen Pipeline-Analog-Digital-Wandler mit einer ersten und einer zweiten Stufe, bei dem analoge Komponenten der zweiten Stufe über Einstellkreise mit unterschiedlichen Versorgungsspannungen betrieben werden.

Die US 5 748 131 beschreibt einen weiteren Analog-Digital-Wandler, der zwei in Reihe geschaltete Inverter sowie eine erste und eine zweite Quantisierungsstufe aufweist. Die Versorgungsspannung der beiden Inverter ist dabei höher als die Versorgungsspannung eines Inverters innerhalb der Quantisierungsschaltung.

Der Erfindung liegt die Aufgabe zugrunde, einen Pipeline-ADW zu schaffen, der besser als bisherige Pipeline-ADWs herunterskalliert werden kann.

Diese Aufgabe ist durch den Pipeline-ADW gemäß Patentanspruch 1 gelöst.

Der erfindungsgemäße ADW verfügt über eine Gruppe von N Stufen, die in Reihe geschaltet sind, um eine Pipeline zu bilden, wobei die erste Stufe der Pipeline das analoge Eingangssignal als Eingangssignal der Stufe empfängt und wobei jede der ersten N-1 Stufen der Pipeline ein analoges Restsignal erzeugt und dieses als Eingangssignal an die nächstfolgende Stufe der Pipeline liefert. Jede Stufe verfügt über einen Verstärker zum Verstärken des Eingangssignals der Stufe, um eine Abtastspannung zu erzeugen, und sie enthält eine Abtast/Halte-Schaltung zum Laden ihrer Abtastkapazität auf die Abtastspannung in Reaktion auf jede der aufeinander folgenden Taktsignalflanken. Jede Stufe verfügt auch über einen DAW niedriger Auflösung zum Erzeugen eines Ausgangsdatenwerts der digitalen Stufe, der einen Näherungswert der Abtastspannung repräsentiert, und eine Schaltung zum Verschieben des analogen Ausgangsrestsignals der Stufe auf eine Spannung proportional zur Differenz zwischen den Werten der Abtastspannung und dem Ausgangsdatenwert dieser Stufe. Schieberegister verzögern den Ausgangsdatenwert jeder Stufe um eine geeignete Anzahl von Taktzyklen, so dass die Ausgangsdatenwerte aller Stufen kombiniert werden können, um eine Abfolge digitaler Repräsentationen hoher Auflösung für aufeinanderfolgende Abtastwerte der analogen Eingangssignalspannung zu bilden.

Alle Pipelinestufen sind durch einen einzelnen integrierten Schaltkreis realisiert, jedoch arbeiten die Ladeverstärker innerhalb der ersten M Stufen mit einer höheren Versorgungsspannung als die Ladeverstärker innerhalb der letzten N-M Stufen, und sie verwenden Transistoren mit größeren minimalen Kanallängen, die mit einer größeren Versorgungsspannung arbeiten können. Zum Beispiel könnten die Verstärker in den ersten M Stufen unter Verwendung von CMOS-Transistoren der 0,35-μm-Technologie realisiert werden, die bei 3,3 V arbeiten können, während Verstärker der letzten N-M Stufen unter Verwendung von CMOS-Transistoren entweder der 0,13 μm- oder der 0,18 μm-Technologie realisiert werden könnten, die bei 1,2 bzw. 1,8 V arbeiten.

Die höheren Versorgungsspannungen der Ladeverstärker der ersten M Stufen ermöglichen es, dass sie die Abtastkapazität der Stufe über einen größeren Spannungsbereich laden. Die thermische Rauschleistung einer Stufe ist eine Funktion der Abtastkapazität der Stufe, und sie ist unabhängig von der Ladespannung, so dass durch Erhöhen des Bereichs der Ladespannung der Stufe die in der Abtastkapazität der Stufe erzeugte thermische Rauschleistung nicht reduziert wird. Jedoch verringert ein Erhöhen des Bereichs der Ladespannung die Effekte eines vorgegebenen Niveaus der thermischen Rauschleistung in den Ausgangsdaten dadurch, dass das thermische Rauschen einen kleineren Prozentsatz der Abtastspannung bildet. So erlaubt es ein Erhöhen der Versorgungsspannung in den ersten M Stufen, dass der erhöhte Abtastspannungsbereich die Auswirkungen des thermischen Rauschens auf die Ausgangsdaten dieser Stufen verringert.

Obwohl die ersten M Stufen Transistoren mit größeren minimalen Kanallängen verwenden müssen, um der erhöhten Versorgungsspannung zu genügen, sind der Gesamtwert der durch jede der ersten M Stufen belegten IC-Chipfläche und die Energie menge, die sie verbrauchen, kleiner als es erforderlich wäre, wenn die ersten M Stufen dieselben niedrigeren Versorgungsspannungen und Transistoren mit kleinerer Kanallänge wie die letzten N-M Stufen verwenden würden, da mehr Transistoren und größere Kondensatoren erforderlich wären, um dasselben Niveau an Rauschimmunität zu erzielen. Die Ladeverstärker in den letzten N-M Stufen der Pipeline können bei einer niedrigeren Versorgungsspannung arbeiten, da er bevorzugt ist, da die thermische Rauschleistung in diesen Stufen eine geringere Auswirkung auf die Digitalisiergenauigkeit hat, in Anbetracht einer Minimierung der Größe der Stufe und ihres Energieverbrauchs Transistoren mit kleinerer Kanallänge zu verwenden, die bei einer niedrigeren Versorgungsspannung arbeiten.

Während ein CMOS-IC, der einen erfindungsgemäßen Pipeline-ADW implementiert, zwei verschiedene Versorgungsspannungen und zwei verschiedene Größen der CMOS-Transistortechnologie benötigt, erlauben dies aktuell viele CMOS-Herstellprozesse. Zum Beispiel erlauben es IC-Herstellprozesse zum Implementieren von ICs entweder gemäß der 0,13-μm- oder der 0,18 μm-CMOS-Technologie, dass dieselben ICs in ihren I/O-Schaltungen auch CMOS-Transistoren gemäß der 0,35 μm-Technologie enthalten, die bei höheren Versorgungsspannungen arbeiten, damit die ICs über ihre höheren Spannungssignale mit externen Schaltungen kommunizieren können. Demgemäß kann, da viele ICs bereits zwei CMOS-Technologien enthalten und zwei verschiedene Versorgungsspannungen benötigen, die Erfindung realisiert werden, ohne dass irgendwelche Änderungen an aktuell verfügbaren IC-Herstellprozessen erforderlich wären, und ohne dass die Anzahl verschiedener Versorgungsspannungen zu erhöhen wäre, die derartige ICs bereits benötigen.

Der Wert von M, d. h. die Anzahl der Stufen unter Verwendung größerer Transistoren und einer höheren Versorgungsspannung, hängt von der Designwahl ab, und er wird geeigneterweise so gewählt, dass die gewichtete Kombination aus dem Gesamtenergieverbrauch und der Schaltungsfläche, wie erforderlich, um für einen gewünschten Immunitätsgrad hinsichtlich des thermischen Rauschens zu sorgen, minimiert wird.

Die Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.
1 zeigt einen Pipeline-ADW gemäß dem Stand der Technik in Blockdiagrammform;
2 zeigt eine einzelne Stufe des bekannten ADW der 1 als detaillierteres Blockdiagramm;
3 zeigt die letzte Stufe des bekannten ADW der 1 als detaillierteres Blockdiagramm;
4 ist eine vereinfachte Draufsicht eines "verjüngten" Pipeline-ADW gemäß dem Stand der Technik;
5 zeigt eine Ausführungsform eines erfindungsgemäßen Pipeline-ADW in Blockdiagrammform;
6 zeigt eine Einzelstufe des erfindungsgemäßen ADW der 5 als detaillierteres Blockdiagramm; und
7 zeigt die letzte Stufe des erfindungsgemäßen ADW der 5 als detaillierteres Blockdiagramm.
Die in der 5 dargestellte Ausführungsform eines erfindungsgemäßen ADW 20 verfügt über eine Abfolge von N ADW-Stufen 22(1)–22(N) und eine Gruppe von N-1 Schieberegistern 24(1)–24(N-1) zum Wandeln eines analogen Differenz-Eingangssignals A(1) in eine Folge digitaler Ausgangswörter AUSGABE, die die Spannung des Differenzsignals A(1) bei aufeinanderfolgenden Vorder- oder Rückflanken eines von einer Taktsignalquelle 23 erzeugten Taktsignals (CLOCK) repräsentieren. Die Stufen 22(1)–22(N) bilden eine Pipeline, bei der das zu digitalisierende analoge Eingangssignal A(1) das Eingangssignal der ersten Stufe 22(1) bildet und jede i-Stufe 22(i) außer der letzten Stufe 22(N) das analoge Eingangssignal A(i) verarbeitet, um ein analoges Restsignal A(i+1) zu erzeugen, das als Eingangssignal an die nächste Stufe geliefert wird.
Jede Stufe 22(i) verstärkt ihr digitales Eingangssignal A(i), um eine Abtastspannung A'(i) zum Laden der internen Abtastkapazität bei jeder Flanke des Taktsignals zu erzeugen. Jede Stufe 22(i) erzeugt auch ein B-Bit-Datenwort xi(n), das den Wert der Abtastspannung mit B-Bit-Auflösung annähert, wobei B eine beliebige ganze Zahl, B > 0, ist. Jede i-te Stufe 22(i) außer der letzten Stufe 22(N) liefert ein Differenz-Ausgangsrestsignal A(i+1) als Eingangssignal an die folgende Stufe 22(i+1), wobei der Wert der folgende ist: A(i+1) = A'(i) – (VMAX/2B)(xi (n) – 2B-1 + 1/2)wobei VMAX die maximale Spitze-Spitze-Amplitude der Abtastspannung A'(i) ist. Schaltungen innerhalb jeder i-ten Stufe stellen den Wert ihrer Ausgangsrestspannung A(i+1) so ein, dass die Differenz zwischen dem Wert A'(i) und dem durch das Datenwort x_i ⁽ⁿ⁾ repräsentierten analogen Spannungspegel repräsentiert ist.
Die Schieberegister 24(1)–24(N-1) verzögern die digitalen Ausgangsdaten der Stufen 22(1)–22(N-1) dadurch sukzessive, dass sie die Verzögerungen fortschreitend so verkürzen, dass sie gleichzeitig einen Satz von Ausgangsdaten x₁ ^(n-N+1) – x_N ⁽ⁿ⁾ erzeugen, der kombiniert wird, um bei aufeinanderfol genden Flanken des Taktsignals ein binäres N·B-Bit-Ausgangswort zu erzeugen, das den Wert des Signals A(1) (und daher VIN) um N Taktsignale früher repräsentiert: AUSGABE = {xN (n),xN-1 (n-1), ..., x2 (n-N+2), x1 (n-N+1)}
Die 6 veranschaulicht detaillierter die Stufe 22(1) des Pipeline-ADW der 5; die Stufen 22(2)–22(M) sind ähnlich. Ein mit VDD1 versorgter Verstärker verstärkt A(1) um einen Faktor 2^B, um eine Abtastspannung A'(1) zu erzeugen. Eine Abtast/Halte(S/H)-Schaltung 26 tastet das analoge Eingangssignal A(1) bei jeder n-ten Vorder- oder Rückflanke des Taktsignals ab, um eine Abtastspannung A'(1) zu erzeugen, die an einen Summationsverstärker 32 geliefert wird. Ein B-Bit-ADC 28 digitalisiert die Abtastspannung A'(1) bei jeder Flanke des Taktsignals, um einen B-Bit-Ausgangsdatenwert x₁ ⁽ⁿ⁾ niedriger Auflösung zu erzeugen, der den Wert der Abtastspannung A'(1) repräsentiert. Ein B-Bit-DAC 30 wandelt den Wert x₁(n) in eine Offsetspannung V_OFF = (VMAX/2^B)(x₁ ⁽ⁿ⁾ – 2^B-1 + 1/2), die an einen invertierenden Eingang des Summationsverstärker 32 geliefert wird. Der Summationsverstärker 32 versetzt A'(1) um V_OFF, um das Ausgangsrestsignal A(2) der Differenzstufe zu erzeugen.
Die Stufen 22(M+1) bis 22(N-1) weisen eine ähnliche Topologie wie der Verstärker 12(1) der 12 auf, jedoch werden gemäß der Erfindung ihre Eingangsverstärker 25 mit einer niedrigeren Versorgungsspannung VDD2 betrieben. Die Verstärkung der Eingangsverstärker 20 der Stufen 22(M+2) bis 22(N-1) beträgt ebenfalls 2^B, jedoch ist die Verstärkung des Eingangsverstärkers 20 der Stufe 22(M+1) etwas niedriger als 2^B, um für eine Kompensation der Differenz zwischen den Versorgungsspannungen VDD1 und VDD2 zu sorgen, die an die zwei Gruppen von Stufen geliefert werden.
Die 7 zeigt ein Beispiel für die Endstufe 22(N) der 5, mit einem mit VDD2 versorgten Verstärker 25 und einem B-Bit-ADC 28 zum Digitalisieren von A'(N), um einen Ausgangsdatenwert x_N ⁽ⁿ⁾ der Stufe zu erzeugen.
Die herkömmliche S/H-Schaltung 26 der 6 verfügt über einen Abtastschalter 36 und einen Kondensator 38. Der Schalter 36 verbindet den Ausgang des Verstärkers 25 A'(1) bei jeder Vorder oder Rück-)flanke des Taktsignals mit dem Abtastkondensator 38, damit der Verstärker 25 diesen auf die aktuelle Abtastspannung A'(1) laden kann. Der Kondensator 38 hält die abgetastete Spannung für den Rest des Taktsignalzyklus, wobei diese Zeit dazu ausreicht, dass das durch den Summationsverstärker 33 erzeugte Restsignal A(2) auf seinen Stationärzustandspegel einschwingen kann. Obwohl die Abtastspannung A'(1) bis zum nächsten Abtastvorgang nominell auf der Spannung des abgetasteten Signals A(1) verbleibt, sorgt thermisches Rauschen dafür, dass A'(1) zeitlich etwas variiert. Die thermische Rauschleistung in A'(1) ist proportional zu kT/C, wobei k die Boltzmann-Konstante (1,38 × 10^–23) ist, T die Absoluttemperatur in Kelvin ist und die C die Kapazität des Abtastkondensators 38 ist. Es ist zu beachten, dass die thermische Rauschleistung unabhängig von der Spannung ist, mit der der Abtastkondensator 38 geladen wird.
Thermisches Rauschen im Abtastkondensator 38 in jeder i-ten Pipelinestufe 22(i) kann zu einem Fehler der durch den Kondensator gespeicherten Abtastspannung A'(1) führen, der zeitlich variiert, und dieser Fehler kann sich im durch die nächste Stufe 22(2) erzeugten Datenwert x₂(n) widerspiegeln. Da der Ausgangsdatenwert x₂(n) der Stufe 22(2) signifikantere Bits der Ausgangsdaten des ADW als der von der Stufe 22(3) erzeugte Ausgangsdatenwert x₃(n) bildet, hat ein Fehler in x₂(n) durch thermisches Rauschen in der Kapazität der Stufe 22(1) eine größere Auswirkung (um den Faktor 2^B) auf den Wert des ADW-Ausgangsworts AUSGABE als ein ähnlicher Fehler in x₃(n) durch thermisches Rauschen in der Abtastkapazität der Stufe 22(2). Im Allgemeinen ist der Einfluss eines Fehlers im Ausgangsdatenwert x_i(n) der i-ten Stufe auf das Ausgangswort AUSGABE eine abnehmende Funktion des Werts i. So ist es, um die Effekte thermischen Rauschens auf den durch den ADW 20 erzeugten Ausgangswert zu begrenzen, wichtiger, Fehler durch thermisches Rauschen in den ersten wenigen (M) Stufen der Pipeline als in den letzten N-M Stufen zu begrenzen.
Wie oben erörtert, ist es dem Fachmann bekannt, die thermische Rauschleistung in einer Stufe eines Pipeline-ADW dadurch zu senken, dass der Wert der Abtastkapazität erhöht wird. Um eine Verringerung der Maximalfrequenz zu vermeiden, mit der eine Stufe arbeiten kann, wenn ihre Abtastkapazität zunimmt, ist es dem Fachmann auch bekannt, die Anzahl und/oder die Kanalbreiten von Ausgangstransistoren im Eingangsverstärker der Stufe zu erhöhen, so dass der Verstärker einen größeren Ladestrom liefern kann, um die große Abtastkapazität in dieser Stufe schnell zu laden. Wie es ebenfalls erörtert ist, werden bei bekannten "verjüngten" Pipeline-ADWs die Abtastkapazität und die Anzahl oder die Kanalbreiten von Transistoren in den Ladeverstärkern jeder Stufe fortschreitend mit jeder folgenden Stufe verringert, da thermisches Rauschen mit jeder nächsten Stufe eine fortschreitend kleinere Auswirkung auf das Ausgangswort des ADW hat. Es ist nützlich, die Abtastkapazität und die Anzahl oder die Kanalbreiten von Verstärkertransistoren in den hinteren Stufen so klein wie möglich zu halten, um Chipfläche einzusparen und die Energieumsetzung in diesen Stufen zu beschränken.
Ein erfindungsgemäßer Pipeline-ADW kann ebenfalls die in jeder folgenden Pipelinestufe verwendete Abtastkapazität des Abtastkondensators 38 verringern, und sie kann ebenfalls verschiedene Anzahlen von Transistoren oder verschiedene Kanalbreiten für Transistoren in den Ausgangsverstärkern jeder Stufe verwenden, um den Wert der thermischen Rauschleistung in jeder Stufe geeignet zu kontrollieren. Jedoch werden gemäß einer Erscheinungsform der Erfindung zum Verringern der Auswirkungen eines vorgegebenen Werts der Rauschleistung in den ersten M Stufen eines ADW die Ladeverstärker in diesen ersten M Stufen mit größeren Versorgungsspannungen als die in den letzten N-M Stufen versehen, so dass ihre Ladespannungen einen größeren Bereich aufweisen.
Die thermische Rauschleistung einer Stufe ist eine Funktion der Abtastkapazität der Stufe, und sie hängt von der Spannung ab, mit der sie geladen wird, so dass durch Erhöhen des Bereichs der Ladespannung einer Stufe die thermische Rauschleistung nicht verringert wird, wie sie in der Abtastkapazität der Stufe erzeugt wird. Jedoch verringert ein Erhöhen des Bereichs der Ladespannung in jeder Stufe die Auswirkungen eines vorgegebenen Werts der thermischen Rauschleistung auf den Ausgangsdatenwert der nächsten Stufe, wenn das thermische Rauschen einen kleineren Prozentsatz des Restsignals bildet, das als Eingangssignal an die nächste Stufe geliefert wird.
Die maximale Source-Drain-Spannung, für die ein Transistor bemessen ist, ist eine Funktion seiner Kanallänge, und da die ersten M Stufen mit erhöhten Versorgungsspannungen arbeiten, verwenden sie Transistoren mit größeren minimalen Kanallängen als denen von Transistoren in den letzten N-M Stufen. Jedoch sind der Gesamtwert der durch die ersten M Stufen belegten IC-Chipfläche und die in ihnen umgesetzte Energie kleiner als es erforderlich wäre, wenn die ersten M Stufen dieselben niedrigen Versorgungsspannungen und Transistoren mit kleinerer Kanallänge als in den letzten N-M Stufen verwenden würden, da in diesen Stufen mehr Transistoren und größere Kondensatoren erforderlich wären, um einen ähnlichen Dynamikbereich zu erzielen. Die Ladeverstärker in den letzten N-M Stufen arbeiten bei einer niedrigeren Versorgungsspannung, da die thermische Rauschleistung dieser Stufen eine kleinere Auswirkung auf den Digitalisierungsfehler hat, so dass es bevorzugt ist, Transistoren mit kleinerer Kanallänge zu verwenden, die bei niedrigerer Versorgungsspannung arbeiten, um die Schaltungsfläche der Stufe und den Energieverbrauch zu minimieren.
Zum Beispiel können mit CMOS-Transistoren der 0,35-μm-Technologie (d. h. mit Transistoren mit Kanallängen von minimal 0,35 μm) die Eingangsverstärker der ersten M Stufen bilden, während CMOS-Transistoren der 18-μm-Technologie die Eingangsverstärker der letzten N-M Stufen bilden können. Wie es in der 5 dargestellt ist, werden die Stufen 22(1) bis 22(M) durch eine Versorgungsspannung VDD1 betrieben, die geeigneterweise 3,3 Volt beträgt, wenn in diesen Stufen Transistoren gemäß der 0,35-μm-Technologie verwendet werden. Die Stufen 22(M+1) bis 22(N) werden durch eine andere Versorgungsspannung VDD2 betrieben, die geeigneterweise 1,8 Volt beträgt, wenn in diesen Stufen Transistoren gemäß der 0,18-μm-Technologie verwendet werden. Die Verstärkung des Eingangsverstärkers 25 der Stufe M+1 wird geeigneterweise auf einen Wert eingestellt, der kleiner als die Verstärkung 2^B der Eingangsverstärker der anderen Stufen ist, wodurch die Änderung der Versorgungsspannung zwischen den Stufen 22(M) und 22(M+1) bedingt ist.
Während ein CMOS-IC zum Realisieren eines Pipeline-ADW gemäß der Erfindung zwei verschiedene Versorgungsspannungen und zwei verschiedene Technologien für die Größen der CMOS-Transistoren benötigt, erlauben dies aktuell viele CMOS-Herstellprozesse. Zum Beispiel erlauben es IC-Herstellprozesse zum Realisieren von CMOS-Transistor-ICs entweder gemäß der 0,13- oder der 0,18-μm-Technologie, typischerweise, dass dieselben ICs z. B. in ihren I/O-Schaltungen auch CMOS-Transistoren gemäß der 0,35-μm-Technologie enthalten. I/O-Schaltungen können eine höhere Versorgungsspannung als andere Schaltungen innerhalb eines IC benötigen, so dass sie durch höhere Spannungssignale mit externen Schaltungen kommunizieren können. Da viele ICs bereits zwei CMOS-Technologien beinhalten und zwei Versorgungsspannungen benötigen, kann die Erfindung realisiert werden, ohne dass an den aktuell verfügbaren IC-Herstellprozessen wesentliche Modifizierungen erforderlich wären, und ohne dass die Anzahl verschiedener Versorgungsspannungen zu erhöhen wäre, die derartige ICs bereits benötigen.
Der Fachmann erkennt, dass neben der beschriebenen Ausführungsform viele alternative Ausführungsformen der Erfindung möglich sind. Zum Beispiel sind die Gesamtzahl N der Pipelinestufen und die Anzahl M derjenigen Pipelinestufen, die Transistoren mit größeren Abmessungen verwenden, Gegenstand der Designwahl. Während beim oben beschriebenen Pipeline-ADW CMOS-Transistoren mit Kanalbreiten von 0,35 μm und 0,13 oder 0,18 μm und mit Versorgungsspannungen von 3,3 und 1,2 oder 1,8 Volt verwendet werden, kann die Erfindung z. B. mit anderen Transistoren als CMOS-Transistoren oder mit Transistoren mit anderen Kombinationen von Kanalbreiten und Versorgungsspannungen realisiert werden. Auch veranschaulichen zwar die 6 und 7 bevorzugte Ausführungsformen von Architekturen der Pipelinestufe, jedoch sind in der Technik viele Variationen derartiger Architekturen bekannt, und der Fachmann erkennt, dass die Erfindung auch in Verbindung mit derartigen anderen Architekturen angewandt werden kann.

Claims

Pipeline-ADW zum Wandeln eines analogen Signals in eine Abfolge digitaler Wörter, die aufeinander folgende Werte des analogen Signals repräsentieren, mit einer Folge von Stufen, wobei: – eine erste Stufe (22(1)) der Folge das analoge Signal (A(1)) als Eingangssignal empfängt; – jede Stufe (22(i)) der Folge, die auf die erste Stufe (22(1)) folgt, als Eingangssignal ein analoges Restsignal (A(i)) erhält, das durch die vorige Stufe (22(i-1)) der Folge erzeugt wurde; – für jedes digitale Wort (x(i)) der Folge jede Stufe (22(i)) der Folge eine Abtastspannung (A'(i)) proportional zur Spannung ihres Eingangssignals erzeugt, sie einen Ausgangsdatenwert (x_i(n)) liefert, der ungefähr den Wert der erzeugten Abtastspannung (A'(i)) repräsentiert, und sie als Eingangssignal an die nächstfolgende Stufe (22(i+1)) der Folge, falls eine solche vorliegt, ein analoges Restsignal (A(i+1)) mit einem Wert proportional zur Differenz zwischen dem Wert der erzeugten Abtastspannung (A'(i)) und dem durch ihren Ausgangsdatenwert repräsentierten angenäherten Wert liefert; und – eine Stufe (22(i)) der Folge mit einem ersten Versorgungssignal betrieben wird und die nächstfolgende Stufe (22(i+1)) der Folge mit einem zweiten Versorgungssignal einer Spannung (V_DD2) betrieben wird, die wesentlich von der Spannung (V_DD1) des ersten Versorgungssignals verschieden ist.
Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet, dass alle Stufen (22(i)) der Folge innerhalb desselben integrierten Schaltkreises realisiert sind.
Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet, dass die Spannung (V_DD2) des zweiten Versorgungssignals wesentlich niedriger als die Spannung (V_DD1) des ersten Versorgungssignals ist.
Pipeline-ADW nach Anspruch 3, dadurch gekennzeichnet, dass die Stufen (22(i)) Transistoren mit Kanälen aufweisen, wobei die Kanäle von Transistoren der einen Stufe wesentlich länger als die Kanäle der Transistoren der nächstfolgenden Stufe der Folge sind.
Pipeline-ADW nach Anspruch 4, dadurch gekennzeichnet, dass die Transistoren der Stufen (22(i)) CMOS(Complementary Metal Oxide Semiconductor)-Transistoren sind.
Pipeline-ADW nach Anspruch 3, dadurch gekennzeichnet, dass – die eine Stufe (22(i)) einen ersten Verstärker (25) mit Transistoren enthält, der durch das erste Versorgungssignal betrieben wird, um das Eingangssignal der einen Stufe (22(i)) zu verstärken, um die zugehörige Abtastspannung (A'(i)) zu erzeugen; und – die nächstfolgende Stufe (22(i+1)) der Pipeline einen zweiten Verstärker (25) mit Transistoren aufweist, der durch das zweite Versorgungssignal betrieben wird, um das Eingangssignal der zweiten Stufe (22(i+1)) zu verstärken, um die zugehörige Abtastspannung (A'(i+1)) zu erzeugen.
Pipeline-ADW nach Anspruch 6, dadurch gekennzeichnet, dass die Kanäle der Transistoren des ersten Verstärkers (25) wesentlich länger als die Kanäle der Transistoren des zweiten Verstärkers (25) sind.
Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet, dass – jede Stufe der Folge einen Verstärker (25) mit Transistoren zum Verstärken des Eingangssignals dieser Stufe (22(1)) aufweist, um die Abtastspannung (A'(i)) dieser Stufe zu erzeugen; und – wobei ein in mindestens einer der Stufen (22(i)) enthaltener Verstärker (25) mehr Transistoren als ein Verstärker (25) enthält, der in einer nächstfolgenden Stufe (22(i+1)) der Folge enthalten ist.
Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet, dass – jede Stufe (22(i)) der Folge einen Verstärker (25) mit Transistoren zum Verstärken des Eingangssignals dieser Stufe (22(i)) aufweist, um die Abtastspannung (A'(i)) dieser Stufe zu erzeugen; und – ein in mindestens einer der Stufen (22(i)) enthaltener Verstärker (25) Transistoren mit Kanalbreiten enthält, die größer als die von Transistoren eines Verstärkers (25) in einer nächstfolgenden Stufe (22(i+1)) der Folge sind.
Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet, dass – jede Stufe (22(i)) der Folge vor der letzten Stufe (22(N)) eine Abtastkapazität (38) zum Speichern der Abtastspannung (A'(1)) dieser Stufe (22(i)) enthält; und – die in der mindestens einen der Stufen (22(i)) der Folge enthaltene Abtastkapazität (38) wesentlich größer als die einer folgenden Stufe (22(i)) der Folge ist.
Pipeline-ADW nach Anspruch 4, dadurch gekennzeichnet, dass – die eine Stufe (22(i)) einen ersten Verstärker (25) mit Transistoren enthält, der durch eine erste Versorgungsspannung (V_DD1) betrieben wird, um das Eingangssignal der einen Stufe (22(i)) zu verstärken, um die Abtastspannung (A'(i)) der einen Stufe (22(i)) zu erzeugen; – die nächstfolgende Stufe (22(i+1)) einen zweiten Verstärker (25) mit Transistoren enthält, der durch eine zweite Versorgungsspannung (V_DD2) betrieben wird, um das Eingangssignal der zweiten Stufe (22(i+1)) zu verstärken, um die Abtastspannung (A'(i+1)) der nächstfolgenden Stufe (22(i+1)) zu erzeugen; und – Kanäle der Transistoren des ersten Verstärkers (25) wesentlich länger als Kanäle der Transistoren des zweiten Verstärkers (25) sind.
Pipeline-ADW nach Anspruch 11, dadurch gekennzeichnet, dass – jede Stufe (22(i)) der Folge, die ein Restsignal (A(1+1)) erzeugt, eine Abtastkapazität (38) zum Speichern der Abtastspannung (A'(i)) dieser Stufe (22(i)) enthält; und – die in mindestens einer der Stufen (22(i)) der Folge enthaltene Abtastkapazität (38) wesentlich größer als die Abtastkapazität (38) ist, die in einer nächsten Stufe (22(i)) der Folge enthalten ist.
Pipeline-ADW nach Anspruch 12, dadurch gekennzeichnet, dass alle Stufen (22(i)) der Folge im selben integrierten Schaltkreis realisiert sind.
Pipeline-ADW nach einem der vorstehenden Patentansprüche, dadurch gekennzeichnet, dass jede Stufe (22(i)) folgendes aufweist: – einen Verstärker (25) zum Verstärken seines Eingangssignals, um ein verstärktes Eingangssignal zu erzeugen; – eine Abtast/Halte-Schaltung (26), die für jedes digitale Wort der Folge eine entsprechende Abtast Spannung proportional zum Wert des verstärkten Eingangssignals speichert; – eine ADW-Schaltung (28), die für jedes digitale Wort der Folge einen Ausgangsdatenwert liefert, der einen Teil des digitalen Worts bildet und einen ungefähren Wert für die diesem Wort entsprechende Abtastspannung repräsentiert; und – eine Restschaltung (30, 32) zum Liefern eines Ausgangsrestsignals, dass die Differenz zwischen dem Wert jeder durch die Abtast/Halte-Schaltung (26) und dem durch den Ausgangsdatenwert der ADW Schaltung (28) repräsentierenden ungefähren Wert repräsentiert; wobei der Verstärker (25) mindestens einer Stufe (22(i)) der Folge bei einer ersten Versorgungsspannung arbeitet und der Verstärker (25) mindestens einer nachfolgenden Stufe (22(i+j)) der Folge bei einer zweiten Versorgungsspannung arbeitet, die wesentlich niedriger als die erste Versorgungsspannung ist.