DE60314152T2

DE60314152T2 - Verfahren zur seriellen, asynchronen analog-digital wandlung mit dynamisch eingestellter bandbreite

Info

Publication number: DE60314152T2
Application number: DE60314152T
Authority: DE
Inventors: Carlos J.R.P. San Jose Augusto; Pedro N.C. Cerritos Diniz
Original assignee: Quantum Semiconductor LLC
Current assignee: Quantum Semiconductor LLC
Priority date: 2002-07-31
Filing date: 2003-07-31
Publication date: 2008-02-07
Anticipated expiration: 2023-08-01
Also published as: DE60314152D1; EP1530823A1; EP1530823B1; AU2003255371A1; US20060049972A1; JP2005535193A; JP4109252B2; WO2004013971A1; ATE363767T1; US7068206B2

Description

TECHNISCHES GEBIET
Diese Erfindung betrifft Verfahren zum Umwandeln analoger elektrischer Signale in einen Strom von binären Daten, die im Wesentlichen mit der Technik integrierter Schaltkreise ausgeführt werden und insbesondere mit der Technik von Silizium basierten komplementären Metall-Oxid-Halbleitern (CMOS).
Das grundsätzliche Problem eines Analog-Digital-Wandlers (ADC) besteht darin, für eine bestimmte Eingangsspannung "Vin" einen entsprechenden digitalen binären Wert "Bin" zu ermitteln. Beispielsweise kann eine Eingangsspannung von einem Volt binär als 00001000 verschlüsselt sein und der Wert von 1,25 Volt kann als der binäre Wert 00001010 verschlüsselt sein. Der Vorgang des Zuordnens binärer Werte zu bestimmten Spannungswerten und Spannungsbereichen wird als Quantisierung bezeichnet.
Die herkömmliche Charakterisierung von ADCs beruht im Wesentlichen auf wenigen wichtigen Werten, nämlich:

a) die Umwandlungsrate: dieses Maß gibt mit den Abtastungen pro Sekunde (sps) an, wie schnell eine einzelne Umwandlung ausgeführt werden kann;
b) die Auflösung: dieses Maß gibt an, wie viele Bits verwendet werden, um digital den Wert einer Eingangsspannung anzugeben. Sie ist definiert als die Anzahlt der Bits oder die Bittiefe;
c) der dynamische Bereich: dieses Maß gibt den Bereich der Werte der Eingangsspannung an, die von der Auflösung des ADCs erfasst werden können. Es ist eng verbunden mit den maximal und minimal zulässigen Höhen der Eingangsspannungen und der Anzahl der Bits.

Zur Realisierung eines ADCs gibt es drei grundlegende Methoden, die im Folgenden kurz beschrieben werden. Es gibt mehrere Modelle zur Umwandlung analoger Signale in eine digitale Binärdarstellung. Ein herkömmlicher ADC verwendet einen Abtast- und Haltekreis (S&H), um einen momentanen Wert den Eingangssignals zu bestimmen. Der ermittelte Wert ist die Eingangsspannung, die umgewandelt werden soll. Der Zeitintervall bis der nächste Wert bestimmt wird definiert die Umwandlungsrate. Der S&H-Schaltkreis besteht üblicherweise aus einer Kapazität und einem Schaltkreis mit dem das elektrische Signal konstant gehalten wird, welches durch den ADC-Schaltkreis digitalisiert werden soll.
ADC-Umwandlungsverfahren können in drei Gruppen eingeteilt werden, nämlich die direkten Verfahren, Rückkopplungsverfahren und integrierte Verfahren. Diese Verfahren haben unterschiedliche Energieverbräuche, Genauigkeiten und Abtastgeschwindigkeiten.
Bei den direkten Verfahren verwendet der ADC-Schaltkreis unmittelbar das Eingangssignal und vergleicht es mit einem Satz bestimmter Referenz-Spannungswerte. Z.B. in einer parallelen und Flash-ADC-Umsetzung mit einer Quantisierung von N-Bits wird die Eingangsspannung mit einem Satz von 2^N – 1 Komparatoren verglichen. Der Ausgang jedes Komparators bildet unmittelbar einen digitalen Wert für das Eingangssignal für eine bestimmte Bit-Position. Dies ist ein sehr schnelles Verfahren mit allerdings schnell anwachsenden unerschwinglichen Kosten für eine größere Anzahl an Umwandlungsbits als für N-Bits. Die Schaltung muss ein elektronisches Netzwerk mit 2^N Widerständen und 2ⁿ – 1 Komparatoren aufweisen. Das Verfahren ist also sehr anfällig für Probleme durch Rauschen.
Auch in diese Gruppe fallen die Teilbereichs-ADCs, die manchmal auch als hintereinandergeschaltete ADC-Architektur bezeichnet werden. In der Teilbereichsanordnung sind N Umwandlungs-ADCs mit B Bitauflösung kaskadenartig zusammengeschaltet, um N × B Bitauflösung zu erhalten. Die Grundidee liegt darin, dass jeder der ADCs nacheinander die Umwandlung verfeinert. Der erste ADC wandelt die Anzahl B der wesentlichsten Bits um, der nächste ADC die nächste Anzahl B Bits usw.. Zu jedem Zeitpunkt werden von dem Eingangssignal die analogen Werte abgezogen, die zu den Bits der momentanen Stufe der Kaskade gehören, so dass der nächste Satz an B Bits umgewandelt werden kann. Dieses Vorgehen erfordert die gleiche Anzahl von ADCs und Digital-Analog-Wandlern zusammen mit Schaltkreisen zum Abziehen analoger Signale. Ein möglicher Nachteil ist die Notwendigkeit der analogen Subtraktion, die für Rauschstörungen anfällig ist. Obwohl ein recht hoher Durchsatz erreicht werden kann, ist die Dauer der Umwandlung, d.h. die für eine Signalumwandlung benötigte Zeitspanne, relativ klein.
Bei den Rückkopplungsverfahren wird die binäre Darstellung des Signals indirekt durch den Vergleich eines sich ändernden Referenzsignals mit dem Eingangssignal erhalten. Wenn die beiden Signale übereinstimmen, wird die Umwandlung beendet und die entsprechende binäre Darstellung des sich ändernden Referenzsignals wird ausgegeben. Beispiele für diese Gruppe von Umwandlungsarten sind das Ein-Rampen- und das Zwei-Rampen–Verfahren.
Ein entgegengesetzter Ansatz ist das Nachführen oder die "schrittweise Näherungs-Umwandlung". Bei diesem Verfahren wird nicht unmittelbar eine vollständig binäre Darstellung des Eingangssignals erhalten, sondern in aufeinanderfolgenden Schritten wird der vollständige binäre Wert ermittelt. Ein Register wird mit einem Digital-Analog-Wandler (DAC) verbunden, der seinerseits mit einem Komparator verbunden ist, der das Ausgangssignal des DACs bezüglich des Eingangssignals prüft. Zuerst werden mit dem Verfahren die Bits höherer Ordnung ermittelt und nachfolgend die Bits niedrigerer Ordnung bis der vollständige binäre Wert bestimmt ist. Die Umwandlung erfolgt durch das aufeinanderfolgende Setzen des wichtigsten offenen, noch ungetesteten Bits des Registers. Ein bestimmtes Bit des Registers wird auf Null gesetzt, wenn das Ausgangssignal des DACs für diesen Vorgang das Eingangssignal übersteigt. Dies wird vom Komparator-Ausgang bestimmt. Falls dies nicht zutrifft wird das Bit des Registers auf Null gesetzt und die Umwandlung schreitet zum nächsten Bit des Registers fort.
Es gibt es eine Vielzahl an Ausführungsformen der "aufeinanderfolgenden Annäherung". Einige arbeiten mit dem Vergleich von Spannungen, entweder der Eingangsspannung oder einer Referenzspannung, die durch den DAC erzeugt wird. Die Vergleiche erfolgen mittels einer binären Suchstrategie bis alle Bits gefunden sind. Ein anderes häufig verwendetes Verfahren, häufig als Delta-Sigma-Verfahren bezeichnet, verwendet einen digitalen Aufwärts/Abwärts-Zähler, bei dem der Wert des Zählers entweder erhöht oder erniedrigt wird, je nach dem Spannungsunterschied zwischen dem Eingangssignal und dem Analogsignal des Werts eines digitalen Zählers eines Hilfs-DAC. Im Allgemeinen tauscht dieses Verfahren des Nachführens des Eingangssignals die Nachführgeschwindigkeit für eine Genauigkeit der Umwandlung ein, da der Zähler mit sich sehr schnell ändernden Signalen nicht Schritt halten kann.
Ein anderes Verfahren ist das Verfahren "Spannung-Zu-Zeit" oder "Spannung-Zu-Frequenz". Bei diesen Verfahren wird der digitale Binärwert, der dem analogen Eingangssignal entspricht, durch den Wert eines digitalen Zählers bestimmt. Bei der Spannungs-Zu-Zeit-Umwandlung kann der Zähler von Null über die Zeit aufwärts zählen solange der analoge Wert, d.h. das Ergebnis der Digital-Zu-Analog-Umwandlung des Zählerwerts die analoge Eingangsspannung übersteigt. In der Volt-Zu-Frequenz-Umwandlung werden dem Zähler eine Abfolge digitaler Impulse zugeführt, deren Anzahl pro Zeiteinheit, das bedeutet Frequenz, proportional zum Wert der Eingangsspannung ist. Die Anzahl der Impulse, die innerhalb eines bestimmten Zeitintervalls erzeugt werden, legt den digitalen Binärwert fest, der der analogen Eingangsspannung entspricht. Für dieses Zähler-Umwandlungs-Verfahren wird nur ein einzelner analoger Komparator benötigt. An einem Eingang des Zählers liegt die Eingangsspannung an. An dem anderen Eingang wird ein analoges Signal angelegt, das von einem DAC erzeugt wird, der seinerseits mit einem digitalen Binärzähler verbunden ist. Der Zähler arbeitet solange, bis das Ausgangssignal des DACs dem Eingangssignal entspricht oder dieses übersteigt. Sobald dies geschieht, wird der Ausgang des Komparators aktiv, um derart den Binärzähler und damit die Umwandlung anzuhalten. Bei all den vorstehend beschriebenen Verfahren ist dies das langsamste, aber das präziseste, so dass es bevorzugt ist, wenn bloße Geschwindigkeit keine Notwendigkeit ist.
Bei den Integrationsverfahren wird die Quantisierung durch die Umwandlung der Amplitude des Eingangssignals in einen Zeitintervall ausgeführt, der nachfolgend gemessen wird. Das Ein-Rampen-Verfahren ist das einfachste Verfahren dieser Gruppe und umfasst das Laden einer Kapazität mit der Eingangsspannung und dem Einsatz eines Zählers, der angehalten wird, wenn die Spannung der Kapazität einen festgelegten Referenzwert erreicht. Die Zwei-Rampen-Umwandlung ist eine Abart dieses Verfahrens mit einer höheren Unempfindlichkeit gegenüber der Parameter, die für die Kapazität beeinflussend sind. Da diese Verfahren hochgradig linear ablaufen, sind sie gut geeignet, um ein Eingangsrauschen zu unterdrücken, sie sind aber relativ langsam. Eine andere Möglichkeit ist das Delta-Sigma-Verfahren erster Ordnung. Dabei wird ein Delta-Sigma-Modulator, ein digitaler Filter, und ein Dezimator verwendet und beruht auf spektralen Effekten des Übersprechens, um Verbesserungen des Signal-Rausch-Verhältnisses (SNR) der gesamten Umwandlung zu erhalten.
Verschiedene Verbesserungen der Verfahren sind bekannt. Z.B. wird bei derzeitigen aufeinanderfolgenden Wandlern entsprechend dem Stand der Technik eine Variante des aufeinanderfolgenden Annäherungsverfahrens eingesetzt. Somit kann mit jeder der vielen Umwandlungseinheiten nur ein Teil der Eingangsspannung umgewandelt werden anstatt der ganzen Amplitude. Somit wird der Durchsatz an Umwandlungen erhöht jedoch mit dem Nachteil, dass die Umwandlungsdauer verlängert wird. Beispielsweise bei Delta-Sigma-Verfahren können auch Mehrfachbits verwendet werden anstatt nur eines einzelnen erhöhenden/erniedrigenden Bits wie vorstehend beschrieben.
Bei bisherigen Anwendungen werden Flash-ADCs für Anwendungen eingesetzt, bei denen die bloße Geschwindigkeit wichtig ist, beispielsweise für die Erfassung kurzer Ausbrüche oder bei sich schnell ändernden Signalen, beispielsweise Hochfrequenzsignalen. Die Spannung-Zu-Frequenz-Verfahren werden eingesetzt, wenn Genauigkeit wichtiger ist als Geschwindigkeit.
Abhängig von der Anwendung sind einige Verfahren anderen vorzuziehen. Beispielsweise in Bildsensoren für die Digitalfotografie müsste entweder die Genauigkeit oder die Pixelanzahl verringert werden, falls die Analog-Digital-Wandlung nacheinander für alle Pixel im Bildsensor erfolgen würde. Zweidimensionale Pixelgitter sind sehr geeignet für eine hochgradige Parallelisierung, wobei jeder Spalte ihr eigener ADC zugeordnet sein kann. Ein weiterer Schritt der Parallelisierung besteht in einem pixelinternen ADC, vorausgesetzt, die Schaltkreisfläche des ADCs ist bezüglich der Gesamtfläche des Pixels angemessen. Bei diesen Anwendungen wurde bisher das Spannung-Zu-Frequenz-Verfahren bevorzugt, teilweise aufgrund der Genauigkeit und teilweise aufgrund ihrer geringen Transistorenzahl. Bei Bildsensoren sind die bekannten schnelleren Methoden der Analog-Digital-Wandlung ungeeignet, aufgrund ihrer hohen Umsetzungskosten aufgrund der Gesamtzahl der Transistoren.
Die herkömmlichen Vorgehensweisen beruhen auf der Tatsache, dass das Eingangssignal, eine Spannung, für eine kurze Zeitspanne konstant gehalten werden muss. Hierfür haben bekannte Konstruktionen einen Abtast- und Halteschaltkreis (S&H), der im Wesentlichen aus einer Kapazität besteht, die aufgeladen wird und die Eingangsspannung solange hält, bis diese Spannung in eine digitale Binärdarstellung umgewandelt ist. Bei dieser Ausgestaltung ist die Umwandlungsrate durch die Festverdrahtung praktisch festgelegt, wobei die Rate davon abhängig ist, wie lange der S&H-Schaltkreis den Wert der Eingangsspannung hält. Diese Haltedauer ist die Zeitspanne für die Umwandlung und definiert eine Zeitspanne für die Bearbeitung der Vorgänge in dem ADC. Derartige Anordnungen mit einer S&H-Kapazität sind in der GB-A-2,319,127 und der US-A-5,748,134 offenbart. Ein Nachteil dieser herkömmlichen Anordnungen besteht darin, dass Sättigungsprobleme auftreten und dass sie die Verwendung einer Taktuhr erfordern, um die Zeit zwischen dem Anfang und dem Ende des Entladungsvorgangs zu messen. Daher rühren unterschiedliche Arten von Begrenzungen der Auflösung des Quantisierungsverfahrens und dementsprechend der maximalen Bandbreite her.
Ein anderer grundlegender Gesichtspunkt bekannter Architekturen liegt darin, dass die Anzahl der Bits, die der Umwandlung zugeordnet sind, ebenfalls fest vorgegeben ist. Beispielsweise für einen parallelen oder Flash-ADC gibt die Anzahl der Stufen der Verarbeitung die Anzahl der Bits vor. Bei der aufeinanderfolgenden An näherung benötigt der DAC ebenfalls eine festgelegte Anzahl an Bits. Bei herkömmlichen Ausführungsformen der Spannung-Zu-Frequenz-Umwandlung weisen die digitalen Zähler ebenfalls eine festgelegte Anzahl an Bits auf.
Wenn diese beiden grundlegenden Parameter, die Abtast-/Umwandlungszeit und die Anzahl der Bits, einmal gewählt ist, sind die bekannten Ausgestaltungen festgelegt und ermöglichen keine flexibel programmierbare digitale Analog-Digital-Umwandlung. Dementsprechend ist es nicht möglich, die verfügbare Bandbreite des ADCs zu verändern, um sich an unterschiedliche Eigenschaften des Eingangssignals und/oder Erfordernisse der Umwandlung anzupassen. Der Aufbau eines im Folgenden beschriebenen ADCs ist sehr flexibel. Er kombiniert die Genauigkeit einer Spannung-Zu-Frequenz-Umwandlung für sehr kleine Differenzsignale mit einer extrapolierenden Vorgehensweise für Eingangssignale mit großer Amplitude.
In Hinsicht auf die Herstellungstechniken, die zur Herstellung integrierter Schaltkreise eingesetzt werden, insbesondere der CMOS-Technik, ist es wohl bekannt, dass historisch gesehen, die hauptsächlichen Ursachen für das Mooresche Gesetz in den bloßen digitalen Schaltkreisen liegen, insbesondere den Logikschaltkreisen und den Speichern. Die Einbeziehung analoger Schaltkreiselement in einen integrierten Schaltkreis erfordert eine höhere Fertigungskontrolle bei der Herstellung, um Leckströme und Abweichungen der elektrischen Parameter der analogen Komponenten zu verringern. Abhängig von der Anwendung kann es sogar notwendig sein, mehr aktive Elemente vorzusehen, wie polare Transistoren, so dass zusätzliche Herstellungsschritte im Fertigungsablauf notwendig werden. Dabei können einige der zusätzlichen Herstellungsschritte mit anderen Wechselwirken, so dass arbeitsaufwändige und teuere Anpassungen des gesamten Herstellungsverfahrens notwendig werden. Somit ist es nicht überraschend, dass moderne Herstellungsverfahren für analoge CMOS-Techniken üblicherweise ein oder zwei Generationen hinter modernen Herstellungsverfahren des gleichen Herstellers für digitale CMOS-Techniken hinterherhinken. Weiterhin ist durch die Skalierung der CMOS-Techniken die Betriebsspannung im Wesentlichen auf die gleiche Größenordnung der physikalischen Abmessungen eines MOSFETs festgelegt. Dies wird als konstante Skalierung des elektrischen Felds bezeichnet. Dies stellt ein erhebliches Problem für die Auslegung analoger Schaltkreise dar, da die Skalierung des Rauschniveaus nicht der Skalierung der Betriebsspannung entspricht und daher das Signal-Rausch-Verhältnis verschlechtert ist. Es ist sehr fraglich, ob analoge Schaltkreise für Betriebsspannungen von einem Volt und geringer überhaupt praktikabel sind.
Es ist daher sehr wünschenswert, einen ADC zu erhalten, der keine analogen Schaltelemente wie Addierer und Subtrahierer benötigt und dementsprechend mit modernen digitalen CMOS-Herstellungsverfahren erzeugt werden kann. In der Anwendung von CMOS-Herstellungsverfahren, die zwei Generationen weiter sind, liegen viele Vorteile, beispielsweise der kritische Punkt, dass es nicht mehr notwendig ist, bipolare Transistoren herzustellen. Dies ist möglich, da die fortschrittlicheren und kleineren MOSFETs bessere Hochfrequenzleistungen bieten. Weiterhin können hochentwickelte digitale Schaltkreise verwendet werden, bei denen mehrere Funktionalitäten integriert sind, die ansonsten eigene integrierte Schaltkreise (ICs) erfordern würden. Weiterhin ist es möglich, eine geringere Betriebsspannung zu wählen, so dass folglich eine geringere Energiedissipation auftritt. Dies führt zu geringerer Wärmeabstrahlung und einer höheren Lebenszeit der Batterien. Ebenso bedeuten kleinere Transistoren, dass auf einem Wafer mehr ICs angeordnet werden können, so dass die Produktionskosten verringert werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe dieser Erfindung, ein neues Analog-Digital-Umwandlungsverfahren anzugeben, mit dem die vorstehend beschriebenen Nachteile und Beschränkungen umgangen werden können.
Eine erste Aufgabe dieser Erfindung liegt in der Schaffung einer neuen Analog-Digital-Umwandlung, die mit Schaltelementen ausgeführt werden kann, um eine digitale Verarbeitung der Eingangssignale zu ermöglichen.
Eine zweite Aufgabe dieser Erfindung liegt darin, eine neue Analog-Digital-Umwandlung anzugeben, die es ermöglicht, die Eingangssignale digital zu verarbeiten, ohne vorher die Anzahl der Bits festzulegen.
Eine weitere Aufgabe der Erfindung liegt darin, eine neue Analog-Digital-Umwandlung zu schaffen, die es ermöglicht, das Eingangssignal digital zu verarbeiten, ohne dass das Eingangssignal abgetastet und gehalten werden muss.
Weiterhin besteht eine Aufgabe der Erfindung darin, eine neue Analog-Digital-Umwandlung zu schaffen, bei der das Eingangssignal taktlos digital verarbeitet werden kann und auch asynchron, falls die zeitliche Entwicklung des Eingangssignals selbst dies erfordert.
Eine weitere Aufgabe der Erfindung liegt darin, eine Analog-Digital-Umwandlung zu schaffen, die es ermöglicht, die Bandbreite dynamisch und digital programmierbar zu verändern und bei der der dynamische Bereich der Umwandlungsgeschwindigkeit in Abhängigkeit der Eigenschaften des Eingangssignals verändert werden kann.
Diese und weitere Aufgaben werden durch ein Verfahren entsprechend den Ansprüchen erfüllt. Das erfindungsgemäße Verfahren gibt eine aufeinanderfolgende Vorgehensweise an ohne eine vorherige Festlegung der Anzahl der Bits für den dynamischen Bereich. Bei dem Verfahren wird das Eingangssignal nicht abgetastet und gehalten, es ist taktlos und asynchron und hängt nur von der zeitlichen Entwicklung des Eingangssignals selbst ab. Dementsprechend kann eine programmierbare, dynamische Einstellung der Bandbreite, dem Produkt des dynamischen Bereichs und der Umwandlungsgeschwindigkeit, der Analog-Digital-Umwandlung in Abhängigkeit der Eigenschaften des Eingangssignals erhalten werden. Eine dynamische Anpassung der Bandbreite wird durch das digitale Ansteuern eines Schwellwerts bei der Eingangskapazität des Komparators erhalten, der, wenn er dem Eingangssignal entspricht, eine Änderung am Ausgang des Komparators auslöst.
Eine digitale Steuerungseinheit überwacht den Ausgang des Komparators und wenn eine Veränderung festgestellt wird, wird ein Befehl ausgegeben, um die Eingangskapazität des gleichen Komparators zurückzusetzen. Daher ist das Zurücksetzen der Eingangskapazität asynchron mit dem Auftreten einer Veränderung am Ausgang des Komparators verbunden, was nur erfolgt, wenn das Eingangssignal den Schwellwert, mit dem die Eingangskapazität beaufschlagt war, übersteigt. Solange das Eingangssignal unterhalb dieses Schwellwerts bleibt, tritt keine Veränderung am Ausgang des Komparators auf und die Eingangskapazität wird nicht zurückgesetzt. Die Eingangskapazität wird fortlaufend mit dem Eingangssignal beaufschlagt, um derart eine ständige Überwachung des Eingangssignals mit minimalem Schaltkreisaufwand und daher mit einer minimalen Energiefreisetzung zu ermöglichen.
Das Verfahren kann auf Spannungssignale und Ladungssignale, die in Speichern gespeichert sind, angewendet werden. Es werden mehrere beispielhafte Ausgestaltungen des Verfahrens beschrieben, die für Spannungs- und Ladungseingangssignale geeignet sind.
Die Analog-Digital-Umwandlung der Erfindung, wenn sie auf Ladungssignale angewendet wird, kann entsprechend einer Ladung-Zu-Frequenz-Vorgehensweise ausgeführt werden, wobei sehr kleine wohl definierte Ladungspakete von einem Ladungsspeicher abgezogen werden. Der Vorgang wird beendet, wenn die verbleibende Ladung in dem Ladungsspeicher kleiner ist als ein Ladungspaket. Die Quantisierung der Ladung im Speicher erfolgt durch das Abzählen wie viele Ladungspakte vom Ladungsspeicher abgezogen wurden, bis dieser leer war. Das bedeutet, bis die verbleibende Ladung kleiner ist als ein Ladungspaket.
Die Analog-Digital-Umwandlung der Erfindung, wenn sie auf Spannungssignale angewendet wird, kann mit einer Spannung-Zu-Zeit-Vorgehensweise ausgeführt werden, bei der das Eingangssignal aus der Transiente an einer kleinen Kapazität extrapoliert wird. Die Zeit, die es benötigt, bis sich eine Übergangsspannung an der Kapazität bis zu einer Referenzspannung aufgebaut hat, wird verwendet, um zu extrapolieren, wie hoch die Eingangsspannung ist. Die Kenntnis der Eingangsspan nung, der Zeitkonstanten der Kapazität sowie der Zeit, die es benötigt, bis sich die Referenzspannung aufgebaut hat, ermöglicht es, die Eingangsspannung durch mathematische Formeln zu errechnen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
1 eine erste Ausführungsform des Verfahrens für Ladungssignale,
2 eine zweite Ausführungsform des Verfahrens für Ladungssignale,
3 den zeitlichen Verlauf des Betriebs der Schaltkreise aus 1 und 2,
4 eine Ausführungsform der digitalen Steuerungseinheit aus den 1 und 2,
5 den ADC der 1 in einem CMOS-Bildsensor mit einem ADC pro Spalte der Sensormatrix,
6 den ADC der 2 in einem CMOS Bildsensor mit einem ADC pro Spalte der Sensormatrix,
7 einen Schaltplan einer ersten Ausführungsform mit einem Eingangssignal mit ausschließlich positiver Polarität,
8 einen Schaltplan einer zweiten Ausführungsform für Eingangssignale mit ausschließlich positiver Polarität,
9 einen Schaltplan einer ersten Ausführungsform für Eingangssignale mit positiver und negativer Polarität,
10 einen Schaltplan einer zweiten Ausführungsform für Eingangssignale mit positiver und negativer Polarität,
11 einen Schaltkreis für die digitale Auswahl einer positiven analogen Referenzspannung Vref für die Schaltkreise in den 1, 2, 7 und 8,
12 einen Schaltplan für die digitale Auswahl einer negativen analogen Referenzspannung Vref für die Schaltkreise in den 9 und 10,
13 das Aufladen einer Kapazität mit der Definition der Parameter Vin, Vref R × Cref und Tref,
14 ein Diagramm, wie für gerade Linien unterschiedlicher Rampen die gleiche Änderung der horizontalen Achse sehr verschiedene Änderungen der vertikalen Achse erzeugt,
15 den zeitlichen Ablauf im Schaltkreis aus 7,
16 einen Schaltkreis für die Quantisierung komplexer Eingangsspannungssignale wie eine Vielzahl an Radiofrequenzsignalen, die von einer Antenne eines Mobiltelefons empfangen werden,
17 den zeitlichen Ablauf im Schaltkreis aus 16, und
18 einen anderen zeitlichen Ablauf im Schaltkreis aus 16.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Analog-Digital-Umwandlung für Ladungssignale:
Wenn das Verfahren auf Ladungssignale angewendet wird, wird die Ladungsmenge in einem Ladungsspeicher durch das Abziehen vorgegebener kleiner Ladungsmengen oder Ladungspakete von dem Speicher bestimmt. Solange die Ladungsmenge im Speicher größer ist als ein Ladungspaket kann ein weiteres Ladungspaket vom Speicher abgezogen werden. Die Größenbestimmung erfolgt durch das Zählen der gesamten Menge der Pakete, die aus dem Speicher entfernt wurden.
Auch wenn die Menge an Ladung im Speicher aufgrund der bekannten Paketgröße eine exakt definierte Anzahl ist, ist das Abziehen der Ladung selbst ein digitaler Vorgang. Anders ausgedrückt erfolgt die Umwandlung durch das Abziehen einer kleinen digitalen Ladungsmenge von einem analogen Ladungsspeicher.
Eine Ladungsmenge wird durch das vorherige Aufladen der Eingangskapazität (Cref) des Komparators bestimmt. Die Spannung mit der das vorherige Aufladen erfolgt bestimmt die exakte Größe des Ladungspakets.
Die 1 und 2 zeigen beispielhafte Schaltkreise zur Darstellung der Vorgehensweise bei der Ladung-Zu-Frequenz-Umwandlung. Beide Figuren zeigen einen Ladungsspeicher, der durch eine Kapazität CR gebildet ist. In der CMOS-Technik kann dies eine Metalloxid-Halbleiterkapazität (MOS) oder eine pn-Übergangskapazität sein.
Bei der Ausführungsform in 1 wird ein externes Rücksetzsignal an den Ladungsspeicher CR und den Komparator angelegt.
Initialisierungsvorgang:
Eine Initialisierung wird durch ein externes Rücksetzsignal ausgelöst. Der Ladungsspeicher CR wird vom Komparator getrennt, T1 ist "AUS", T3 ist "AN". Die Eingangskapazität Cref wird aufgeladen, T2 ist "AUS", T4 ist "AN", T5 ist "AN", T6 ist "AUS", T7 ist "AN".
Quantisierungsvorgang:
Wenn kein externes Rücksetzsignal vorhanden ist, ist der Ladungsspeicher CR mit dem Komparator verbunden, T1 ist "AN", T3 ist "AUS". Der ADC ist im Bereitschaftszustand: T2 ist "AN", T4 ist "AUS", T5 ist "AUS", T6 ist "AN", T7 ist "AUS".
Der zeitliche Ablauf beim Betrieb dieser Ausführungsform ist in 3 dargestellt.
Wenn die Ladungsmenge im Ladungsspeicher CR größer ist als die Ladung, mit der Cref vorher aufgeladen wurde, wird ein Ladungspaket der Ladung Qref = Cref × Vref aus dem Ladungsspeicher CR entfernt. Der ursprüngliche Zustand zum Zeitpunkt t = 0 im Ladungsspeicher CR war: Vcr(t = 0) = Qcr(t =)0)/Ccr
Nach dem Abziehen des Ladungspakets Qref(t = 1) ergibt sich: Vcr(t = 1) = [(Qcr(t = 0) – Qref]/Ccr
Zu diesem Zeitpunkt erfolgt gleichzeitig ein Übergang am Ausgang des Komparators, so dass ein internes Zurücksetzen der Eingangskapazität Cref ausgelöst wird. Das interne Zurücksetzen beinhaltet das Trennen von T6 vom Ladungsspeicher und das Entladen der Kapazität Cref. Dies wird durch eine digitale Steuerungseinheit vorgenommen, die T2 "AUS" und T4 "AN" schaltet für eine Zeitspanne, die in Bezug steht zu der Zeitkonstanten der Kapazität Cref. Diese Zeitspanne kann durch ein einfaches Testverfahren ermittelt werden. Nachdem die Zeitspanne vorüber ist, die benötigt wird, um die Kapazität Cref zu entladen, schaltet die digitale Steuerungseinheit T2 "AN" und T4 "AUS". Somit wird die Kapazität Cref an die Ladung des Ladungsspeichers CR angelegt.
Zu jedem bestimmten Zeitpunkt, zu dem der Komparator im Bereitschaftszustand ist und die Ladungsmenge im Ladungsspeicher CR kleiner als Qref ist, verbleibt der Komparator im Bereitschaftszustand bis zu dem Zeitpunkt, zu dem die Ladungsmenge im Ladungsspeicher CR größer wird als Qref. Das vorherige Aufladen der Eingangskapazität Cref in dem Komparator mit der Ladung Qref = Cref × Vref definiert die Größe des Ladungspakets. Jedes Mal, wenn ein Ladungspaket aus dem Ladungsspeicher entfernt wird, erfolgt ein Übergang am Ausgang des Komparators, der von der digitalen Steuerungseinheit überwacht wird, wie es beispielhaft in 4 dargestellt ist.
Wenn die digitale Steuerungseinheit einen Übergang am Ausgang des Komparators feststellt, übermittelt sie einen Befehl zum Zurücksetzen des Eingangs des Komparators, so dass ein weiterer, dem ersten entgegengesetzter, Übergang erfolgt. Diese beiden Übergänge bilden einen Impuls, dessen Breite abhängig ist vom Zeitverzug der digitalen Steuerungseinheit und der Entladung der Eingangskapazität Cref des Komparators. Das Zurücksetzen der Kapazität am Eingang des Komparators ermöglicht es, diesen unmittelbar wieder aufladen zu können, um ein weiteres Ladungspaket zu zählen.
Für eine Anzahl an Subtraktionen N beträgt die Spannung im Ladungsspeicher CR: Vcr(t = N) = [Qcr(t = 0) – N × Qref]/Ccr
Die Anzahl der Impulse entspricht der Anzahl der Ladungspakte, die aus dem Ladungsspeicher entfernt worden sind, um derart eine Ladung-Zu-Frequenz-Umwandlung zu erhalten. Diese Impulse werden verwendet, um einen Gray-code-Zähler (Gray: Maßeinheit der Energiedosis) zu inkrementieren, der in den Zeichnungen als Zähler dargestellt ist. Somit wird die Anzahl der Übergänge minimiert und dementsprechend die Energieabgabe. Der Zähler ermöglicht es einem externen Schaltkreis den Wert als Inhalt einer statischen Speichereinrichtung auszulesen.
Das Zurücksetzen der Kapazität erfolgt nur wenn der Ausgang des Komparators seinen Zustand ändert, was wiederum vom Eingangssignal abhängt. Der fortlaufende Ablauf zusammen mit der Fähigkeit, die Größe der Ladungspakete durch Änderung der Spannung zu ändern, mit der die Eingangskapazität des Komparators vorher aufgeladen wird, ermöglicht es, einen programmierbaren dynamischen Bereich zu erhalten. Das bedeutet, dass die Anzahl der Quantisierungsbits und dementsprechend die Umwandlungsgeschwindigkeit beeinflussbar sind. Kleinere Ladungspakete ermöglichen eine größere Anzahl an Bits, erfordern jedoch eine größere Anzahl an Ladungspaketen, die aus dem Ladungsspeicher abgezogen werden müssen, so dass die Zeit zum vollständigen Entladen des Ladungsspeichers verlängert wird.
Der Ladungsspeicher kann ein offenes System sein, zu dem zu jedem Zeitpunkt mehr Ladungen hinzugefügt werden können, auch wenn die Quantisierung durch den Vorgang des Abziehens von Ladungen abläuft. Dementsprechend tritt kein Abtasten und Halten des Eingangssignals auf. Das Zählen der Ladung durch das Abziehen von Ladung hört solange nicht auf, wie die Ladung im Ladungsspeicher die Größe des digitalen Ladungspakets übersteigt. Wenn die Ladung im Ladungsspeicher geringer ist als die Ladung in der Referenzkapazität des Komparators ist der Komparator im spannungslosen Zustand. Er ist solange bereit bis wieder eine neue Ladung in den Ladungsspeicher eingegeben wird. Unter der Annahme, dass prak tisch jeder Ladungsspeicher oder jede Kapazität eine maximale Kapazität aufweist, sollte das Abziehen der Ladung sehr viel schneller erfolgen als das Hinzufügen neuer Ladung in den Ladungsspeicher, so dass die volle Kapazität niemals erreicht wird.
Da diese Vorgehensweise nicht auf einem synchronisierten Taktsignal beruht sondern vielmehr auf eine, internen, asynchronen Rückkopplungspfad, um eine digitale Folge an Impulsen zu erzeugen, kann das Verfahren mit sehr niedrigem Energieverbrauch ausgeführt werden. Folglich kann es als fortlaufendes oder serielles asynchrones Umwandlungsverfahren angesehen werden, bei dem vorher keine Annahmen über den dynamischen Bereich des Eingangssignals angenommen werden.
Der vorgeschlagene Aufbau ist im Wesentlichen frei von analogen Komponenten in der Konstruktion und mit den vorteilhaften Einstellmöglichkeiten, wie vorstehend beschrieben. Die Kapazität Cref wird verwendet, um angesammelte Ladungen zu verringern, wenn diese unterhalb oder oberhalb eines bestimmten Schwellwerts liegen, und nicht um einen bestimmten genauen Wert der Ladung zu speichern. In diesem Sinne besteht eine große Ähnlichkeit mit den Kapazitäten in digitalen Speichern, wie einem dynamischen Direktzugriffsspeicher (DRAM Dynamic Random Access Memory). Bei diesen Schaltkreisen und Anwendungen wird die gespeicherte Ladung durch das Ermitteln, ob sie oberhalb oder unterhalb eines bestimmten Referenzwertes liegt, ausgelesen. Somit ist es eindeutig erwiesen, dass die Referenzkapazität Cref und dementsprechend die Analog-Digital-Umwandlung keine analogen Komponenten erfordert. Bei der Ausführungsform in 2 wird ein globales externes Rücksetzsignal durch die digitale Steuerungseinheit geführt.
Initialisierungsvorgang:
Eine Initialisierung wird durch ein externes Rücksetzsignal ausgelöst. Der Ladungsspeicher CR wird vom Komparator getrennt: T1 ist aus "AUS", T2 ist "AN". Die Eingangskapazität Cref wird aufgeladen: T3 ist "AN", T4 ist "AUS", T5 ist "AN".
Quantisierungsvorgang:
Der Ladungsspeicher CR wird mit dem Komparator verbunden: T1 ist "AN", T2 ist "AUS". Der ADC ist in betriebsbereitem Zustand: T3 ist "AUS", T4 ist "AN", T5 ist "AUS".
Der zeitliche Ablauf des Betriebs dieser zweiten Ausführungsform ist in 3 dargestellt.
Eine beispielhafte Anwendung der Analog-Digital-Umwandlung für Ladungssignale ist bei Bildsensoren und insbesondere CMOS-Bildsensoren gegeben. Die wesentliche Art, Licht zu messen, erfolgt mit einem Signal, das eine begrenzte Menge an Ladung erzeugt, die proportional zu der Anzahl der Photonen oder der Lichtintensität ist, die auf die Fotodioden auftreffen. Die Zeit während der Licht absorbiert wird, wird üblicherweise als Verschlusszeit bezeichnet. Während dieser Zeit wird eine begrenzte Anzahl an Ladungen gesammelt und in einen Ladungsspeicher gespeichert bis dieser ausgelesen und/oder quantisiert wird.
Andere Anwendungen beinhalten optoelektronische Sender/Empfänger, um Telekommunikationssignale, die über Faseroptiken laufen, vom optischen in den elektronischen Bereich umzuwandeln. Dieser Abschnitt beschreibt genauer, wie ADCs für diese CMOS-Bildsensoren angewendet werden können.
Üblicherweise sind die Fotodetektor-Elemente in der CMOS-Sensormatrix pn-Übergangsfotodioden. Diese Fotodioden erzeugen ein analoges Signal, wobei die Signalamplitude linear proportional zu der Anzahl der absorbierten Photonen ist, da diese nicht im Geiger-Modus betrieben werden. Im fotovoltaischen Modus erzeugt jedes Photon ein Elektron-Loch-Paar. Im Stoßentladungsmodus tritt ein Vervielfältigungseffekt ein, Multiplikation durch Aufprallionisation, so dass ein Photon Hunderte oder Tausende von Elektron-Loch-Paaren erzeugen kann.
Eine Analog-Digital-Umwandlung kann in CMOS-Bildsensoren durch verschieden konstruktive Maßnahmen integriert werden. Der ADC dieser Erfindung kann mit jeder dieser verschiedenen konstruktiven Aufbauten verwendet werden:

– ein ADC wandelt das analoge Signal aller Pixel der Sensormatrix um,
– ein ADC pro Spalte der Sensormatrix,
– ein ADC innerhalb jedes Pixels.

Zur Zeit ist ein Sensor mit aktiven Pixeln die häufigste Art eines CMOS-Bildsensors. Dabei wird in einem Schaltkreis innerhalb jedes Pixels das Ladungssignal in ein Spannungssignal umgewandelt, das wiederum in ein digitales Signal umgewandelt wird.
Schaltungen für eine Zuordnung eines ADCs zu jeder Spalte der Sensormatrix sind in den 5 und 6 dargestellt. Diese Anordnungen beinhalten den gleichen ADC wie die Schaltkreise in den 1 und 2. mit zwei zusätzlichen Transistoren Tr und T0. Die Ladungsspeicher sind nicht den ADCs benachbart und sind tatsächlich über das Metall der Spalte über eine Multiplexverbindung mit dieser verbunden. Der Bereich des Pixels zeigt weder die Fotodiode noch, falls vorhanden, den Schaltkreis zur Steuerung der Fotodiode.
Der zusätzliche Transistor Tr wird an- und ausgeschaltet durch das Zeilenauswahlsignal. Alle Pixel in einer metallischen Spalte werden nacheinander über die gleiche metallische Verbindung ausgelesen. Das Zeilenauswahlsignal wählt aus, welches Pixel Zugang zu der metallischen Verbindung hat. Der zusätzliche Transistor T0 ist ein Transistor zur Entladung der metallischen Verbindung, die zum Auslesen der Pixel verwendet wird. T0 wird aktiviert wenn ein Initialisierungsvorgang abläuft oder ein externes Rücksetzsignal eingeht.
Analog-Digital-Umwandlung für Spannungssignale:
Die Umwandlung durch Extrapolation verwendet ein Einrampenverfahren, um eine digitale Darstellung des Zeitintervalls zu erhalten, die es benötigt, bis eine Ausre gelspannung V(t) an der Kapazität Cref den Wert Vref erreicht. Das Verwenden eines Transientensignals an der Kapazität erfordert keinen herkömmlichen Abtast- und Halteschaltkreis (S&H), so dass Bildschwankungen vermieden sind. Auch ist das Umwandlungsverfahren frei von Beschränkungen eines vorbestimmten dynamischen Bereichs, wie es üblicherweise durch die zu erwartenden Spannungsänderungen in einem S&H-Schaltkreis vorgegeben ist.
Weiterhin erfordert das Extrapolationsverfahren kein externes Taktsignal. Ein Taktsignal wird nicht dazu verwendet, um eine Zeit festzulegen sondern nur um die Zeit zu messen, die benötigt wird, bis das Eingangssignal den Wert von Vref erreicht. Der kleinste Zeitintervall für eine Umwandlung, das bedeutet den Zeitintervall, die die Ausregelspannung V(t) an der Kapazität Cref braucht, um den Spannungswert Vref zu erreichen, muss immer länger sein als die Oszillationsperiode der Uhr Tclock.
Das Extrapolationsverfahren beruht auf der mathematischen Berechnung der Transientenspannung an der Kapazität Cref bei einer konstanten Eingangsspannung Vin.
Tatsächlich ist das Eingangssignal nicht konstant, sondern entwickelt sich mit der Zeit Vin(t). Wenn jedoch die Zeitspanne für die Umwandlung, ermittelt durch Extrapolation, sehr viel kleiner ist, als die Zeitspanne, innerhalb derer sich das Eingangssignal wesentlich ändert, kann das Eingangssignal als konstant im Vergleich zur Transientenspannung angesehen werden. Unter diesen Bedingungen ist die Extrapolation, wie im Folgenden beschrieben, ausreichend genau. Sollte die Annahme verletzt werden, das bedeutet, dass das Eingangssignal Vin(t) sich in Zeitintervallen ändert, die vergleichbar oder sogar kürzer sind als die Zeitspanne für eine Umwandlung, würde sich ein Zeitmittelungseffekt ergeben, der einige Ähnlichkeiten zu den Effekten des Abtastens und Haltens des Eingangsignals hat. Das Extrapolationsverfahren wird weniger genau wenn das Eingangssignal Vin(t) Frequenzen aufweist, die nahe am Maximum der Umwandlungsfrequenz liegen.
Das Extrapolationsverfahren besteht aus zwei Schritten. Der erste besteht darin, die Zeitspanne zu messen, die benötigt wird, bis das Eingangssignal ein bekanntes Spannungsniveau erreicht. Der zweite Schritt besteht darin, eine Reihe an mathematischen Formeln zu verwenden, um den digitalen Wert der Endspannung an der Kapazität zu ermitteln.
Die folgenden Formeln erläutern, wie das Extrapolationsverfahren den absoluten Betrag des analogen Eingangssignals ableiten kann. Die Spannung an der Kapazität Cref mit dem verbleibenden Ladungswiderstand R wird durch die folgende mathematische Formel (1) angegeben, wobei Exp die natürliche Expotentialfunktion darstellt. In den folgenden Formeln ist das zeitlich veränderliche Eingangssignal Vin(t) lediglich als Vin bezeichnet, da es als konstant während des Übergangs und der Umwandlung angesehen wird. V(t) = Vin × {1 – Exp[–t/(R × Cref)]} (1)
Für eine bestimmte konstante Referenzspannung Vref, wobei 0 < Vref < Vin, ist es möglich, die Zeit Tref zu definieren, die die Spannung V(t) benötigt, um Vref zu erreichen. Vref = V(t = Tref) = Vin × {1 – Exp[–Tref/(R × Cref)]} (2)die umgeschrieben werden kann zu: 1 – (Vref/Vin) = Exp[–Tref/(R × Cref)] (3)
Nach einigen einfachen algebraischen Umwandlungen gelangt man zur mathematischen Formel (4) für Tref, wobei "Ln" für die natürliche Logarithmusfunktion steht: Tref = R × Cref × Ln[Vin/(Vin – Vref)] (4)
Der digitale Wert von Vref ist bekannt, da er der Inhalt eines Registers ist, das einer festgelegten bekannten Spannung zugeordnet ist. Die Zeitkonstante R × Cref der Kapazität Cref kann durch ein einfaches Test- und Kalibrierungsverfahren ermittelt werden.
Wenn R × Cref und Vref bekannt sind, ist es möglich, Vin als transzendente Funktion von R × Cref, Vref und Tref auszudrücken, wie in der Gleichung Vin = Vref/{1 – Exp[–Tref/(R × Cref)]} (5)
Das bedeutet, dass wenn man die digitalen Werte von Vref und R × Cref hat, es möglich ist, die Gleichung Vref/{1 – Exp[–Tref/(R × Cref)]} für jeden Wert von Tref auszurechnen und den digitalen Wert von Vin zu erhalten.
Die Analog-Digital-Umwandlung, wie vorstehend beschrieben, kann in verschiedenen Formen ausgeführt werden. Nachfolgend werden zwei beispielhafte Ausführungsformen beschrieben.
7 zeigt einen Schaltplan einer ersten Ausführungsform, um Eingangsspannungssignale mit positiver Polarität zu verarbeiten. Dabei ist ein verdrahteter Multiplizierer beinhaltet. Wenn die Uhr einmal anhält wird der digitale Wert der Zeit Tref in die Formel Vref/{1 – Exp[–Tref/(R × Cref)]} eingegeben. Die Formel wird innerhalb einer Zeitspanne ausgerechnet, die vergleichbar ist mit der gewünschten Umwandlungsgeschwindigkeit. Die größtmögliche Umwandlungsgeschwindigkeit erfordert einen verdrahteten Multiplizierer.
8 zeigt einen Schaltplan einer zweiten Ausführungsform zur Handhabung von Spannungssignalen mit lediglich positiver Polarität. Wenn die Uhr anhält schaut die Steuerungseinheit in einer dreidimensionalen Tabelle nach, um den digitalen Wert von Vin zu finden, der der durch die Uhr vorgegebenen Zeit entspricht, um den bestimmten Wert von Vref in dieser Umwandlung zu erhalten. In dieser Tabelle sind vorberechnete Werte von Vin entsprechend der Formel Vref/{1 – Exp[–Tref/(R × Cref)]} für einen Wertebereich von Vref und Tref und für ein konstantes R × Cref enthalten. Abhängig von der Anzahl der Einträge von Vref und Tref kann diese Tabelle sehr groß sein.
In 9 ist ein Schaltplan einer ersten Ausführungsform dargestellt, zur Handhabung von Eingangsspannungssignalen mit positiven und negativen Polaritäten und in 10 ist ein Schaltplan einer zweiten Ausführungsform zur Handhabung von Eingangsspannungssignalen mit positiver und negativer Polarität dargestellt.
Wie aus den Figuren ersichtlich werden Eingangssignale entgegengesetzter Polaritäten in identischen aber getrennten Ästen verarbeitet. Der Ast zur Handhabung positiver Eingangsspannungen weist eine positive Spannung Vref, genannt Vref+, eine positive Spannung VPr, genannt VPr+ und eine positive Spannung VDD, die Spannung der Stromversorgung für MMOS-Geräte, auf. Der Ast zur Handhabung negativer Spannungen weist eine negative Spannung Vref, genannt Vref–, einen negative Spannung VPr, genannt VPr– und eine negative Spannung VDD, genannt VSS, auf.
Bei dieser Ausgestaltung kann der Betrag der Spannung Vref, sowohl für positive als auch negative Spannungen, digital programmiert werden, das bedeutet, aus einem Satz vorgegebener Spannungswerte ausgewählt werden. 11 zeigt einen beispielhaften Schaltkreis mit NMOS-Einrichtungen zur Handhabung positiver Spannungen. Ein entsprechender Aufbau in 12 ist mit PMOS-Einrichtungen zur Handhabung von negativen Spannungen aufgeführt.
Auch wenn die Analog-Digital-Umwandlung die Anzahl der Bits des ausgehenden binären Stroms weder festlegt noch begrenzt, ist bei einer tatsächlichen Umsetzung des Verfahrens es notwendig, eine Auswahl für die Anzahl der Bits für die Darstellung der unterschiedlichen Parameter Vref R × Cref, Tref, Auflösung des Taktsignals, Genauigkeit des verdrahteten Multiplizierers etc. notwendig.
Eine Kalibrierung wird durch das Festlegen der Eingangsspannung auf ein maximal zu erwartendes Eingangssignal, beispielsweise 5 V, vorgenommen. Weiterhin wird eine weitere Referenzspannung verwendet, beispielsweise 1 V, um den Wert der Zeitkonstanten R × Cref zu bestimmen. Dieser Wert muss für jede Kapazität bestimmt und in einem Register nur einmal gespeichert werden. Nach dem Kalibrieren ist der Wert für jede nachfolgende Verwendung in Berechnungen zugänglich.
Ein weiterer Aspekt, der berücksichtigt werden muss, ist der mögliche Verlust an Genauigkeit aufgrund der inhärenten digitalen Annäherung an die Lösung der Gleichung 4 bei der Quantisierung. Die digitale Steuerungseinheit kann den Betriebspunkt wählen, das bedeutet, den Zielwert für Vref, so dass die Zeit zur Aufladung der Kapazität Cref bis zur Spannung Vref derart gewählt ist, dass eine ausreichende Anzahl an Quantisierungsbits erhalten wird.
Die Umwandlungsrate, die die maximale Frequenz der Eingangssignale, die quantisiert werden können, begrenzt, ist abhängig und umgekehrt proportional zum Zeitintervall Tref, das heißt derjenigen Zeit bis das Eingangssignal mit der Spannung Vref übereinstimmt. Das bedeutet, je kleiner der Wert der Spannung Vref ist, umso kürzer ist der Zeitintervall Tref innerhalb dem der Zähler arbeitet. Umso schneller ist auch die Umwandlungsrate. Im Grenzfall ist die maximale Frequenz der mit diesem Umwandlungsverfahren bearbeitbaren Eingangssignale umgekehrt proportional zum kürzest möglichen Zeitintervall, der der Periode der Oszillation der Uhr Tclock entspricht. Umgekehrt, je höher die Frequenz der Uhr Fclock ist, umso höher liegt die maximale Frequenz des Eingangssignals Vin(t), die mit dem Umwandlungsverfahren bearbeitet werden kann.
13 zeigt das Aufladen einer Kapazität mit einer Definition der Parameter Vin, Vref, R × Cref und Tref.
Andererseits bedingen größere Werte von Vref längere Zeitintervalle Tref zum Zählen, was bedeutet, dass mehr Taktzyklen für denselben Wert des Eingangssignals Vin(t) benötigt werden. Je größer die Anzahl der Taktzyklen für einen bestimmten Wert von Vin(t) ist, umso kleiner ist der Extrapolationsfehler.
Der hier angesprochene Fehler beruht auf der Tatsache, dass für einen gleichen Wert der Spannung Vin(t) zwei unterschiedliche Werte von Vref zwei unterschiedliche Rampen für die berechnete Kurve von V(t) erzeugen, während diese offensichtlich den gleichen digitalen Wert an den Zähler weiterleiten. Je steiler die Rampe ist, umso kleiner ist der Wert von Vref und desto kleiner ist das Verhältnis Tref/Tclock und dementsprechend umso größer ist der Rundungsfehler in der Bestimmung des exakten Zeitintervalls. Tref. Dies kann, wie in 14 dargestellt, graphisch erläutert werden: Wenn die Steigung der geraden Linie wächst, erzeugt die gleiche absolute Veränderung auf der horizontalen Achse größer werdende Veränderungen auf der vertikalen Achse.
Daher sollte die Uhr, die die Ausregelzeit an der Kapazität misst, die größtmögliche Frequenz aufweisen. Eine sehr hochfrequente Uhr kann mit einfachen Schaltkreisen, wie einem Ringoszillator realisiert werden, dessen Geschwindigkeit unmittelbar mit den spezifischen Merkmalen der Transistoren zusammenhängen, die wiederum unmittelbar mit den Herstellungsverfahren, mit denen die Schaltkreise fabriziert wurden, zusammenhängen. Somit wird ein maximaler Vorteil aus der dauernden Verbesserung der IC-Herstellungsverfahren erhalten, der auch als Mooresches Gesetz bekannt ist.
Der dynamische Bereich (DNR) ist proportional zu und wird festgelegt durch die Frequenz der Uhr (Fclock) des Zeitzählers, der das Aufladen der Kapazität Cref überwacht. Je größer die Frequenz der Uhr ist, umso größer ist der dynamische Bereich. Mit anderen Worten ist der maximal mögliche dynamische Bereich umgekehrt proportional zur minimalen Periode der Oszillation der Uhr (Tclock).
15 zeigt den zeitlichen Ablauf des Betriebs der Schaltkreise aus den 7 und 9.
Die digitale Steuerungseinheit beinhaltet die in den 7 und 9 dargestellten Schaltkreise und führt eine Reihe von Schritten aus, ohne eine Kalibration oder Anpassung an die Referenzspannung Vref, wie in Schritt 1:

Schritt 1: die digitale Steuerungseinheit wählt eine Spannung Vref mit einer geeignete Amplitude aus.
Schritt 2: die digitale Steuerungseinheit veranlasst das Aufladen der Kapazität Cref mit der Spannung Vref, wobei an einem Kontakt die Spannung VPr und am anderen die Spannung Vref anliegt.
Schritt 3: die digitale Steuerungseinrichtung legt an den Anschluss von Cref, an dem bisher die Spannung Vref anlag, nunmehr die Spannung Vin(t) an und der andere Anschluss wird von der Spannung VPr getrennt. Währenddessen überprüft die digitale Steuerungseinrichtung eine Änderung am Ausgang des Komparators, die den Zeitpunkt der Zeitspanne Tref angibt, zu dem die Spannung V(t) an der Kapazität Cref die Spannung Vref erreicht.
Schritt 4: die digitale Steuerungseinrichtung veranlasst das Zurücksetzen der Kapazität Cref, wobei an einem Anschluss der Kapazität Cref erneut die Spannung Vref und an dem anderen Anschluss die Spannung VPr angelegt wird. In der Ausführungsform der 7 leitet die digitale Steuerungseinrichtung die von der Uhr gemessene Zeit zu dem verdrahteten Multiplizierer, so dass der Wert Vin errechnet werden kann. In der Ausführungsform in 9 schaut die digitale Steuerungseinrichtung in einer vorberechneten digitalen Wertetabelle der Spannung Vin für die verwendeten Spannungen Vref und für die von der Uhr gemessene Zeit nach.

Das neue ADC-Verfahren ist ein fortlaufendes oder serielles Verfahren, bei dem die Bandbreite, definiert als Produkt des dynamischen Bereichs und der Umwandlungsgeschwindigkeit nicht durch die Hardware vorgegeben ist. Durch die Überwachung des Betrages der Spannung Vref kann die DNR erhöht oder erniedrigt werden und dementsprechend die Umwandlungsgeschwindigkeit erhöht oder erniedrigt werden.
Die Umwandlungsgeschwindigkeit darf nicht mit der Abtastrate verwechselt werden, da das Eingangssignal nicht abgetastet wird. Das neue ADC-Verfahren verfügt über keine festgelegte Abtastrate. Eine Änderung am Ausgang des Komparators wird von der digitalen Steuerungseinheit zur Berechnung des Eingangssignals verwendet und eventuell auch zum Auslösen des Beginns einer neuen Quantisierung.
Mit geeigneten digitalen Schaltkreisen zur Erfassung des digitalen Werts des Eingangssignals ist es möglich, den Betrag der Spannung Vref dynamisch anzupassen, um die gesamte verfügbare Bandbreite als Funktion der Entwicklung des Eingangssignals zu optimieren und in Echtzeit anzupassen.
Wenn keine Änderungen am Ausgang des Komparators erfolgen kann dies ein Anzeichen dafür sein, dass der Wert der Spannung Vref zu groß ist und dass eine neue Quantisierung mit einer kleineren Spannung Vref probiert werden sollte. Wenn keine Übergänge erfolgen, sogar wenn die Spannung Vref auf ihren minimalen Wert gesetzt wird, der abhängig ist vom Geräuschpegel, wird die die Zeit zählende Uhr nicht angehalten und an der Eingangskapazität Cref liegt das Eingangssignal Vin solange an, bis Vin größer wird als die Spannung Vref. Daher kann gesagt werden, dass der Betrieb asynchron erfolgt.
Das neue ADC-Verfahren erfordert lediglich digitale Komponenten wie Transistoren und Kapazitäten und benötigt keine anderen Vorrichtungen oder Schaltkreise wie die ADCs. Daher kann ein sehr kompakter Aufbau gewählt werden und die Auslegung kann für jede Generation der CMOS-Technik übertragen und angepasst werden. Das neue ADC-Verfahren kann maximale Vorteile aus der dauerhaften Verbesserung der CMOS-Technik (Mooresches Gesetz) ziehen und daher wird die gesamte Bandbreite der Analog-Digital-Umwandlung mit jeder neuen CMOS-Generation verbessert.
Für eine bestimmte Bandbreite ist das ADC-Verfahren letztendlich durch die spezifischen Transistorleistungen der verwendeten CMOS-Technik begrenzt. Es kann dynamisch eine Umwandlungsgeschwindigkeit gegenüber dem dynamischen Bereich, der Anzahl der Quanitsierungsbits, verändert werden. Diese dynamische Steuerung ermöglicht eine Anpassung in Echtzeit an die Beobachtungsbedingungen, um derart einen zusätzlichen Freiheitsgrad bei der Optimierung zu erhalten.
Für eine CMOS-Umsetzung dieses ADC-Verfahren führen die Abwesenheit von getakteten Schaltkreisen und, falls das Eingangssignal konstant ist, die Tatsache, dass keine Änderung in den Spannungsniveaus der Transistoren erfolgt, dazu, dass die Energiefreisetzung minimal wird. Diese spezifische Eigenschaft ist von bedeutender Wichtigkeit für leistungsempfindliche Anwendungen, wie alle batteriebetriebenen Geräte.
Die Energiefreisetzung erfolgt praktisch nur durch Wärmentwicklung, die zu einer Temperaturerhöhung führt. Unter der Berücksichtigung, dass thermisches Rauschen ein begrenzender Faktor für das Signal-Rausch-Verhältnis (SNR) bei vielen Anwendungen ist, kann die Begrenzung der Energieabgabe zu einer erheblichen Verringerung in der Erzeugung von thermischem Rauschen führen und derart zu einem verbesserten SNR.
ADC-Verfahren in Kombination mit Ladungs- und Spannungssignalen:
Die Abläufe zur Umsetzung des ADC-Verfahrens für Spannungs- und Ladungssignale können in einem einzgen ADC-Ablauf kombiniert werden. Der in 16 dargestellte Schaltkreis hat die Quantisierung komplexer Eingangsspannungssignale zum Ziel, wie es beispielsweise eine große Anzahl an Radiosignalen sind, die von der Antenne eines Mobiltelefons empfangen werden. Üblicherweise treten Signale mit niedriger Frequenz und großer Amplitude, wie die Signale einer UKW-Radiostation, auf und Signale von hoher Frequenz und kleiner Amplitude, wie die Signale von Mobiltelefonen. Die Frequenzen der zweiten und dritten Generation digitaler Mobiltelefone sind im GHz-Bereich während die Frequenzen des UKW-Radios im Bereich von 100 MHz liegen.
Bisherige ADC-Verfahren sind für die Bearbeitung derart komplexer Signale im Frequenzbereich der Mobiltelefone ungeeignet. Ein Nachteil der Spannungs-Zu-Frequenz-Verfahren besteht darin, dass eine große konstante Signalkomponente (DC-Komponente) vorhanden ist, so dass ein erheblicher Teil der Bandbreite des ADCs für diese DC-Komponente verschwendet wird, so dass die verfügbare Bandbreite zur Quantisierung der schnell veränderlichen Komponenten (AC-Komponenten) des Eingangssignals verringert ist. Der Schaltkreis in 16 ist zur Ausführung einer Analog-Digital-Umwandlung von Signalen, die von den Antennen eines Mobiltelefons empfangen wurden, sehr geeignet. Somit ist er für die Realisierung eines softwaredefinierten Radios einsetzbar.
Die Erfindung ist insbesondere geeignet für Dauerbetriebs-Szenarien, bei denen die Erfassung von sehr schwachen Differenzsignalen notwendig ist, auch wenn eine starke Hintergrundstrahlung vorhanden ist, solange diese Hintergrundstrahlung als quasi stationär bezüglich des interessierenden Signals angesehen werden kann, beispielsweise wenn dessen Frequenz ungefähr zehn Mal niedriger ist.
Der in 16 beispielhaft dargestellte Schaltkreis weist in seiner oberen Hälfte einen ersten Ast des ADCs auf, der in der Spannungs-Zu-Zeit-Betriebsart betrieben wird und mit Spannungen größerer Amplitude und niedrigerer Frequenz verarbeitet. Die untere Hälfte des Schaltkreises bildet einen zweiten Ast des ADCs, der in der Ladungs-Zu-Frequenz-Betriebsart betrieben wird und Ladungssignale, d.h. kleine Ladungspakete, verarbeitet.
Die beiden Äste des Schaltkreises arbeiten nach zwei verschiedenen Verfahren für die Umwandlung eines analogen Eingangssignals in zwei getrennte digitale und serielle binäre Datenströme, die dann zu einem einzigen digitalen und seriellen binären Datenstrom in einer ausschließlich digitalen und programmierbaren Art und Weise kombiniert werden. Diese beiden Äste bearbeiten gleichzeitig und unabhängig voneinander das Eingangssignal. Der erste Ast bearbeitet die gesamte Amplitude des Eingangssignals Vin(t) während der zweite Ast das Differenzsignal (Vin(t)) – Vbase) bearbeitet. Hierbei ist Vbase definiert als Vin(t) zum Zeitpunkt t = t0.
Der Kern des ADCs wird als digitale Zähl- und Steuerungseinrichtung, abgekürzt DCC, bezeichnet. Diese Einrichtung ist in diesem Schaltplan nicht detailliert dargestellt, da sie nur die benötigten Funktionalitäten für den korrekten Betrieb des ADCs liefert. Dies ist ein vollständig digitalisierter Schaltkreis, der Informationen von bestimmten Vorrichtungen im ADC erhält und andere Vorrichtungen im ADC steuert. Die digitale Zähler- und Steuerungseinrichtung DCC synchronisiert den Zeitpunkt, wenn der erste Ast die Bearbeitung von Vin(t) beginnt mit dem Zeitpunkt, wenn der Wert der Spannung Vbase festgelegt ist. Dies ist der gleiche Zeitpunkt zu dem die Differenz (Vin(t) – (Vbase)) dem zweiten Ast zugänglich gemacht wird.
Üblicherweise liegt ein für eine bestimmte Anwendung und Funktionalität interessierendes Signal gemeinsam mit anderen Signalen vor, die eine sehr unterschiedliche Amplitude und Frequenz haben können. Ebenso kann das interessierende Signal durch Signale niedrigerer Frequenz mit sehr viel größerer Amplitude überlagert sein. Diese niederfrequenteren Signale können als quasi stationär im Vergleich zum interessierenden Signal angesehen werden. Daher können diese Signale behandelt werden, als wären sie eine DC-Komponente des Gesamtsignals während das interessierende Signal als die AC-Komponente des Gesamtsignals angesehen werden kann. Mit der Kombination des Extrapolationsverfahrens und der direkten Umwandlung kann eine große DC-Komponente, die im Eingangssignal eventuell vorhanden ist, einmal im ersten Ast durch das Extrapolationsverfahren als Vbase digitalisiert werden. Der zweite Ast des ADCs wird nur mit relativen Änderungen dieses Wertes beaufschlagt. Daher steht die Gesamtheit der Bandbreite des zweiten Ast des ADCs zur Anpassung relativ zu dem Wert Vbase zur Verfügung und wird nicht zur Quantisierung einer großen DC-Komponente verwendet.
Das Extrapolationsverfahren wird nur dann ausgeführt, wenn das sich zeitlich verändernde Eingangssignal Vin(t) dies erfordert. Da bei der Ladung-Zu-Frequenz- Umwandlung die zeitliche Entwicklung des Differenzsignals (Vin(t) – (Vbase)) berücksichtigt wird und da dies ein asynchrones Verfahren ist, kann der Steuerungsbefehl zur Ausführung einer neuen Umwandlung mit dem Extrapolationsverfahren auch asynchron erfolgen in Abhängigkeit der Ergebnisse der direkten Umwandlung. Somit kann nach einem Hochfahren und einer Initialisierung oder nach einem vollständigen Zurücksetzen gesagt werden, dass der gesamte ADC asynchron arbeitet.
Die durch die Transistoren T14, T15 gebildete Schaltung und die durch die Transistoren T16/T17 gebildete Schaltung sind identisch und haben den einzigen Zweck, dem DCC Informationen bezüglich der Polarität des Signals, mit dem sie beaufschlagt sind, zuzuleiten. T14/T15 liefern diese Informationen über die Polarität des Eingangssignals Vin(t). T16/T17 liefern die Informationen über die Polarität des Differenzsignals Vin(t) – (Vbase).
Die durch die Transistoren T1/T2 gebildete Schaltung und die durch die Transistoren T22/T23 gebildete Schaltung dienen identischen Zwecken: Sie sollen den Komparatoren in jedem Ast die Spannungsniveaus zuleiten, die die gleiche Polarität wie das Signal am symmetrischen Anschluss des gleichen Komparators aufweisen. Der DCC liefert die Information bezüglich welche Referenzpolarität benötigt ist, das bedeutet ob die Transistoren "AN" oder "AUS" sind.
Im ersten Ast des ADCs liefern die Transistoren T8, T9, T10, T11 und die Kapazitäten C1 und C2 einen Ausgleich für die Schwellwertspannung der Transistoren T6 und T7 und stellen eine übliche Anordnung für Komparatoren dar. Die genau gleiche Funktionalität wird durch die Transistoren T29, T30, T31, T32 und die Kapazitäten C3 und C4 für den Komparator des zweiten Astes des ADCs erbracht.
Das Eingangssignal wird simultan parallel zu drei Schaltungen des Schaltkreises geführt:

1.) Die durch die Transistoren T14/T15 gebildete Schaltung. Die Transistoren T14/T15 liefern die Polarität des rohen Eingangssignals Vin(t) an den DCC. Basierend auf dieser Information sendet der DCC ein Steuersignal an die Transistoren T1/T2, um die Spannung Vref auf die gleiche Polarität der Spannung Vin(t) zu setzen.
2.) Die durch die Transistoren T3, T4 und T5 gebildete Schaltung. Die Transistoren T3/T4 sind die ersten Einrichtungen innerhalb eines Komparators und steuern welche Signale in welcher Abfolge an die Kapazität Cref angelegt werden. Der Transistor T5 legt eine Rücksetzspannung Vreset an die Kapazität Cref an. Die durch die Transistoren T12 und T13 gebildete Schaltung. Die Gates der Transistoren T12 und T13 werden synchron zu den Gates der Transistoren T3, T4 und T5 vom DCC gesteuert. Der Transistor T13 legt eine Rücksetzspannung Vreset an die Kapazität Cdiff an.

Schrittabfolge für eine Initialisierung:
Im folgenden Abschnitt werden die folgenden Abkürzungen verwendet:
VDD ist das Spannungsniveau der Energieversorgung für NMOS-Vorrichtungen.
VSS ist die Spannung der Energieversorgung einer PMOS-Vorrichtung.
VDD = –VSS. Beispielsweise für eine 0,18 μm Technik ist VDD = 1,8 V ein typischer Wert.
Vreset ist die Spannung zum Zurücksetzen der angeschlossenen Vorrichtung. In diesem Schaltkreis ist dies 0 V oder die Erdung.
Der Zeitpunkt t = t0 ist der Zeitpunkt, zu dem der Schaltkreis einer Initialisierung aufgrund des Hochfahrens oder eines vollständigen Zurücksetzens unterliegt.
Vin(t) ist das zeitveränderliche Eingangssignal.
Vbase ist das Eingangssignal zum Zeitpunkt t = t0, d.h. Vbase = Vin(t = t0)
Cref ist die Kapazität innerhalb des Komparators, die nach der Spannung-Zu-Zeit-Umwandlung arbeitet.
Vref+ ist die positive Referenzspannung für den Spannungs-Zu-Zeit-Betrieb.
Vref– ist die negative Referenzspannung für den Spannungs-Zu-Zeit-Betrieb.
Cthr ist die Kapazität innerhalb des Komparators, die in der Ladungs-Zu-Frequenz-Umwandlung arbeitet.
Vthr+ ist die positive Schwellwertspannung für den Ladungs-Zu-Frequenz-Betrieb.
Vthr– ist die negative Schwellwertspannung für den Ladungs-Zu-Frequenz-Betrieb.
Cdiff. ist die Kapazität, die das Differenzialsignal für den Betrieb des zweiten Astes liefert.
Der DCC sammelt Informationen über die Polarität der Spannung Vin(t) und steuert die Transistoren T1/T2 derart an, dass einer "AN" ist, d.h. er gibt die Polarität der Spannung Vref an, die an den Transistor T4 weitergeleitet wird.
Zeitpunkt t = t0
Die Transistoren T4 und T5 sind "AN", der Transistor T3 ist "AUS". An die Kapazität Cref wird die Spannung Vref geeigneter Polarität angelegt. Die Transistoren T12 und T13 sind "AN". An einen Anschluss von Cdiff ist die Spannung Vreset angelegt und an den anderen Anschluss das momentane Signale Vin(t).
Zeitpunkt t = t1
Der Transistor T3 wird eingeschaltet und die Transistoren T4 und T5 werden ausgeschaltet. An die Kapazität Cref ist nun die Spannung Vin(t) angelegt und daher wird die Differenz (Vin(t) – (Vref)) an die Gates der Transistoren T6 und T7 angelegt. Der Ausgang der Transistoren T6 und T7 wird vom DCC überwacht. T12 verbleibt aus. T13 wird ausgeschaltet.
Der Wert von Vin(t) unmittelbar vor denn Ausschalten von T13 zum Zeitpunkt t = t0 wird zu der Spannung Vbase. Von nun an, d.h. t < t1, ist die an der Kapazität Cdiff anliegende Spannung Vin(t) – Vin(t = t0), was entsprechend der vorstehend beschrieben Definition der Spannung Vbase das gleiche ist wie (Vin(t) – Vbase) solange der Transistor T12 eingeschaltet bleibt, ändert sich die Spannung Vin(t) – Vbase ständig und gibt die Änderungen der Spannung Vin(t) in Echtzeit an. T18 und T21 sind "AUS". T19 und T20 sind "AN", an T25 ist die Spannung Vreset angelegt.
Die Information bezüglich der Polarität von (Vin(t) – Vbase) wird in Echtzeit an den DCC über die Schaltung der Transistoren T16/T17 geleitet. Mit dieser Information übermittelt der DCC ein Steuerungssignal an die Transistoren T22/T23 um an den Transistor T24 die Spannung Vthr derselben Polarität wie (Vin(t) – Vbase) anzulegen. T24 und T26 sind "AN", T25 ist "AUS". An der Kapazität Cthr liegt die Spannung Vthr der gleichen Polarität wie (Vin(t) – Vbase) an.
Zeitpunkt t = t2
T18 und T19 werden eingeschaltet, T20 und T21 sind "AUS", T24 und T26 werden ausgeschaltet, T25 wird eingeschaltet. Wenn (Vin(t) – Vbase) den Wert der Spannung Vthr erreicht, mit der die Kapazität Cthr vorher aufgeladen wurde, wird der Ausgang der Transistoren T27 und T28 ein Brummen zeigen, das vom DCC erfasst wird.
Zeitpunkt t = t3
Sobald sich ein Brummen an den Ausgängen der Transistoren T27 und T28 zeigt übermittelt der DCC ummittelbar ein Steuerungssignal für ein lokales Zurücksetzen: T19 wird ausgeschaltet, T18 verbleibt eingeschaltet, T21 wird eingeschaltet, T20 verbleibt ausgeschaltet, T24 und T26 werden eingeschaltet, T25 wird ausgeschaltet. Daher wird die Kapazität Cthr erneut mit der Spannung Vthr der geeigneten Polarität, die sich geändert haben mag oder auch nicht, erneut aufgeladen.
Eine neue Abfolge der Schritte wie unter den Zeitpunkten t = t2 und t = t3 kann beginnen.
Wenn der Wert des Differenzsignals (Vin(t) – Vbase) nicht den Wert der Spannung Vthr erreicht bleibt die Kapazität Cref mit der Spannung Vthr aufgeladen und es zeigt sich kein Brummen am Ausgang der Transistoren T27 und T28. Dementsprechend verbleibt dieser Ast des ADCs in diesem Zustand bis (Vin(t) – Vbase) der Spannung Vthr entspricht oder diese übersteigt.
Die 17 und 18 zeigen zeitliche Abläufe des Betriebs der Ausführungsform aus 16.
Wenn der dynamische Bereich des Differenzsignals (Vin(t) – Vbase) zu groß ist, wird der Ausgang der Transistoren T27/T28 mit der durch die spezifischen Eigenschaften des Transformators vorgegebenen maximalen Geschwindigkeit umgeschaltet, so dass ein Zähler überläuft. Dies kann behoben oder vermieden werden durch das Erhöhen der Amplitude der Spannungen Vthr+ und Vthr–, das bedeutet, dass die Quantisierungsschritte erhöht werden und dementsprechend auch der Quantisierungsfehler.
Wenn der dynamische Bereich des Differenzsignals (Vin(t) – Vbase) zu groß wird, auch wenn die Spannung Vthr auf ihren maximal möglichen Wert gesetzt ist, wird ein vollständiges Zurücksetzen ausgeführt. Währenddessen erfolgt die Erfassung eines neuen Werts für die Spannung Vbase. Die Schrittabfolge ist identisch zu der vorstehend beschriebenen Initialisierung.

Claims

Verfahren zur Umwandlung analoger elektrischer Signale in einen Strom binärer Daten, wobei ein analoges elektrisches Signal (Vin) mit einem vorgegebenen Schwellenwert (Vref) verglichen wird und wobei ein erstes Signal erzeugt wird, wenn das analoge Signal kleiner ist als der Schwellenwert und ein zweites Signal erzeugt wird, wenn das analoge Signal größer ist als der Schwellenwert umfassend folgende Schritte: a) Anlegen einer Referenzspannung an die Eingangskapazität (Cref) eines Komparators, die dem vorgegebenen Schwellenwert Vref entspricht, b) direktes Anlegen eines analogen elektrischen Signals (Vin) an die Kapazität Cref, c) Erzeugung eines Änderungsimpulses, wenn das analoge elektrische Signal (Vin) den Wert des vorgegebenen Schwellenwerts (Vref) erreicht, d) beim Auftreten eines Änderungsimpulses wird ein internes Zurücksetzen der Kapazität Cref für eine Zeitspanne ausgelöst, die mit der Zeitkonstanten der Kapazität Cref zusammenhängt, und Wiederholen der Schritte a) bis d), e) Verwendung des Änderungsimpulses in einem Zähler zur Erzeugung des Stroms binärer Daten.
Verfahren nach Anspruch 1, wobei das analoge elektrische Signal aus einer begrenzten Menge an Ladungen besteht, die in einem Ladungsspeicher (CR) gespeichert sind und wobei die Anzahl der Änderungsimpulse gezählt wird, um einen Strom binärer Daten zu erzeugen, der dem digitalen Wert des analogen elektrischen Signals (Vin) entspricht.
Verfahren nach Anspruch 1, wobei das analoge elektrische Signal aus einem Spannungssignal (Vin(t)) besteht, das die Kapazität (Cref) teilweise auflädt und wobei die Änderungsimpulse zum Zählen der Zeit (Cref) verwendet werden, die benötigt wird, bis die sich ändernde Spannung an der Kapazität (Cref) den vorge gebenen Schwellenwert (Vref) erreicht, um den digitalen Wert des analogen elektrischen Signals aus (Tref), (Vref) und der Zeitkonstanten der Kapazität (Cref) zu errechnen.
Verfahren nach einem der vorgehenden Ansprüche, wobei der vorgegebene Schwellenwert (Vref) aus einem Satz festgelegter Spannungswerte ausgewählt wird.