JP2005535193A - 帯域幅をダイナミックに調整する非同期シリアルアナログデジタル変換方法 - Google Patents

Abstract

アナログ電気信号をディジタルデータに変換する新しい方法が開示される。ビット数（ダイナミックレンジ）の事前定義を必要としないシリアルスキームを提供する。入力のサンプリングとホールディングがない入力信号のディジタル処理を可能とする。入力信号の処理は、クロックがなく入力信号自身の時間展開に非同期に従属する。それによって、アナログ−ディジタル変換の帯域幅（ダイナミックレンジと変換速度の積）の調節を、入力信号の性質に従ってプログラム可能で動的に行うことが可能である。帯域幅の動的な調節は、コンパレータの入力コンデンサにおけるしきい電圧を、ディジタルに制御することによって実現される。しきい電圧は入力信号が生じたときに、コンパレータの出力における遷移をトリガーする。

Description

本発明は、一般的には集積回路で実行されるアナログ電気信号を２進数データのストリームに変換する方法に関し、特に、シリコン相補的金属酸化膜半導体（ＣＭＯＳ）回路および技術を用いて実行されるアナログデジタル変換に関する。

アナログ／デジタル変換器（ＡＤＣ）の基本的な問題点は、与えられた入力電圧値「Ｖin」対して、対応するデジタル２進数値「Ｂin」を求めることである。たとえば、１Ｖの入力電圧値は、２進数では、００００１０００でエンコードされ、１．２５Ｖの電圧値は、２進数値の００００１０１０でエンコードされる。特定の電圧値および電圧範囲に２進数値を割り当てるプロセスは、量子化と呼ばれている。

従来のＡＤＣの特性表示は、大抵は効果尺度に依存しており、すなわち：
（ａ）変換速度：１秒間のサンプル数で定義されるこの数値は、個々の変換が、どの程度早く行われるかを定義する；
（ｂ）分解能：この数値は、デジタル領域で入力電圧値の特性を記述するためにどのくらいのビットを使用するかを定義している。
（ｃ）ダイナミックレンジ：この計量は、ＡＤＣの分解能により捕捉されうる入力電圧値の範囲を定義するものであり、最小および最大の許容入力電圧レベルおよびビット数と密接に結び付けられている。

ＡＤＣの実施に関しては、３つの基本的な方法があり、以下に簡単に記述する。アナログ信号を２進数デジタル表示に変換するためには、多くのスキームがある。従来のＡＤＣは、入力信号の「瞬間」値を「捕捉する」ための「サンプルおよびホールド」（Ｓ＆Ｈ）回路を使用している。この「捕捉された」値は、変換される入力電圧である。次のサンプルが捕捉されるまでの時間間隔は、変換速度を定義する。Ｓ＆Ｈ回路は、通常コンデンサーとＡＤＣ回路によりデジタル化される電気信号を安定的に保持する回路よりなる。

ＡＤＣ変換法は、３つの主な類、すなわち直接法、フィードバック法および統合法に分けることができる。これらの方法は、異なる電力消費と、精度と、サンプリング速度特性を有している。

直接法では、ＡＤＣ回路は、直接入力信号を使用しまたそれを１セットのあらかじめ定められた参照電圧レベルに対して比較を行う。たとえば、Ｎビットの量子化を持ったパラレルあるいはフラッシュＡＤＣの実施において、入力電圧を２^N−１個のコンパレータと比較する。各コンパレータの出力は、特定のビット位置に対する入力信号のデジタル値を定める。これは、きわめて迅速な方法であるが、Ｎビットに対する変換ビットの数が大きくなり禁制的コスト増加を伴って、実施は、２Ｎ個のレジスタと２^N−１個のコンパレータを持った電気的メッシュを持たねばならない。この方法もノイズ問題を起こしがちである。

このカテゴリーにおいて、しばしば「パイプラインのあるＡＤＣ構成」と呼ばれるサブ−レンジＡＤＣがある。サブ−レンジスキームにおいては、Ｂビットの分解能を持ったＮ変換ＡＤＣが、Ｎ×Ｂビットの分解能を達成するために、多段になっている。この考え方は、各ＡＤＣは、変換を巧く洗練し、第１ＡＤＣが、高次の最も有意なＢビットを変換し、次のＡＤＣが、次のＢビットを変換する等々。各段階において、入力信号は、カスケード中のその点において解かれるビットに対応したアナログ値を用いて引き去られ、その結果Ｂビットの次のセットが変換される。このスキームは、アナログ信号減算器回路に加えて、同数のＡＤＣおよびアナログ−デジタル変換回路を必要とする。電位控除は、アナログ減算を必要とし、このためノイズ問題を起こしがちである。きわめて高いスループットを達成できるが、変換の待ち時間すなわち単一変換が完了するまでの時間が、相対的に遅くなる。

フィードバック法では、信号に対する２進数表示は、入力信号に対する実行中の参照信号の比較により、間接的に達成される。２つの信号がマッチするとき、変換は停止され、実行中の参照信号に対する対応する２進数表示が、報告される。このクラスの変換スキームの例として、「単一スロープ法」および「２−スロープ法」が含まれる。

このカウンターベースのアプローチの１つの型は、トラッキングあるいは「連続近似」変換である。入力電圧のフル２進数表示をすぐに発生しようと試みるよりはむしろ、この方法は、フル２進数値を誘導するための一連の工程に依存している。レジスタは、アナログ−デジタル変換器（ＤＡＣ）に接続され、それはさらにＤＡＣの出力を入力信号に対してチェックするコンパレータに接続されている。まず、この方法は、高次のビットを求め、次にフル２進数値が求められるまで、低次のビットを求める。レジスタの最も有意な未決定の未検査ビットを続いて設定することにより、この変換は行われる。その設定に対するＤＡＣ出力が、コンパレータ出力により示される入力信号を超える場合には、レジスタの一定のビットは、ゼロに設定される。入力信号を超えない場合には、レジスタのビットは、ゼロに設定され、変換は、レジスタの次のビットに進む。

連続近似法には多くの方法がある。そのいくつかは、電圧、すなわち入力電圧あるいはＤＡＣにより発生される参照電圧のいずれかの電圧の比較を使用している。全ビットが決定されるまで２進数探査法を用いて、この比較が進行する。デルタシグマ法として一般化されている他の一般に使用されているアプローチは、デジタル・アップ／ダウン・カウウンターを使用することからなり、その中では、入力信号および補助ＤＡＣによるデジタルカウンター値のアナログ変換のあいだの電位差に基づいて、カウンター値は、増加されるか減少されるかする。結局、カウンターは、非常に早く変化する信号にはついていけないから、入力信号をトラックするこの方法は、変換の精度とトラッキング速度とがトレードオフになっている。

他のバージョンは、「電圧対時間」あるいは「電圧対周波数」変換アプローチである。この方法の場合、入力アナログ電圧に対応した入力２進数デジタル値は、デジタルカウンター値により求められる。この「電圧対時間」変換アプローチでは、カウンターは、ゼロから、アナログ値すなわちカウンター値のデジタル−アナログ変換の結果が、入力アナログ電圧を超えるまでカウントできる。「電圧対周波数」変換アプローチでは、カウンターには、一連のデジタルパルスが設けられ、単位時間当たりのパルス数（すなわち周波数）は、入力電圧の値に比例する。一定の時間間隔で発生されたパルス数は、入力アナログ電圧に対応した２進数デジタル値を決定する。このカウンター変換法は、単一のアナログコンパレータからなる。カウンターの１入力が、入力信号になっている。他の入力は、ＤＡＣ回路により発生したアナログ信号に接続され、こちらのほうは２進数デジタルカウンターに接続される。ＤＡＣ出力が入力信号に等しくなるかあるいは超えるまで、カウンターは、作動し続ける。このことが起きると、コンパレータ出力は、活性になり、２進数カウンターを止めこのため変換を停止する。前記の全ての方法のうち、この方法は、最も遅いが、最も正確で、生の速度が問題にならないときには大変魅力的である。

統合法では、入力信号振幅を続いて測定される時間間隔に変換することにより、量子化が完了する。この単一スロープ法は、このクラスの中で最も簡単な方法であり、コンデンサーに入力信号電圧を負荷すること、およびコンデンサー電圧が定められた参照値に到達すると停止するカウンターを使用することからなっている。２スロープ変換法は、コンデンサーデザインに関係するパラメータの変化に対してより鈍感な方法のバージョンである。これらの方法は高度に線形であり入力ノイズを拒絶するのに優れているが、これらは、大変遅い。他のスキームは、第１次デルタ−シグマである。このスキームは、デルタ−シグマ変調器、デジタルフィルター、デシメーターからなり、全体の変換の信号ノイズ比（ＳＮＲ）の向上に寄与する過剰サンプリングのスペクトル効果に依存している。

これら方法にはいくつかの工夫が存在する。たとえば、現在の技術水準のパイプライン変換実施は、連続近似法の変異体を使用し、このため、各変換段階は、入力電圧の部分を変換することのみに焦点を当てることが出来て（フル振幅よりはむしろ）、このために、全体の変換遅延という高い犠牲を払って変換のスループットを増加させる。デルタ−シグマ法に関しては、前記のように、他の変形として、単一の増加／減少ビットよりはむしろ多重ビットを使用する。

従来の応用に関しては、短バーストあるいは高速変化信号すなわち高周波信号の取得などのために、生の速度が最も重要であるときには、「フラッシュＡＤＣ」が、応用に使用される。速度より精度がより重要であるときには、「電圧−周波数」法が、使用される。

応用によっては、いくつかの方法が、その他のものに対して好ましい。たとえば、デジタル写真用画像センサーにおいては、アナログ−デジタル変換は、画像センサー中の全ての画素に対して連続に行われなければならないとすれば、精度と画素数は、トレードオフにならねばならない。しかし、画素の２次元配列は、大量の平行処理に対して高度に適合しており、その中では各列は、自身のＡＤＣを持つことができる。平行処理におけるさらなる工程は、ＡＤＣ用の回路面積が、画素用全面積と比べて妥当であるという前提で、「画素中ＡＤＣ」を有することである。画素中ＡＤＣは、電圧／周波数方法が、部分的にはその精度のために、また部分的にはその低いトランジスタカウントのために、有利とされてきたタイプの応用である。画像センサー分野においては、アナログ−デジタル変換の従来の速い方法は、全トランジスタ数について、実施コストが高いために不適当である。

従来の全スキームは、入力信号、すなわち電圧は、短時間のあいだ一定に保たねばならないという事実に依存している。この作用のために、従来の構造は、サンプルアンドホールド（Ｓ＆Ｈ）回路を有している。Ｓ＆Ｈ回路は、この電圧を２進数表示に変換するかぎり、電荷を蓄え、入力電圧を維持するコンデンサーより、基本的には成り立っている。さらに、この実施は、変換率が固定的に（ハード配線により）に定められ、後者は、Ｓ＆Ｈ回路が入力電圧値を維持する時間に依存している。このホールド間隔は、変換時間であり、ＡＤＣにおける残りの操作に対する時間基準を定めている。

現在の構造の他の基本的な態様は、変換に寄与するビット数は、固定的にあらかじめ定められているということである。たとえば、パラレルＡＤＣあるいはフラッシュＡＤＣにおいては、手段中の工程数は、ビット数を定めている。連続近似アプローチにおいては、ＤＡＣもまた、あらかじめ決められたビット数をもつ必要がある。電圧／周波数変換方法の従来の実施においては、デジタルカウンターもまた、あらかじめ決められたビット数をもっている。

ひとたび定められると、サンプリング／変換およびビット数というこれらの２つの基本的パラメータは、現在のデザインを束縛し、柔軟なデジタルプログラマブルＡＤＣを許容しない。このために、ＡＤＣの利用可能帯域幅を管理することはできないし、入力信号および／あるいは変換要素の特性を変更するためにそれを適用することはできない。この文書の中で記載したＡＤＣ構造は、非常に柔軟である。それは、非常に小さな微分信号に対する電圧対周波数変換の精度と、大きな振幅入力に対する外挿スキームとを結び付けている。

集積回路に用いられる製造技術および特にＣＭＯＳ技術に関して、歴史的には、「ムーアの法則」の背後にある主な原動力は、ロジック回路およびメモリ回路などの純粋なデジタル回路であった。ＩＣ中にアナログ回路要素を取り入れると、漏洩電流とアナログ要素の電気パラメータの変化を減少させるために、製造プロセスのよりいっそう厳格な管理を必要とすることになる。応用によっては、バイポーラトランジスタなどのより能動エレメントを含む必要があり、このために、製造工程に特別の処理工程を追加する必要が生じる。さらに、この特別の処理工程は、他の工程と相互作用し、全製造プロセスは、広範に高価な細かい調節を必要とすることになる。最先端アナログＣＭＯＳプロセス技術は、同一ベンダー（シリコン鋳造工場）から入手可能な最先端デジタルＣＭＯＳプロセス技術の１世代あるいは２世代後に遅れている。さらに、ＣＭＯＳスケーリングの法則は、おおまかには作動電圧をＭＯＳＦＥＴの物理的寸法に同じように比例したスケールに指示する（これは、一定電場スケーリングと呼ばれている）。ノイズレベルのスケーリングは、作動電圧のスケーリングに従わないから、ＣＭＯＳスケーリングはアナログ回路設計に深刻な問題点を引き起こしており、このため、信号対ノイズ比が低下する。アナログ回路設計が、１Ｖ以下の作動電圧に対して実用的であるかどうかは、非常に疑問である。

したがって、加算器および減算器などのアナログ回路エレメントを必要としない、最先端デジタルＣＭＯＳプロセス技術を用いて製造できるＡＤＣ設計をもつことが、大いに期待される。より進んだ（小型の）ＭＯＳＦＥＴのさらに良好な高周波性能により、バイポーラトランジスタの製作を不必要とする重大な問題を含めて、２世代以上進んだＣＭＯＳプロセス技術を使用することは、多くの利点がある。他の利点は、そうしなければ特別のＩＣを必要とする機能の共統合化を可能にし；電力消費の継続した低下を伴い、熱除去および電池寿命に恩恵インパクトを与える低電圧動作を可能にするより洗練されたデジタル回路を包含しており；小型のトランジスタは、ウエハー当たりのＩＣの数を増加させ生産コストの低下を意味する

［発明が解決しようとする課題］
本発明の第１の目的は、入力信号のデジタル処理を可能にする回路エレメントを用いて実施することができる新しいアナログ／デジタル変換方法である。

本発明の第２の目的は、ビット数をあらかじめ定めることなく入力信号のデジタル処理を可能にする新しいアナログ／デジタル変換方法である。

本発明の他の目的は、入力信号をサンプリングすることもホールデイングすることもなく入力信号のデジタル処理を可能にする新しいアナログ／デジタル変換方法である。

さらに、本発明の他の目的は、入力信号のデジタル処理は、クロックがなく、入力信号自身の時間展開に非同期的に依存していることを特徴とする新しいアナログ／デジタル変換方法である。

本発明の他の目的は、入力信号の特性関数にしたがって変換速度に対してダイナミックレンジを交換し、動的にデジタルプログラム可能な帯域幅の管理を可能にする新しいアナログ／デジタル変換方法である。

［課題を解決するための手段］
本発明の方法は、ビット数（ダイナミックレンジ）をあらかじめ定めることなくシリアルスキームを提供する。この方法は、入力信号をサンプリングすることもホールデイングすることもなく、クロックもなく、入力信号自身の時間進化に非同期的に依存している。それにより、入力信号の特性にしたがって、アナログ／デジタル変換プロセスの帯域幅（ダイナミックレンジと変換速度の積）のプログラム可能で動的な調整が達成できる。帯域幅の動的な調整は、コンパレータの入力コンデンサーにおけるしきい値をデジタル的に制御することにより達成され、またそれが、入力信号に適応したときには、コンパレータの出力の遷移をトリガーする。

デジタル制御ユニットは、コンパレータの出力をモニターし、ひとたび遷移を検出すると、同じコンパレータの入力コンデンサーのリセットをするようにコマンドを発する。このようにして、入力コンデンサーのリセットは、コンパレータの出力における遷移の発生に非同期的にリンクしており、このことは、入力コンデンサーが事前電荷注入されるしきい値を、入力信号が越えたときのみ生じることになる。したがって、入力信号がしきい値以下に留まっている限り、コンパレータの出力における遷移はなく、入力コンデンサーのリセットもない。入力コンデンサーは、連続して入力信号にさらされ、このようにして最小の回路動作および最小の電力消費で入力信号の定常的なモニタリングが可能になる。

この方法は、電圧信号およびリザーバに貯蔵された電荷信号に適用することができる。本開示は、電圧入力信号および電荷入力信号に適した本発明の方法の多重例示の実施を提供する。

電荷信号に応用された本発明のアナログ−／デジタル変換の方法は、たいへん小さな良く定められた「電荷パケット」が、「電荷リザーバ」から引かれるという「電荷対周波数」スキームを用いて実施できる。「電荷リザーバ」中の残留電荷が、「電荷パケット」より小さくなったとき、このプロセスは、停止する。リザーバ中の電荷の量子化は、「電荷リザーバ」が空になるまで、すなわちその残留電荷が１つの「電荷パケット」より小さくなるまで、どのくらい多くの「電荷パケット」が「電荷リザーバ」から引かれたのかをカウントすることにより、成し遂げられる。

電圧信号に応用された本発明のアナログ／デジタル変換の方法は、入力信号が小さなコンデンサーを横切る過度的変動から外挿される「電圧対時間」スキームを用いて実施できる。コンデンサーを横切る過度的な電圧が既知のよく定義された参照電圧に到達するまでの時間が、入力電圧が何かを外挿するために使用される。参照電圧の知識、コンデンサーの時定数の知識、過渡的な電圧が参照電圧に到達するまでにとられる時間の知識により、分析式を通して入力電圧の計算ができる。

電荷信号に対するＡ／Ｄ変換方法
電荷信号に用いられる場合、本発明の方法は、あらかじめ定められた少量（１「パケット」）の電荷を、リザーバから引くことにより、「電荷パケット」中に存在する電荷量を量子化する。リザーバ中の電荷量が、「電荷パケット」より大きい限り、もう１つの「電荷パケット」を前記リザーバから引くことができる。量子化プロセスは、リザーバから除去される全パケット量をカウントすることからなっている。

「リザーバ」中の電荷量はアナログ量であるけれども、「電荷パケット」が既知の正確に定められた量であるから、電荷減算は、それ自身「デジタルプロセス」である。換言すれば、変換プロセスは、アナログ電荷リザーバから少量の「デジタル量」の電荷を差し引くことにより働く。

電荷パケットは、コンパレータの入力コンデンサー（Ｃref）の事前電荷注入を経由して定められる。事前電荷注入を行った電圧は、「電荷パケット」の正確なサイズを定める。

図１および図２は、電荷対周波数変換の操作原理を図示する例示回路を示している。２つの図は、コンデンサーＣＲで表わされる「電荷リザーバ」を示し、それは、金属酸化膜半導体（ＭＯＳ）コンデンサーによるＣＭＯＳ技術、あるいはｐｎ接合コンデンサーを経由して、実施される。

図１の実施においては、外部リセット信号は、「電荷リザーバ」ＣＲおよびコンパレータのあいだの経路に取り込まれる。

初期化手順
初期化手順は、外部リセットによりトリガーされる。「電荷リザーバ」（ＣＲ）は、コンパレータから切断されている：Ｔ１はオフで、Ｔ３はオンである。
入力コンパレータＣrefの事前電荷注入：Ｔ２はオフで、Ｔ４はオン，Ｔ６はオフ、Ｔ７はオンである。

量子化手順
外部リセットなし：「電荷リザーバ」（ＣＲ）が、コンパレータに接続されている。Ｔ１はオンで、Ｔ３はオフである。
ＡＤＣは、スタンドバイモードになっている：Ｔ２はオンで、Ｔ４はオフで、Ｔ５はオフで、Ｔ６はオンで、Ｔ７はオフである。

この実施の動作モードを図示するタイミング図表は、図３に示される。

もし「電荷リザーバ」（ＣＲ）中の電荷量が、Ｃrefが事前注入される電荷より大きいときには、電荷パケットＱref＝Ｃref×Ｖrefは、リザーバＣＲから除去される。
「電荷リザーバ」（ＣＲ）における初期条件（ｔ＝０）は：
Ｖcr（ｔ＝０）＝Ｑcr（ｔ＝０）／Ｃcr
電荷の１パケット分Ｑref（ｔ＝１）を引いた後、電荷リザーバは
Ｖcr（ｔ＝１）＝［Ｑcr（ｔ＝０）−Ｑref］／Ｃcr を有する。

その瞬間および同時に、コンパレータの出力で遷移が起こり、順番に入力コンデンサーＣrefの内部リセットをトリガーする。内部リセットは、電荷リザーバからＴ６を切断し、Ｃrefを放電することからなる。これは、コンデンサーＣrefの時間定数に関係するしばらくのあいだＴ２をスイッチオフおよびＴ４をスイッチオンにしてデジタル制御ブロックを経由して行われ、それは、簡単なテスト手段により見出すことができる。Ｃrefを放電するのに必要な時間間隔が終了するとすぐに、デジタル制御ブロックは、Ｔ２をオンにし、Ｔ４をオフにすることにより、ＣrefをリザーバＣＲ中の電荷にさらすことになる。

コンパレータがスタンドバイモードになり、リザーバＣＲ中の電荷量がＱrefより小さくなるという与えられた瞬間に、コンパレータは、リザーバＣＲ中の電荷量がＱrefより増加する瞬間まで、スタンドバイモードのままである。コンパレータ中の入力コンデンサーＣrefに、Ｑref＝Ｃref×Ｖrefだけ事前電荷注入をすると、電荷パケットのサイズが、設定される。電荷パケットが、リザーバから除去されるたびに、遷移がコンパレータの出力で起こり、またそれは、「デジタル制御」ブロックによりモニターされ、その例示実施は、図４に示される。

デジタル制御が、コンパレータの出力で遷移を検出すると、それは、コンパレータの出力をリセットするようにコマンドを送り、さらに順番に他の遷移に導く（第１遷移と反対に）。これらの２つの遷移は、パルスを形成し、またその幅は、デジタル制御に関連しており、またコンパレータの入力コンデンサー（Ｃref）の放電と関係している。コンパレータの入力におけるコンデンサーのリセットは、コンデンサーをすぐさま再び電荷注入に使用できるようにさせ、このようにして、他の電荷パケットがカウントされる。

減算の数Ｎに対して、「電荷リザーバ」ＣＲは；
Ｖcr（ｔ＝Ｎ）＝［Ｑcr（ｔ＝０）−Ｎ×Ｑref］／Ｃcr である。

パルスの数は、電荷リザーバから除去された電荷パケットの数に等しく、このために、「電荷対周波数」変換が起きる。このパルスは、「カウンター」ブロックとして図示されているが、グレイコードカウンターを増加させるのに使用され、それは、遷移の数を最小限にするために使用され、したがってエネルギー消費が最小になる。このカウンターは、外部回路が静的メモリデバイスの内容として、値を読み出すようにさせる。

コンデンサーのリセットは、コンパレータの出力が、状態を変化させたときのみ起こり、このことは、同様に入力信号に依存している。コンパレータの入力コンデンサーが、事前電荷注入される電圧を変化させることにより、電荷パケットのサイズを変化させる能力とともに、スキームのシリアルな性質が、プログラム可能なダイナミックレンジ、すなわち量子化ビットの数およびしたがって変換速度を可能にし；より小さな電荷パケットは、多くのビットを可能にするが、電荷リザーバから差し引かれる電荷パケットの数を増加させることになり、このために電荷リザーバを完全に放電させるのに、より長い時間がかかることになる。

電荷リザーバは、電荷引き去りプロセスを経由した量子化が行なわれる間であっても、どんなときでもより多くの電荷が加えられるようなオープンシステムでありえる。したがって、入力信号の「サンプリングおよびホールデイング」は、起こらない。電荷削減を経由した電荷カウントは、リザーバ中の電荷がデジタル電荷パケットの振幅を超える限り、停止しない。もしリザーバ中の電荷が、コンパレータの参照コンデンサー中の電荷よりも小さいときには、コンパレータは、より多くの電荷がリザーバに加えられる瞬間まで、「アイドル」モードで待機する。実際の「電荷リザーバ」（コンデンサー）が、最大容量を持つと仮定して、電荷引き去りプロセスは、リザーバ中へのより多くの電荷注入速度よりも、早くするべきであり、このためフル容量には、決して到達しない。

このアプローチは、同期時計信号に依存しないが、むしろデジタルパルス列を発生させるために、内部の「非同期フィードバック」経路を使用するから、提案されたアプローチは、非常に低い静止した電力消費を達成できる。したがって、それは、「シリアル非同期変換スキーム」とみなすことができ、その中では、入力信号のダイナミックレンジに関して、あらかじめ前提を設けない。

提案されたスキームは、基本的には、以前のべた設計と調整可能な利点を持ったアナログ素子はない。コンデンサーＣrefは、蓄積された電荷が、あるしきい値以下あるいは以上であるかを識別するために使用され、特別な電荷の正確な値を蓄えるために使用されない。この意味において、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などのデジタルメモリに使用されるコンデンサーと大きな類似性がある。これらの回路／応用において、コンデンサーに蓄えられた電荷は、電荷が、ある参照値以上か以下かを感知して読み取られる。したがって、参照コンデンサー（Ｃref）およびこのアナログ−デジタル変換スキームは、アナログ素子を必要としていないということは、完全に正当化されよう。

図２の実施において、グローバル外部リセット信号は、「デジタル制御」ブロックを経由したルートをとる。

初期化手順
初期化手順は、外部リセットによりトリガーされる。「電荷リザーバ」（ＣＲ）は、コンパレータから切断されている：Ｔ１はオフで、Ｔ２はオンである。
入力コンデンサーＣrefの事前電荷注入：Ｔ３はオンで、Ｔ４はオフ，Ｔ５はオンである。

量子化手順
「電荷リザーバ」ＣＲが、コンパレータに接続されている。Ｔ１はオンで、Ｔ２はオフである。
ＡＤＣは、待機モードになっている：Ｔ３はオフ、Ｔ４はオンで、Ｔ５はオフである。

この第２実施の動作モードを図示するタイミング図は、図３に示される。

本発明のアナログ／デジタル変換方法の電荷信号に対する例示応用は、画像センサー用、特にＣＭＯＳ画像センサーのためのものである。光検出の固有の性質は、光子の数あるいはフォトダイオード上に衝突する光強度に比例した限定された量の電荷を生じる信号のタイプである。光が吸収されるあいだの時間は、通常「シャッター時間」と呼ばれている。この時間のあいだ、限定された数の電荷が、集められ、読み取りおよび／あるいは量子化の瞬間まで「電荷リザーバ」中に蓄えられる。

他の応用は、光ファイバー通信信号を光から電子領域に変換するために使用されるオプトエレクトロニクストランシーバを包含している。このセクションでは、本発明のＡＤＣが、ＣＭＯＳ画像センサーにどのように応用できるかを詳述する。

典型的には、ＣＭＯＳセンサーマトリクス中の光検出器エレメントは、ｐｎ接合フォトダイオードである。これらのフォトダイオードは、ガイガーモードで操作されないので、それらは、信号振幅が吸収された光子の数に直線的に比例しているアナログ信号を生み出す。この「光電圧モード」においては、各光子は、１つの電子―ホール対を生じる。アバランシェモードでは、ゲインメカニズム−衝撃イオン化による増加があり、これにより１つの光子は、数百あるいは数千の電子―ホール対を発生させる。

アナログ−デジタル変換は、異なった構造オプションによりＣＭＯＳ画像センサーに取り入れることができる。本発明のＡＤＣは、つぎの異なった構造オプションのいずれかを用いて使用することができる：
−１つのＡＤＣが、センサーマトリクスの全画素からのアナログ信号を変換する。
−センサーマトリクスの列当たりの１つのＡＤＣ
−各画素内の１つのＡＤＣ

現在のところ、最も普通のタイプのＣＭＯＳ画像形成機は、アクテイブ画素センサーであり、その中では、各画素内の回路が、電荷信号を電圧信号に変換し、またそれが、その後デジタル信号に変換される。

「センサーマトリクスの列当たりに１つのＡＤＣ」に適した配列を、図５および６に示す。これらの配列は、２つの追加のトランジスタＴｒおよびＴ０をそれぞれ有して、図１および図２の回路と同じＡＤＣを包含する。電荷リザーバは、ＡＤＣの近接したところでなく、実際列金属ラインに亙って多重化されている。画素領域は、フォトダイオードを示すものでもなく、−もしあったとしても−フォトダイオードを制御する回路を示すものでもない。

追加のトランジスタＴｒは、行（Ｒｏｗ）選択信号によりオンおよびオフにされる。金属列中の全画素は、同一の金属線に亙り連続的に読み取られる。行選択信号は、どの画素が、金属線にアクセスを持っているかを選択する。追加トランジスタＴ０は、画素読み出し用金属線を放電するためのトランジスタである。Ｔ０は、初期化手順あるいは外部リセットコマンドあるときに作動する。

電圧信号に対するアナログ−デジタル変換方法
外挿による変換は、コンデンサーＣrefを交差して瞬時電圧Ｖ（ｔ）により捕らえられる値Ｖrefに到達するまでの時間間隔デジタル表示を得るための単一傾斜法を使用する。

コンデンサーを交差した瞬時信号を用いた作業は、定義によりサンプル＆ホールド（Ｓ＆Ｈ）回路を必要としないスキームであり、このため開口ジッターなどの問題を回避できる。さらに、外挿変換スキームは、あらかじめ定められたダイナミックレンジの束縛もなくなり、またそれは、Ｓ＆Ｈ回路において予想される電圧振幅により、典型的には賦課される。

さらに、外挿法は、外部から与えられた同期信号には依存しない。クロック信号は、時間ベースを指示するためには使用されないが、入力信号が、Ｖref値に到達するまでの時間をカウントするためにのみ使用される。変換を実行するためにとられる最小時間間隔、すなわち、コンデンサーＣrefを交差する一時的電圧Ｖ（ｔ）が値Ｖrefに到達するまでの時間間隔は、クロックＴclockの振動周期より常に長くなければならない。

外挿法の概念は、一定入力電圧Ｖinに対する、電荷注入コンデンサーＣrefを交差した一時的電圧の分析モデルに基づいている。

実際には、入力信号は、一定ではなく、時間の関数Ｖin（ｔ）である。しかし、外挿による変換に必要な時間間隔は、入力信号がかなり変化するに必要な時間間隔よりもかなり小さい場合には、入力信号は、一時的変動に比較して一定となりうる。このような条件下で、ここに記載した外挿スキームは、完全に有効なものとなる。この前提がくずれる場合、すなわち入力信号Ｖin（ｔ）が、変換に必要な時間間隔と同等あるいはそれよりも短い時間間隔で変化する場合には、入力信号の「サンプリング＆ホールデイング」効果と幾分かの類似性を持った時間平均化効果がある。換言すれば、外挿スキームは、最大変換周波数に近い周波数を持った入力信号Ｖin（ｔ）の成分に対しては、正確ではなくなる。

外挿法は、２つの局面をもっている。第１の局面は、入力信号が、公知の電圧レベルに到達する時間間隔の測定である。第２の局面は、コンデンサーを交差した最終電圧値がどのようであるべきかというデジタル値を得るための一連の分析式を使用することである。

外挿スキームが、アナログ入力信号の絶対振幅をどのようにして得るのかを、以下の式が、示している。残留電荷注入抵抗Ｒを伴ったコンデンサーＣrefを交差する電圧は、以下の分析式（１）により与えられ、そこでは、「Ｅｘｐ」は、自然指数関数を示す。以下の式では、時間可変入力信号Ｖin（ｔ）は、それが瞬時および変換中では一定であると仮定しているから、単にＶinと表示される。
Ｖ（ｔ）＝Ｖin×｛１−Ｅｘｐ［−ｔ／（Ｒ×Ｃref）］｝ （１）

与えられた一定の参照電圧Ｖrefに対して、０＜Ｖref＜Ｖinであるから、電圧Ｖ（ｔ）が、Ｖrefに到達する時間Ｔrefと定義できる。
Ｖref＝Ｖ（ｔ＝Ｔref）＝Ｖin×｛１−Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］｝ （２）
これを変形すると、
１−（Ｖref／Ｖin）＝Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］｝ （３）

簡単な代数演算の後に、Ｔrefに対しては、分析式（４）に到達する。式中「Ｌｎ」は自然対数関数を表わす。
Ｔref＝Ｒ×Ｃref×Ｌｎ［Ｖin／（Ｖin−Ｖref）］ （４）

Ｖrefのデジタル値は、特定の既知の電圧に対応したレジスタの内容であるから、既知である。コンデンサーＣrefの時定数Ｒ×Ｃrefは、簡単なテストと検定手段で見出すことができる。

Ｒ×ＣrefおよびＶrefがわかれば、式（５）に示すように、ＶinをＲ×Ｃref、ＶrefおよびＴrefの超越関数として表わすことができる。
Ｖin＝Ｖref／１−Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］ （５）

ＶrefおよびＲ×Ｃrefに対するデジタル値を有するこの手段は、どのＴrefに対しても、次の式を評価することができて、Ｖinに対するデジタル値を得ることができる。
Ｖref／｛１−Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］｝

上述したアナログ−デジタル変換方法は、異なった方法で実施することができる。以下の２つの方法が、例示の目的で与えられる。

図７は、正極性のみの入力電圧信号を取り扱うための本発明の第１可能な実施を例示する回路図である。この実施は、ハードウエアの積算器を含む。この実施の場合、クロックがひとたび止まると、時間Ｔrefに対するデジタル値は、式Ｖref／｛１−Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］｝中に差し込まれる。この式は、望みの変換速度と両立しうる時間間隔で評価される。可能な最高変換速度は、ハードウエアの積算器を必要とする。

図８は、正極性のみの入力電圧信号を取り扱うための本発明の第２可能な実施を例示する回路図である。この実施の場合、クロックがひとたび止まると、「制御」ユニットが、３次元の表を眺めて、変換に使用されるＶrefの特定値に対して、Ｖinのどのデジタル値が、クロックにより与えられる時間に対応しているのかを見出す。この表は、式Ｖref／｛１−Ｅｘｐ［−Ｔref／（Ｒ×Ｃref）］｝により、Ｖrefの値の範囲に対して、および定数Ｒ×Ｃrefに対してＶinのあらかじめコンピュータで計算された値をもっている。ＶrefおよびにＴrefに対するエントリの数に依存して、この表は非常に大きくなりうる。

図９では、正極性および負極性の入力信号を取り扱うための本発明の第１可能な実施を例示する回路図が、示されており、また図１０では、正極性および負極性の入力信号を取り扱うための本発明の第２可能な実施を例示する回路図が、示されている。

図中に見られるように、相対する極性の入力信号は、同源ではあるが別のブランチで処理される。正の入力電圧を取り扱うブランチは、正のＶref（Ｖref＋と呼ぶ）、正のＶpr（Ｖpr＋と呼ぶ）および正のＶＤＤ（ＮＭＯＳデバイスに対する電力供給の電圧レベル）をもっている。負の入力電圧を取り扱うブランチは、負のＶref（Ｖref−と呼ぶ）、負のＶpr（Ｖpr−と呼ぶ）および負のＶＤＤ（ＶＳＳと呼ぶ）をもっている。

提案されたスキームにおいては、Ｖref（正の電圧および負の電圧の両方に対して）の振幅は、デジタルでプログラムできる、すなわちあらかじめ決められた電圧値のセットから選択される。これらは、簡単な方法で実施できる。図１１は、正の電圧を取り扱うためのＮＭＯＳデバイスを用いて実施される例示回路を示す。図１２に示された同様のスキームは、負の電圧を取り扱うためのＰＭＯＳデバイスを用いて実施される

本発明のアナログ−デジタル変換方法は、出力２進数ストリームのビット数をあらかじめ定めたり、あるいは制限したりしないけれども、この方法の実施は、異なったパラメータであるＶref、Ｒ×Ｃref、Ｔref、クロックの分解能、ハードウエアの積算器の精度などの表示に対して、ビット数を選択するように強いられる。

検定工程は、入力電圧をたとえば５Ｖの予想される最大入力信号電圧に固定することにより、また時定数Ｒ×Ｃrefの値を定めるために、他の参照電圧たとえば１Ｖを用いることにより、達成される。どのコンデンサーに対しても、この値は、決めなければならないし、ただ１回は、レジスタ中に蓄えなければならない。その手段の後、この値は、計算におけるその後の使用に用いられる。

他の考慮しなければならない因子は、提案した方法の量子化プロセスの中で、式（４）の解に対する固有のデジタル近似による精度のロスの可能性のあることである。デジタル制御回路は、Ｖrefに対する目標値を意味する操作ポイントを選択することができ、そのために、コンデンサーＣrefを充電が電圧Ｖrefに到達するまでの時間が、量子化ビットの充分大きな数を持つという観点から、「良好な」選択となる。

量子化できる入力信号の最大周波数を制限するこの変換速度は、時間間隔Ｔrefすなわち入力信号がＶrefにマッチするのに必要とする時間に依存しており、また逆に比例している。したがって、Ｖref値が小さいほど、カウンターが作動している時間間隔Ｔrefが、短くなり、そのために変換速度が、より速くなる。この制限においては、この変換法により追跡できる入力信号の最大周波数は、クロックＴclockの振動期間である可能な最短時間間隔に、逆に比例している。逆に、クロックＦclockの周波数が高いほど、変換法が追跡できる入力信号Ｖin（ｔ）の最大周波数は、高くなる。

図１３は、パラメータ Ｖin、Ｖref、Ｒ×ＣrefおよびＴrefの定義を用いてコンデンサーの電荷蓄積を示す。

一方、より大きな値のＶrefは、カウント用の時間間隔Ｔrefが長くなることを意味し、それは、入力信号Ｖin（ｔ）の同じ値に対して多くのクロックサイクルがあることを意味する。与えられたＶin（ｔ）の値に対するクロックサイクル数が、大きければ大きいほど、外挿エラーが少なくなる。

ここで考えられるエラーは、同じＶin（ｔ）に対して、２つの異なったＶref値が、Ｖ（ｔ）の分析曲線に対して２つの異なった傾斜を生み出し、一方、明らかに、カウンターでは、同じデジタル値を生じる。しかし、傾斜が、大きくなればなるほど、Ｖrefの値が小さくなり、Ｔref／Ｔclockの比が、小さくなり、このため、正確な時間間隔Ｔrefの定量における周りのエラーが、大きくなる。このことは、図１４に示したように、次のようにグラフで理解できる。直線の傾斜が増加すると、横軸上の同一の絶対変動が、縦軸上に大きな変化を増加して生じる。

したがって、コンデンサーを横切る一時的変動時間を測定するクロックは、可能な最高の周波数を有すべきである。非常に高周波のクロックは、「リング発振器」などの簡単な回路スキームを用いて作ることができて、その速度は、トランジスタの固有の性能に直接に関係しており、またそれは、回路が製作された技術年代に直接関係しているので、「ムーアの法則」としても知られているＩＣ製作技術の絶え間ない進歩の利点を最大限享受することになる。

ダイナミックレンジ（ＤＮＲ）は、コンデンサーＣrefの一時的な電荷の注入をモニターする時間カウンターのクロック周波数（Ｆclock）により定められまたその周波数に比例している。クロック周波数が、高くなればなるほど、ダイナミックレンジが大きくなる。換言すれば、可能な最大のダイナミックレンジは、クロック（Ｔclock）の振動の最小期間に反比例する。

図１５は、図７および図９の回路の操作のタイミングダイアグラムを表わしている。

図７および図９の回路に含まれたデジタル制御ブロックは、参照電圧Ｖrefの検定あるいは調整がないときに、一連の工程を実行する（工程１参照）：
工程１．デジタル制御ブロックは、適当な振幅を用いてＶref電圧を選択する。
工程２．デジタル制御ブロックは、コンデンサーＣrefに対して、Ｖrefで電荷を注入し、すなわち１つの端子をＶprに曝し、また他の端子をＶrefに曝すように指令する。
工程３．デジタル制御ブロックは、Ｖrefに曝されたＣrefの端子に対して、Ｖin（ｔ）に曝し、また他の端子をＶprから切断するように、コマンドを発する。これを行いながら、「デジタル制御」ブロックは、コンパレータの出力の遷移を探し、コンパレータは、コンデンサーＣrefを横切る電圧Ｖ（ｔ）が、Ｖrefに到達するときには、Ｔref時間になる瞬間をマークしている。
工程４．デジタル制御ブロックは、コンデンサーＣrefのリセット、すなわちＣrefの１つの端子を、Ｖrefに再び曝し、一方他の端子をＶprに接続させるように指令する。図７の実施にあたって、デジタル制御ブロックは、Ｖinの値を計算するように、クロックにより表示された時間を、ハードウエア乗算機に転送する。図９の実施にあたって、デジタル制御ブロックは、使用されたＶrefおよびクロックにより表示された時間に対して、Ｖinの事前計算されたデジタル値を、表中で調べる。

本発明の新しいＡＤＣ法は、シリアルスキームであって、それは（ダイナミックレンジ×変換速度）の積で定義される帯域幅は、ハードウエア中にはあらかじめ定められていない。Ｖrefの振幅の制御が、ＤＮＲを増加させたりあるいは減少させたりすることができて、したがって、変換速度は、それぞれ、減少されあるいは増加される。

入力信号は、サンプリングされないから、変換速度を「サンプリングレート」と混同してはならない。本発明の新しいＡＤＣ法は、あらかじめ決められたサンプリングレートをもっていない。コンパレータの出力での変換は、入力信号を計算するために、また新しい量子化手順をスタートさせるトリガーとして、デジタル制御ユニットにより使用される。

入力信号のデジタル値をモニターするための適切なデジタル回路を用いて、入力信号を展開する関数として可能な全帯域幅を最適化するために、Ｖrefの振幅を動的に、またリアルタイムに調整することができる。

コンパレータの出力に遷移がない場合には、そのことが、Ｖrefの値が大きすぎることを示唆しており、また小さなＶrefを用いた新しい量子化プロセスを試みるべきであることを示唆している。ノイズレベルに依存しているのであるが、Ｖrefが最小値であっても、変換がない場合には、クロックカウント時間は停止されないで、Ｖinが、Ｖrefよりも大きくなるまで、Ｃrefが、入力信号に曝されたままになる。

本発明の新しいＡＤＣ法は、トランジスタおよびコンデンサーなどのデジタル部品のみが必要であり、ＤＡＣのような他のデバイスあるいは回路を必要としない。このようにして、それは、極端にコンパクトに作ることが出来て、設計は、ＣＭＯＳプロセス技術のどの世代に対しても迅速に移し、また率に応じて定めること（ｓｃａｌｅ）ができる。この新しいＡＤＣスキームが、ＣＭＯＳ技術の定常的な改良（ムーアの法則）の利点を最大限享受できるようにし、したがって、ＡＤＣの全帯域幅が、各新ＣＭＯＳ世代とともに向上することは強調されるべきである。

与えられた帯域幅に対しては、提案されたＡＤＣ法は、使用されるＣＭＯＳ技術の固有のトランジスタ性能により最終的には制限を受け、ダイナミックレンジ（量子化ビット数）に対して、変換速度が動的にトレード制御されうる。このダイナミック制御により、測定条件をリアルタイムに調節できて、このようにして、そのことが、最適化のための余剰の自由度を提供することになる。

このＡＤＣ法のＣＭＯＳ実施に対して、クロック駆動回路がないことおよびもし入力信号が一定の場合、トランジスタの電圧レベルで遷移が起こらないという事実は、電力消費を最小にさせる。この固有特性は、全てがバッテリで駆動している製品などの電力に敏感な応用に対しては、きわめて重要である。

電力消費は、温度上昇に結びつく熱発生に、ほとんど完全に結びついている。熱ノイズは、多くの応用の信号／ノイズ比（ＳＮ比）に対する制限因子であることを考慮すると、電力消費を最小にすることは、熱ノイズの発生をも有意に減少させ、かくしてＳＮ比を大きくすることができる。

電荷信号および電圧信号用スキームの組み合わせを用いたＡＤＣ方法
電荷信号および電圧信号用ＡＤＣ方法論を実施するために使用されるスキームは、ＡＤＣスキームに結びつけることができる。図１６に示された回路は、たとえば、携帯電話のアンテナにより捕捉される無線周波数信号の振幅などの複合入力電圧信号の量子化をターゲットにしている。典型的には、ＦＭ放送局からの信号などの大きな振幅を持った低周波数信号、および携帯電話の信号などの高周波数で低振幅の信号がある。デジタル携帯電話の第２および第３世代の周波数は、ＧＨｚの範囲であり、一方ＦＭラジオの周波数は、１００ＭＨｚの範囲である。

従来のＡＤＣ方法は、携帯電話により使用される周波数の範囲における複合信号を処理する際にはうまくいかない。電圧対周波数方法の欠点は、大きな一定の信号（「ＤＣ成分」）の存在下に、ＡＤＣの帯域幅の有意な部分は、「ＤＣ成分」に対して「浪費され」、それにより、入力信号の高速で変化する成分（「ＡＣ成分」）を量子化するために用いられる帯域幅を減少させるということである。図１６に示す回路は、携帯電話のアンテナにより捕捉される信号のアナログ／デジタル変換を実行するのに高度に適しており、この理由のために、「ソフトウエア−定義の無線機」の実現に大変有用である。

本発明は、「常オン」シナリオに特に適している。そこでは、重要な意味のある信号に比べて、バックグラウンドが準定常（たとえば、その周波数が、１０倍ほど低い）として分類できる限り、強力なバックグラウンド電源の存在下でさえも、大変微弱な差動信号の検出が必要である。

図１６に図示されている回路においては、上の半分は、「電圧対時間モード」中で動作するＡＤＣの「第１ブランチ」を形成し、また大きな振幅と低い周波数をもった電圧を処理する。回路図の下半分は、「電荷対周波数モード」中で動作するＡＤＣの「第２ブランチ」を形成し、電荷信号（小さな電荷パケット）を処理する。

回路のこの２つのブランチは、アナログ入力信号を２つの別のデジタル２進数ストリームに変換するために、２つの異なったスキームを実行し、またそれらは、純粋にデジタルでプログラム可能な仕方で、単一シリアルデジタル２進数ストリームに結び付けられている。これらの２つのブランチは、独立してまた同時に入力信号に対して作動する：第１ブランチは、入力信号Ｖin（ｔ）のフル振幅に対して動作し、一方第２ブランチは、差動信号［Ｖin（ｔ）−Ｖbase］ に対して動作する。この式では、Ｖbaseを、ｔ＝ｔ0のときのＶin（ｔ）として、定義している。

本発明のＡＤＣの「ブレーン」は、「デジタルカウンタおよび制御」と呼ばれるブロックであり、ＤＣＣと略される。このブロックは、ＡＤＣ本体の作動に必要な機能性を提供するのみであるから、回路図を詳細には説明しない。これは、ＡＤＣ中にある、あるデバイスから情報を受け取り、またＡＤＣ中の他のデバイスに制御を提供するフルデジタル回路である。デジタルカウンタおよび制御器（ＤＣＣ）は、第１ブランチがＶin（ｔ）上での動作を開始する瞬間を、Ｖbaseの値が固定される瞬間に同期させる。それはまた差動［Ｖin（ｔ）−Ｖbase］が、第２ブランチに使用できるようになる瞬間と同一である。

与えられた応用あるいは機能性のために重要で意味のある信号は、非常に異なった振幅と周波数となるような他の多くの信号とともに共存しているのがきわめて普通である。意味のある信号は、より大きな振幅を持った低周波数信号により、マスクされていることは、ごく普通である。これらの低周波数信号は、重要で意味のある信号に比べて、準定常であると考えることができる。したがって、これらの信号は、それらが、全体信号の「ＤＣ成分」であるかのように処理できるが、重要で意味のある信号は、全体信号の「ＡＣ成分」であるかのように考えることができる。外挿法と直接変換スキームを組み合わせて、入力信号中に存在するかもしれない大きな「ＤＣ成分」が、外挿スキームを経由して第１ブランチ中で、一度（Ｖbaseとして）デジタル化される。ＡＤＣの第２ブランチは、その値に対する相対的な変化として提示されるのみである。したがってＡＤＣの第２ブランチの帯域幅の全体は、Ｖbaseに参照される変化にちょうど役立てられ、また大きな「ＤＣ成分」を量子化するためには、使用されないであろう。

外挿スキームは、もし時間展開入力信号Ｖin（ｔ）が、それを要求した場合にのみ、実行される。「電荷対周波数」変換スキームが、差動信号［Ｖin（ｔ）−Ｖbase］の時間展開上で作動するから、またそれは、非同期プロセスであるから、外挿法により新しい変換を実行するための制御コマンドは、直接変換の結果に対して非同期的に従属することもできる。したがって、パワーアップおよび初期化手順ののちには、あるいは、「グローバルリセット」後には、全ＡＤＣは、非同期で動作しているということができる。

トランジスタＴ１４／Ｔ１５により形成されるブロックおよびトランジスタＴ１６／Ｔ１７により形成されるブロックは、同一であり、またＤＣＣに、それらが付けられる信号の極性に関する情報を与えるという唯一の目的を持っている。Ｔ１４／Ｔ１５は、入力信号Ｖin（ｔ）の極性に関する情報を提供する。Ｔ１６／Ｔ１７は、差動信号［Ｖin（ｔ）−Ｖbase］の極性に関する情報を与える。

トランジスタＴ１／Ｔ２により形成されるブロックおよびトランジスタＴ２２／Ｔ２３により形成されるブロックは、各ブランチ中のコンパレータに、同一コンパレータの対称的端子において信号の同一極性を有する電圧レベルを与えるという同一の目的をサービスする。ＤＣＣは、どちらの参照極性が、要求されているかに関しての情報を供給する（どちらのトランジスタをオンにするか、オフにするかを意味する）。

ＡＤＣの第１ブランチにおいては、トランジスタＴ８，Ｔ９，Ｔ１０，Ｔ１１，コンデンサーＣ１およびＣ２は、コンパレータとして従来の配置であって、トランジスタＴ６およびＴ７のしきい電圧に対する補正を与える。まったく同じ機能性が、ＡＤＣの第２ブランチのコンパレータに対して、Ｔ２９，Ｔ３０，Ｔ３１，Ｔ３２，Ｃ３およびＣ４により与えられる。

入力信号は、回路の３つのブロックに同時に平行して導かれる。
１）Ｔ１４／Ｔ１５により形成されるブロック
Ｔ１４／Ｔ１５は、生の入力信号Ｖin（ｔ）の極性をＤＣＣに与える。この情報に基づいて、ＤＣＣは、制御信号をＴ１／Ｔ２に送り、ＶrefをＶin（ｔ）と同一の極性に設定する。
２）Ｔ３／Ｔ４およびＴ５により形成されるブロック
Ｔ３／Ｔ４は、コンパレータの内側にある第１デバイスであり、コンデンサーＣrefに、どの信号がどのシーケンスでアクセスするのかを制御する。Ｔ５は、リセット電圧レベルＶresetを、Ｃrefに供給する。
３）Ｔ１２／Ｔ１３により形成されるブロック
Ｔ１２／Ｔ１３は、Ｔ３／Ｔ４およびＴ５のゲートと同期して、ＤＣＣにより制御されるそれらのゲートを有する。Ｔ１３は、リセット電圧レベルＶresetを、Ｃdiffに供給する。

初期化手順用工程のシーケンス
このセクション全体をとおして、以下の省略を使用するであろう。
ＶＤＤは、ＮＭＯＳデバイス用電力供給の電圧レベルである。
ＶＳＳは、ＰＭＯＳデバイス用電力供給の電圧レベルである。
ＶＤＤ＝−ＶＳＳ。たとえば、０．１８μｍ技術に対しては、典型的には、ＶＤＤ＝１．８ボルト。
Ｖresetは、それが付けられるデバイスをリセットするための電圧である。この回路では、ゼロボルトあるいは接地電圧である。
ｔ＝ｔ0の瞬間は、回路が、「パワーアップ」あるいは「グローバルリセット」による初期化を受けるときである。
Ｖin（ｔ）は、時間変化入力信号である。
Ｖbase（「ベース電圧」）は、ｔ＝ｔ０、すなわちＶbase＝Ｖin（ｔ＝ｔ０）の瞬間での入力信号である。
Ｃrefは、「電圧対時間モード」で作動中のコンパレータの内側にあるコンデンサーである。
Ｖref＋は、「電圧対時間モード」用の正の参照電圧である。
Ｖref−は、「電圧対時間モード」用の負の参照電圧である。
Ｃthrは、「電荷対周波数モード」で動作するコンパレータ内のコンデンサーである。
Ｖthr＋は、「電荷対周波数モード」用の正のしきい電圧である。
Ｖthr−は、「電荷対周波数モード」用の負のしきい電圧である。
Ｃdiffは、第２ブランチが動作するための差動信号を提供するコンデンサーである。

ＤＣＣは、Ｖin（ｔ）の極性に関する情報を取得し、Ｔ１／Ｔ２のどちらかをオンにするべきか、すなわちＴ４に提供されるＶrefの極性の信号を、Ｔ１／Ｔ２に送る。

時間＝ｔ０
Ｔ４およびＴ５はオンであり、Ｔ３は、オフである。
Ｃrefには、Ｖref（適当な極性の）を用いて電荷注入をする。
Ｔ１２およびＴ１３はオンである。
Ｃdiffは、Ｖresetに接続される１つの端子をもっており、一方他の端子は、瞬時信号Ｖin（ｔ）に曝されている。

時間＝ｔ１
Ｔ３はオンになり、Ｔ４およびＴ５はオフになる。Ｃrefは、Ｖin（ｔ）に曝され、またしたがって、「Ｖin（ｔ）−Ｖref」は、Ｔ６／Ｔ７のゲートに加えられる。Ｔ６／Ｔ７の出力はＤＣＣによりモニターされる。
Ｔ１２はオンのままであり、またＴ１３はオフである。

Ｔ１３がスイッチオフされる（ｔ＝ｔ0）直前に、Ｖin（ｔ）値はＶbaseとなる。その時点から（すなわち、Ｔ＞ｔ1）、Ｃdiffを横切る電圧は、前記のＶbaseの定義により「Ｖin（ｔ）−Ｖbase」と同一である。
Ｔ１２がオンのままである限り、「Ｖin（ｔ）−Ｖbase」は、リアルタイムでＶin（ｔ）への変化を反映して、連続して変化を続ける
Ｔ１８およびＴ２１はオフであり、Ｔ１９およびＴ２０はオンであり、Ｔ２５は、Ｖresetにある。

「Ｖin（ｔ）−Ｖbase」の極性についての情報は、Ｔ１６／Ｔ１７のブロックにより、リアルタイムＤＣＣに提供される。この情報を用いて、ＤＣＣは、Ｔ２４に「Ｖin（ｔ）−Ｖbase」と同じ極性のＶthrを提供するために、制御信号をＴ２２／Ｔ２３に送る。
Ｔ２４およびＴ２６は、オンであり、Ｔ２５は、オフである。
Ｃthrは、Ｖthr（「Ｖin（ｔ）−Ｖbase」と同じ極性の）を用いて、電荷注入される。

時間＝ｔ２
Ｔ１８およびＴ１９はオンになり、Ｔ２１およびＴ２１はオフであり、Ｔ２４およびＴ２６はオフになり、Ｔ２５はオンになる。
「Ｖin（ｔ）−Ｖbase」が、Ｃthrが事前電荷注入されるＶthrに到達すると、Ｔ２７およびＴ２８の出力は、ＤＣＣで読まれるリップルを示す。

時間＝ｔ３
リップルが、Ｔ２７およびＴ２８の出力を示す瞬間に、ＤＣＣは、すぐに「ローカルリセット」のための制御信号を送る。
Ｔ１９はオフになり（Ｔ１８は、オンのままである）、Ｔ２１はオンになり（Ｔ２０は、オフのままである）、Ｔ２４とＴ２６はオンになり、Ｔ２５はオフになる。
したがって、Ｃthrは、適当な極性（変化するもしれないし、変化しないかもしれない）のＶthrを用いて再び事前電荷注入される。

Ｔ＝ｔ２およびＴ＝ｔ３のもとに記載した工程の新しいサイクルは、再びスタートできる。

もし、差動信号「Ｖin（ｔ）−Ｖbase」の値がＶthrの値に到達しない場合には、コンデンサーＣrefは、Ｖthrを用いて事前電荷注入され、またＴ２７／Ｔ２８の出力にはリップルはない。したがって、ＡＤＣのブランチは、「Ｖin（ｔ）−Ｖbase」が、Ｖthrにマッチするかあるいは超える瞬間まで、この状態のままである。

図１７および１８は、図１６の実施の動作モードのタイミングダイヤグラムを示す。

もし差動信号「Ｖin（ｔ）−Ｖbase」のダイナミックレンジが、あまりにも大きすぎる場合には、Ｔ２７／Ｔ２８の出力は、トランジスタの固有の性能により許容される最大速度でトグルし、それによりカウンターオーバフローに導く。これは、Ｖthr＋およびＶthr−の振幅を増加させることにより、すなわち量子化工程を増加し、またしたがって、量子化エラーも増加させることにより、解決できるし、あるいは避けることができる。

もしＶthrが、最大の可能な値に設定されるときでも、差動信号「Ｖin（ｔ）−Ｖbase」のダイナミックレンジが、あまりにも大きすぎる場合には、「グローバルリセット」プロセスになるであろうし、そのあいだＶbaseに対する新しい値の取得が生じる。工程のシーケンスは、前記の「初期化手順」と一致している。

電荷信号に対する本発明の方法の第１例示実施を示す。 電荷信号に対する本発明の方法の第２例示実施を示す。 図１および図２に示された回路の動作モードを示したタイミングダイヤグラムである。 図１および図２の実施に示された「デジタル制御」ブロックの１つの実施例を示す。 ＣＭＯＳ画像センサーに用いられた図１のＡＤＣが、「センサーマトリクスの列につき１つのＡＤＣ」に適した配置になっていること示す。 ＣＭＯＳ画像センサーに用いられた図２のＡＤＣが、「センサーマトリクスの列につき１つのＡＤＣ」に適した配置になっていること示す。 正極性のみの入力信号を取り扱うための本発明の第１可能な実施を例示する回路図である。 正極性のみの入力信号を取り扱うための本発明の第２可能な実施を例示する回路図である。 正極性および負極性の入力信号を取り扱うための本発明の第１可能な実施例を示す回路図である。 正極性および負極性の入力信号を取り扱うための本発明の第２可能な実施例を示す回路図である。 図１、２、７および８に示された回路用のアナログ正参照電圧（Ｖref）のデジタル選択用の例示回路を示す。 図９および１０に示された回路用のアナログ負参照電圧（Ｖref）のデジタル選択用の例示回路を示す。 パラメータ Ｖin，Ｖref，Ｒｘ、ＣrefおよびＴrefの定義を用いてコンデンサーの電荷蓄積を示すダイヤグラムである。 異なる傾斜の直線に対して、横軸上の同じ変化が、縦軸上にどのくらい異なった変化をもたらすのかを示すダイヤグラム例である。 図７に示した回路のタイミング図である。 たとえば携帯電話のアンテナにより捕捉された無線周波数信号の振幅などのような複雑な入力電圧信号の量子化を提供する回路を示している。 図１６に示した回路の１つのタイミングダイヤグラムである。 図１６に示した回路の他のタイミングダイヤグラムである。

Claims (12)

1. アナログ電気信号を２進数データのストリームに変換する方法であって、
   （ａ）アナログ入力信号をあらかじめ定められたしきい値と比較する工程と、
   （ｂ）入力信号が、該あらかじめ定められたしきい値に達しているときには、遷移パルスをトリガーする工程と、
   （ｃ）新しい比較工程をスタートさせるコマンドを出すために、遷移パルスの発生をデジタルでモニターする工程とを含むことを特徴とする方法。
2. 該入力信号が、電荷リザーバに蓄えられた限定量の電荷よりなる請求項１記載の方法。
3. 該入力信号が、電圧信号よりなる請求項１記載の方法。
4. 限定量の電荷および電圧信号よりなる入力信号を受け取るために配置された１つの回路中で実行される請求項１記載の方法。
5. 純粋なデジタルＣＭＯＳプロセス技術を用いて作られたデバイスを含む回路中で実行される請求項１記載の方法。
6. デジタルＣＭＯＳデバイスを含む回路中であって、ＡＤＣの全帯域幅が、デジタルＣＭＯＳデバイスの固有の性能に固く結びついている請求項１記載の方法。
7. 純粋なデジタルＣＭＯＳプロセス技術を用いて作られたデバイスを含む回路中で実行される請求項２記載の方法。
8. デジタルＣＭＯＳデバイスを含む回路中で実行される方法であって、ＡＤＣの全帯域幅が、デジタルＣＭＯＳデバイスの固有の性能に固く結びついている請求項２記載の方法。
9. 純粋なデジタルＣＭＯＳプロセス技術を用いて作られたデバイスを含む回路中で実施されることを特徴とする請求項３に記載の方法。
10. デジタルＣＭＯＳデバイスを含む回路中で実行される方法であって、ＡＤＣの全帯域幅が、デジタルＣＭＯＳデバイスの固有の性能に固く結びついている請求項３記載の方法。
11. 純粋なデジタルＣＭＯＳプロセス技術で作られたデバイスを含む回路中で実施されることを特徴とする請求項４に記載の方法。
12. デジタルＣＭＯＳデバイスを含む回路中で実行される方法であって、ＡＤＣの全帯域幅が、デジタルＣＭＯＳデバイスの固有の性能に固く結びついている請求項４記載の方法。

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