JP4287884B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、１又は複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた１又は複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、１又は複数の被変換アナログ電圧の夫々を参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ（アナログ／ディジタル）変換器に関し、特に、コラム型Ａ／Ｄ変換器に関する。

近年、固体撮像素子に用いられるＡ／Ｄ変換器には、高速、低消費電力であることが益々要求されている。当該要求を満たすためにコラム型Ａ／Ｄ変換器（例えば、下記特許文献１参照）が用いられることが多い。

図１１は、従来のコラム型Ａ／Ｄ変換器の概略構成を示す回路ブロック図である。コラム型Ａ／Ｄ変換器５１は、回路要素として、インバータ回路１２と、インバータ回路１２の入力ノードＣＰＩ及び出力ノードＣＰＯを短絡するスイッチＲＳ、被変換アナログ電圧をサンプリングするためのキャパシタＣＴ、電圧値が一定期間単調変化するランプ電圧Ｖ_ＲＡＭＰを発生するランプ電圧発生回路５０、ランプ電圧Ｖ_ＲＡＭＰを入力ノードＣＰＩに伝送するためのキャパシタＣＲとスイッチＳ３、ランプ電圧の電圧値変化に応じたディジタル値（ｎビットの２値信号）を計数して出力するカウンタ１５、被変換アナログ電圧をサンプリングするためのスイッチＳＳ、被変換アナログ電圧に応じたカウンタ出力をラッチするためのラッチ回路１３、を備える。更に、図１１では、入射光量に応じた電圧をコラム型Ａ／Ｄ変換器５１に対して入力する固体撮像素子の画素部１６、及び画素部１６において光電変換されることで生成された電荷量に基づく電圧をノードＶＩＮに導くための定電流源Ｉｘが併せて図示されている。

コラム型Ａ／Ｄ変換器５１のＡ／Ｄ変換動作について、図１２の動作タイミング図を参照して説明する。

タイミングｔ１で、画素部１６のスイッチＲＸをオンにすることで、ノードＦＤが電圧Ｖ_ＤＤにリセットされ、ノードＶＩＮがＭＯＳトランジスタＭＡを介して高電位に充電される。また、同時にスイッチＲＳがオンして、インバータ回路１２の入力ノードＣＰＩと出力ノードＣＰＯが短絡して、入力ノードＣＰＩがインバータ回路１２の入力判定電圧（オートゼロレベル）に自動的にリセットされる。同時にスイッチＳＳがオンするが、他のスイッチＳ３、ＴＸはオフ状態である。

タイミングｔ２で、スイッチＲＸをオフにすることで、ノードＶＩＮには、リセット電圧が現れる。タイミングｔ３で、スイッチＲＳをオフにすることで、キャパシタＣＴには、リセット電圧がサンプリングされる。

引き続き、タイミングｔ４で、スイッチＴＸをオンにすると、画素部１６の光電変換素子（フォトダイオード）ＰＤで光電変換がなされ蓄積された電荷がノードＦＤに転送され、ノードＶＩＮは、光電変換された電荷量に応じた電圧レベル（光電変換レベル）に遷移する。ノードＶＩＮの電圧レベルが安定するタイミングｔ５で、スイッチＴＸをオフにし、スイッチＳ３をオンにすると、キャパシタＣＲには、その時点でのノードＶＩＮの電圧レベル（光電変換レベル）とランプ電圧Ｖ_ＲＡＭＰの初期電圧との差電圧が保持される。

引き続き、タイミングｔ６で、スイッチＳＳをオフにすることで、入力ノードＣＰＩには、ノードＶＩＮのリセット電圧（タイミングｔ３）と光電変換レベル（タイミングｔ６）の差分値Ｖ_ＳＩＧが、被変換アナログ電圧として保持される。

タイミングｔ７で、ランプ電圧Ｖ_ＲＡＭＰの電圧値を徐々に増加し始めると、入力ノードＣＰＩの電圧も、ランプ電圧Ｖ_ＲＡＭＰの電圧増加分に比例して増加する。また、タイミングｔ７で、カウンタ１５のカウントアップも同時に開始させる。

タイミングｔ８で、入力ノードＣＰＩの電圧レベルが、インバータ回路１２の入力判定電圧を超えると、インバータ回路１２は出力ノードＣＰＯの出力レベルを反転させる。ラッチ回路１３は、出力ノードＣＰＯの出力変化に応答してカウンタ出力の値を保持する。

ここで、差分値Ｖ_ＳＩＧは光電変換素子ＰＤへの入射光量に応じた電圧であり、ラッチされたカウンタ出力の値は差分値Ｖ_ＳＩＧのＡ／Ｄ変換値（ディジタル値）である。以上の要領で、ラッチ回路１３で保持されたＡ／Ｄ変換値を出力することで、コラム型Ａ／Ｄ変換器５１は、被変換アナログ電圧Ｖ_ＳＩＧのＡ／Ｄ変換動作を完了する。

又、下記特許文献２には、ランプ電圧発生回路５０の概略構成を示す図が記載されている。

特開２０００−２８６７０６号公報 特開２００６−０１８６６３号公報 Razavi,"Design of Analog CMOS Integrated Circuits", McGrawHill 2001

図１３は、上記特許文献２に記載されている従来のランプ電圧発生回路の概略構成を示す回路ブロック図である。従来構成のランプ電圧発生回路５０は、定電圧を発生する安定化電圧源Ｖｒｅｆ、演算増幅器ＡＭＰ１、ＭＯＳトランジスタＭＮＳＦ、演算増幅器ＡＭＰ１の入力電圧に基づいて定電流を生じさせるための抵抗Ｒｒｅｆ、カレントミラーを構成するＭＯＳトランジスタＭＰ１及びＭＰ２、並びにＭＮ１及びＭＮ２、ランプ波の発生タイミングを制御するスイッチＳＷ＿ｒａｍｐ、演算増幅器ＡＭＰｉｎｔ、容量性負荷Ｃｉｎｔ、安定化電圧源Ｖｃ、及び容量性負荷Ｃｉｎｔに充電量をリセットするためのスイッチＳＷ＿ｒｅｓｅｔを備えて構成される。

尚、記号が増加することによる煩雑さを回避すべく、以下では各キャパシタ（容量性負荷）に付されている符号がそのまま当該キャパシタの静電容量値を示しているものとし、同様に各抵抗負荷に付されている符号がそのまま当該抵抗負荷の抵抗値を示しているものとする。即ち、混同を生じない範囲でキャパシタの符号とキャパシタの静電容量値に対して同一の符号を用い、抵抗の符号と抵抗が示す抵抗値に対して同一の符号を用いて説明する。

演算増幅器ＡＭＰ１の非反転入力端子には、安定化電圧源からの出力電圧Ｖ_ＲＥＦが入力される。演算増幅器ＡＭＰ１の非反転入力端子と反転入力端子とは仮想短絡されるため、反転入力端子に入力される電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}（ノードＶＲＥＦ＿ＣＯＰＹの電圧）は、ノードＶＲＥＦの電圧Ｖ_ＲＥＦと同電圧となる。従って抵抗Ｒｒｅｆを流れる電流Ｉｒｅｆは、下記数１のように求められる。

そして、トランジスタＭＰ１及びＭＰ２によって構成されるカレントミラーによって上記数１で求められる電流Ｉｒｅｆと同電流がトランジスタＭＰ２に導かれ、更に、トランジスタＭＮ１及びＭＮ２によって構成されるカレントミラーによって電流Ｉｒｅｆと同電流ＩｉｎｔがトランジスタＭＮ２に導かれる。即ち、Ｉｉｎｔは下記数２のように算出される。

上記電流Ｉｉｎｔは、容量性負荷Ｃｉｎｔに蓄積される電荷の充放電速度に依存する値となる。図１３より、容量性負荷Ｃｉｎｔの両端に印加される電圧は演算増幅器ＡＭＰｉｎｔの反転入力端子と出力端子との電圧差で決定され、演算増幅器の反転入力端子と非反転入力端子とは仮想短絡状態を示すため同電位であるとすれば、下記数３が成立する。

ここで、ランプ電圧発生回路５０は、スイッチＳＷ＿ｒｅｓｅｔがオンされることで容量性負荷Ｃｉｎｔの両端が同電位となり、リセット状態となる。又、スイッチＳＷ＿ｒａｍｐがオンされることで、電流Ｉｉｎｔが流れるタイミングが制御される。即ち、両スイッチのオンオフ制御によってランプ電圧の発生タイミング及び電圧波形が決定される構成である。

図１４は、ランプ電圧発生回路５０が生成するランプ電圧の波形例とそのタイミングチャートである。タイミングｔ７までにスイッチＳＷ＿ｒｅｓｅｔがオンされることで容量Ｃｉｎｔのリセットを行う。このリセット動作によってランプ電圧発生回路５０の出力端子（出力ノード）が示す電圧Ｖ_ＲＡＭＰは非反転入力端子と同電圧（Ｖｃ）を示す。その後、スイッチＳＷ＿ｒｅｓｅｔをオフにした後、タイミングｔ７においてスイッチＳＷ＿ｒａｍｐをオンにすることで、定電流Ｉｉｎｔによって容量性負荷Ｃｉｎｔから電荷が引き抜かれ、これによって電圧Ｖ_ＲＡＭＰは傾斜角θのランプ電圧波形を示す。タイミングｔ７から時間Ｔｉｎｔ経過後にスイッチＳＷ＿ｒａｍｐがオフされるまでこのランプ電圧は上昇する。スイッチＳＷ＿ｒａｍｐオフの時点におけるランプ電圧Ｖ_ＲＡＭＰの増分値（波高値）をフルスケール電圧Ｖ_ＦＳと規定する。

このとき、図１４より、タイミングｔ７からＴｉｎｔ経過までの間の時刻ｔにおけるランプ電圧Ｖ_ＲＡＭＰの値は、以下の数４によって算出される。

即ち、図１４に示されるランプ電圧Ｖ_ＲＡＭＰの変化の傾斜角θは、以下の数５のように示される。尚、図中の傾斜角θの次元は（電圧／時間）であり、単位時間当たりの電圧変化量を表している。

又、図１４におけるフルスケール電圧Ｖ_ＦＳは、上記数５を参照すれば以下の数６のように示される。

ところで、上記非特許文献１によれば、集積回路上に作られる抵抗素子の抵抗値或いは容量性負荷の静電容量値は、ウェハ間或いはロット間において夫々±２０％程度のバラツキが発生することが記載されている。このことを、上記ランプ電圧発生回路５０について鑑みると、抵抗Ｒｒｅｆ並びに容量性負荷Ｃｉｎｔの値が夫々±２０％程度のバラツキを有していることを意味する。従って、抵抗Ｒｒｅｆの平均値、容量性負荷Ｃｉｎｔの平均値を夫々Ｒｒｅｆｂ、Ｃｉｎｔｂとすれば、数５より、ランプ電圧Ｖ_ＲＡＭＰの傾斜角θは以下の数７に示されるような範囲を取り得る。

尚、数７は抵抗Ｒｒｅｆ及び容量性負荷Ｃｉｎｔ夫々が最も極端にばらついた場合の傾斜角θの値の範囲を示すものであり、実際は、最大でも±３０％程度のバラツキが発生することが知られている。そして、この傾斜角θのバラツキに起因してフルスケール電圧の大きさも±３０％程度のバラツキが発生する。

図１５は、傾斜角θにバラツキを有する上記ランプ電圧発生回路５０からのランプ電圧を用いてＡ／Ｄ変換器５１がＡ／Ｄ変換を行う場合における、傾斜角θのバラツキに起因した当該Ａ／Ｄ変換結果への影響を示すグラフである。例えば、傾斜角θが図１５におけるθ１、θ２、或いはθ３のようにバラツキを有する場合、オートゼロレベルに到達するまでに要する時間に変動が生じる。図１５の例では、傾斜角が最も大きいθ３の場合にはオートゼロレベルに最速で到達し、逆に傾斜角が最も小さいθ１の場合にはオートゼロレベルに到達するタイミングが最も遅い。ノードＣＰＩの電圧がオートゼロレベルに到達した時点でノードＣＰ０が反転し、かかるタイミングでラッチ回路１３によってラッチされたカウンタ出力の値が変換後のディジタル値となる。即ち、オートゼロレベルに到達するタイミングが変動することは、Ａ／Ｄ変換された変換値が変動することを意味する。従って、このようなＡ／Ｄ変換器からの出力値（ディジタル値）に基づいてディジタル画像を作成すると、目的とする画像とは異なる画像（チップ毎の画像の輝度バラつき）が生成されてしまうという問題がある。

本発明は、上記の問題点に鑑み、Ａ／Ｄ変換動作によって得られるディジタル値に生じるバラツキを抑制したＡ／Ｄ変換器を提供することを目的とする。

上記目的を達成するための本発明に係るＡ／Ｄ変換器は、スイッチトキャパシタを含む定電流源から生成される定電流に基づいて充放電速度が決定される容量性負荷を有し、当該容量性負荷の一端の出力電圧をランプ状に変化させるランプ電圧発生回路と、１又は複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記１又は複数の被変換アナログ電圧と、前記ランプ電圧発生回路から発生されるランプ電圧の電圧変化値又は前記電圧変化値と比例する電圧で与えられる参照電圧と、を演算器によって比較すると共に、前記参照電圧が前記被変換アナログ電圧に等しくなった時点で出力変化する電圧比較回路と、入力されるカウンタクロック信号のクロック数を計数して出力するカウンタと、前記電圧比較回路の出力が変化したタイミングで前記カウンタの出力をラッチして、当該ラッチされた値を前記ディジタル値として出力するラッチ回路と、を備え、前記スイッチトキャパシタは、入力されるサンプリングクロック信号によって内部に備える複数のスイッチ素子がオンオフ制御されることで、前記サンプリングクロック信号の周波数で決定される抵抗値を示す等価抵抗を実現する構成であり、前記サンプリングクロック信号の周波数と前記カウンタクロック信号の周波数が、一定の比率で維持されることを特徴とする。

本発明に係るＡ／Ｄ変換器の上記特徴によれば、カウンタクロック周波数が変化する場合であっても、フルスケール電圧がカウンタクロック信号のクロック周波数の変化に依存しないＡ／Ｄ変換器を実現することができる。これにより、本発明に係るＡ／Ｄ変換器を撮像装置に利用した場合、撮像装置のフレームレートに応じてフルスケール電圧が変化することがないため、フレームレートの大小に拘らず同一のアナログ変換値に対しては同一のディジタル値を出力することができる。即ち、任意のフレームレートに柔軟に対応するＡ／Ｄ変換器を実現することができる。

なお、本発明に係るＡ／Ｄ変換器内のランプ電圧発生回路では、スイッチトキャパシタによって等価抵抗を実現しており、従って抵抗負荷そのものを備える必要がない。抵抗負荷と容量性負荷とをチップ上に実装する場合、両者は異なる製造過程で実装されるため、製造時の素子バラツキに起因する特性のバラツキは、夫々独立して発生する。これに対し、抵抗負荷そのものを備えずスイッチトキャパシタによって等価的に抵抗成分を備える本構成の場合、他の容量性負荷と共にチップ上に実装される際に、スイッチトキャパシタを構成するキャパシタと、他の容量性負荷とは同一の製造過程で実装されるため、製造時の素子バラツキに起因する特性のバラツキが発生したとしても、そのバラツキ程度は両者間で同程度となる。そして、容量性負荷が充放電することで変化する当該容量性負荷の両端に発生する電圧は、両容量成分の比率に基づいて決定される値となるため、スイッチトキャパシタ及び容量性負荷夫々の素子バラツキの影響を大きく受けることがない。従って、本発明のＡ／Ｄ変換器内のランプ電圧発生回路によれば、容量性負荷が、スイッチトキャパシタで構成される定電流源によって発生された定電流に基づいて充放電が行われることにより、当該充放電によって変化する容量性負荷の両端の電圧は、スイッチトキャパシタ及び容量性負荷の素子バラツキの影響を大きく受けることがなく、製造時の素子バラツキの影響が抑制された安定的なランプ電圧を発生することができる。

そして、本発明のＡ／Ｄ変換器では、このように素子バラツキの影響が抑制されたランプ電圧を用いてＡ／Ｄ変換動作が行われるため、被変換対象となるアナログ電圧値をバラツキの少ない安定したディジタルデータに変換することができる。

なお、上記特徴に加えて、前記定電圧源から発生される電圧値、前記スイッチトキャパシタによって示される等価抵抗値、及び前記容量性負荷が示す静電容量値の内の少なくとも何れか一値を変更可能に構成されることで、発生されるランプ電圧の傾きが制御可能である構成としても良い。このようにすることで、発生されるランプ電圧の変化の傾き（傾斜角）を目的に応じて制御することができる。このため、当該ランプ電圧発生回路から発生されるランプ電圧を所定の電圧値まで変化させるのに要する時間を目的に応じて変更制御することができる。

また、上記構成において、前記電圧比較回路としてインバータ回路を用い、このインバータ回路の入力判定電圧に前記被変換アナログ電圧と前記参照電圧の差電圧を加えた合成電圧を前記インバータ回路の入力電圧として発生させる電圧合成回路を備える構成としても良い。また別の構成としては、前記電圧比較回路として、前記被変換アナログ電圧と前記ランプ電圧を夫々入力電圧とする差動入力型の演算増幅器を用いる構成としても良い。このようにすることで、変換後のディジタルデータに対する素子バラツキの影響が少ないＡ／Ｄ変換器を簡単な回路構成で実現することができる。

また、本発明のＡ／Ｄ変換器は、上記特徴に加えて、前記サンプリングクロック信号は、前記カウンタクロック信号と同一のクロック信号であることを別の特徴とする。

また、本発明のＡ／Ｄ変換器は、上記特徴に加えて、前記サンプリングクロック信号と前記カウンタクロック信号は、共に同一のクロック信号からそれぞれ分周比を変更して生成されたものであることを特徴とする。

また、本発明のＡ／Ｄ変換器は、上記いずれかの特徴に加えて、前記定電流源が、前記スイッチトキャパシタによる電流変換動作を安定化するために、前記スイッチトキャパシタと並列に容量成分を備えることを別の特徴とする。

このように構成することで、スイッチトキャパシタを動作させるためのクロック信号の周波数が高くなる場合であっても、安定化のために備えられた前記容量成分（以下、「安定化容量」と記載）に充電された電荷が、スイッチトキャパシタが備えるキャパシタ（サンプリングホールド容量）に与えられることで、当該キャパシタの両端に電圧が印加されるタイミング内に当該キャパシタの電圧を目的となる基準電圧に遷移させることができる。従って、サンプリングクロック信号の周波数が高くなる場合であっても、安定した定電流を発生させることができる。尚、この安定化容量は、スイッチトキャパシタ回路が備えるサンプリングホールド容量に対して十分大きい静電容量（例えば、１０倍以上）を示すことが好ましい。

なお、上記特徴に加えて、前記ランプ電圧発生回路から発生される前記ランプ電圧の傾きが制御されることで、前記被変換アナログ電圧に対する変換後の前記ディジタル値に対してゲイン設定が可能に構成されるものとするのも好適である。このようにすることで、本発明のＡ／Ｄ変換器が撮像装置に利用される場合、フレームレートに応じたゲイン設定を行うことができるため、被写体の明暗に応じて好適なデジタル画像の生成が可能となる。

以下、本発明に係るランプ電圧発生回路（以下、適宜「本発明回路」と称する）、及びＡ／Ｄ変換器（以下、適宜「本発明装置」と称する）の各実施形態につき、図面に参照して説明する。

［第１実施形態］
以下において、本発明回路並びに本発明装置の第１実施形態（以下、適宜「本実施形態」と称する）について図１〜図３の各図を参照して説明する。尚、以下の各図では、背景技術の項或いは発明が解決しようとする課題の項で参照した図１１〜図１５と同一の構成要素、或いはタイミングについては、同一の符号を付すことでその説明を簡素化する。

図１は、本発明回路及び本発明装置の概略構成を示す回路ブロック図である。図１に示される本発明装置１０は、図１１におけるＡ／Ｄ変換器５１と比較して、ランプ電圧発生回路５０に代えて本発明回路１を備える構成であり、その他の構成は図１１の構成と同様である。即ち、本発明装置１０がＡ／Ｄ変換処理を行う際に利用するランプ電圧が本発明回路１から発生されるランプ電圧である点を除けば、その動作内容は図１１におけるＡ／Ｄ変換器５１と同一である。

図２は、本発明回路１の概略構成を示す回路ブロック図である。図２に示される本発明回路１は、図１３に示される従来構成のランプ電圧発生回路５０と比較して、定電流Ｉｒｅｆを生成するための抵抗Ｒｒｅｆの代わりにスイッチトキャパシタで構成される等価抵抗Ｒｅｑを備える構成であり、他はランプ電圧発生回路５０と同一の構成である。以下では、スイッチトキャパシタで構成される等価抵抗Ｒｅｑを単に「等価抵抗Ｒｅｑ」と記載する。

図２に示される等価抵抗Ｒｅｑは、２つのスイッチＳ１、Ｓ２、並びに当該スイッチＳ２と並列に接続されるキャパシタＣｓを有する構成である。そして、各スイッチＳ１及びＳ２は、クロック信号Ｖ_ＣＫ（以下、「サンプリングクロック信号Ｖ_ｃｋ」と記載）に基づいてオンオフ制御が行われる構成であり、スイッチＳ１とスイッチＳ２とでは互いにスイッチのオンオフ状態が異なるように構成されている。尚、このサンプリングクロック信号Ｖ_ｃｋのクロック周波数をｆｃｋと表記する（適宜、「サンプリングクロック周波数ｆｃｋと記載する」

図３は、上記等価抵抗Ｒｅｑの動作を説明するための回路ブロック図であり、図３（ａ）は等価抵抗Ｒｅｑを構成するスイッチトキャパシタ回路の回路ブロック図であり、図３（ｂ）はその等価回路である。

図３（ａ）に示されるように、サンプリングクロック信号Ｖ_ＣＫ（周波数ｆｃｋ）はインバータ回路ＩＶ１に入力され、更にその出力がインバータ回路ＩＶ２に入力される。又、各インバータ回路の出力信号の活性状態によってスイッチＳ１、Ｓ２が夫々オンオフ制御される。例えば、サンプリングクロック信号Ｖ_ＣＫがロウ状態になったとき、インバータ回路ＩＶ１によって当該クロック信号が反転される結果、ハイ状態を示す信号Ｖ_ＣＫ１がスイッチＳ１に与えられ、スイッチＳ１はオン状態になる。一方、ハイ状態の信号Ｖ_ＣＫ１がインバータＩＶ２に入力されると、当該インバータＩＶ２によって信号が反転される結果、ロウ状態を示す信号Ｖ_ＣＫ２がスイッチＳ２に与えられ、スイッチＳ２はオフ状態になる。この結果、スイッチＳ１の一方の端子に接続されるノードＶＲＥＦ＿ＣＯＰＹはキャパシタＣｓによって充電（サンプリング）され、電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}を示す。

そして、サンプリングクロック信号Ｖ_ＣＫがハイ状態になったとき、信号Ｖ_ＣＫ１はロウ状態に、信号Ｖ_ＣＫ２はハイ状態に夫々遷移するため、スイッチＳ１はオフ状態、スイッチＳ２はオン状態に移行する。これにより、キャパシタＣｓに充電されていた電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}に基づいてスイッチＳ２を介して放電される（電流Ｉｃｋ）。

ここで、電荷保存則より、スイッチＳ２をオン状態にしたときの当該スイッチＳ２を介して流れる電流Ｉｃｋは、以下の数８のように表される。

従って、スイッチトキャパシタによって示される等価抵抗Ｒｅｑは以下の数９のように示される。

即ち、本発明回路１は、スイッチトキャパシタを備えることによって、上記数９によって示される等価抵抗Ｒｅｑが演算増幅器ＡＭＰ１と接地線との間に挿入されているのと等価であることが分かる。即ち、図１に示される本発明回路１において、スイッチトキャパシタを介して流れる電流Ｉｃｋは、サンプリングホールド容量Ｃｓ、サンプリングクロック周波数ｆｃｋを用いて上記数８のように示される。

そして、この電流Ｉｃｋは、トランジスタＭＰ１及びＭＰ２によって構成されるカレントミラーによってトランジスタＭＰ２に対して同じ電流量の電流を導き、更に、トランジスタＭＮ１及びＭＮ２によって構成される別のカレントミラーによってトランジスタＭＮ２に対して更に同じ電流量の電流Ｉｉｎｔ２を導く。このとき、上述したように、スイッチＳＷ＿ｒａｍｐがオン状態であれば、容量性負荷Ｃｉｎｔから電流Ｉｉｎｔ２によって電荷が引き抜かれるため、演算増幅器ＡＭＰｉｎｔの出力端子にはランプ電圧Ｖ_ＲＡＭＰが生成される。

ここで、上述した図１４と同一タイミングでランプ電圧を生成する場合には、上記数９及び数４より、タイミングｔ７からＴｉｎｔ経過までの間の時刻ｔにおけるランプ電圧Ｖ_ＲＡＭＰの増分値ΔＶ_ＲＡＭＰは以下の数１０のように表される。尚、下記数１０において、Ｔｃｋはサンプリングクロック信号Ｖ_ＣＫの周期（サンプリングクロック周波数ｆｃｋの逆数）である。

これより、タイミングｔ７から時間Ｔｉｎｔ経過したときのランプ電圧の増分値ΔＶ_ＲＡＭＰに相当するフルスケール電圧Ｖ_ＦＳは、上記数１０においてｔ−ｔ７＝Ｔｉｎｔを代入することで以下の数１１のように算出される。

ここで、タイミングｔ７から時間Ｔｉｎｔ経過までの間、図１２並びに図１４に示されるようにカウンタによってクロック信号（以下、「カウンタクロック信号」と記載）のカウントが実行されている。従って、スイッチトキャパシタ回路が、カウンタに対して入力されるカウンタクロック信号と同一周波数のサンプリングクロック信号を用いてスイッチトキャパシタ動作を行うものとした場合（即ち、図３におけるサンプリングクロック周波数ｆｃｋがカウンタクロック信号の周波数と等しい場合）、上記ＴｉｎｔはＴｃｋの倍数になるため、数１１における（Ｔｉｎｔ／Ｔｃｋ）項は必ず整数になる。例えば、１０ビット精度のＡ／Ｄ変換であれば、カウンタは０〜１０２３までカウントアップするため、上記（Ｔｉｎｔ／Ｔｃｋ）の値は１０２４（＝２^１０）を示す。即ち、本発明装置１０の変換ビット精度をＮとすると、数１１は以下の数１２に置き換えることができる。

数１２より、フルスケール電圧Ｖ_ＦＳは、スイッチトキャパシタ回路のサンプリングホールド容量Ｃｓと容量Ｃｉｎｔの比率に依存し、カウンタクロック信号の周波数（以下、適宜「カウンタクロック周波数」と記載）には依存しないことが分かる。

ところで、一般に同一チップ上に実装された同一種類の素子については、そのマッチング精度が高いことが知られている（例えば、上記非特許文献１参照）。即ち、図２に示される本発明回路１において、スイッチトキャパシタ回路を実現するために実装されるサンプリングホールド容量Ｃｓと、ランプ電圧を発生させるためのキャパシタＣｉｎｔとは、実装時に夫々が容量のバラツキを生じた場合であっても、そのバラツキ程度は両キャパシタ間で同程度となる。即ち、各キャパシタにおいて万一大きな容量バラツキが発生したとしても、数１２における（Ｃｓ／Ｃｉｎｔ）項の値には大きな影響を及ぼさず、ほぼ一定の範囲内の値を示す。

従って、本発明回路によれば、製造プロセス時における各素子のバラツキの影響が抑制された安定的なフルスケール電圧Ｖ_ＦＳの実現が可能となる。即ち、図１４におけるランプ電圧Ｖ_ＲＡＭＰの上昇率を表す傾斜角θについても、同様に製造プロセス時における素子バラツキの影響が抑制され、安定した値を示すことができる。これにより、本発明回路１から発生されるランプ電圧を用いてＡ／Ｄ変換を行う本発明装置１０によれば、ノードＣＰＩの電圧がオートゼロレベルに到達するタイミングのバラツキが抑制され、素子バラツキの影響が抑制された安定的なＡ／Ｄ変換処理を実現することができる。そして、かかる本発明装置１０を例えばディジタルカメラ（固体撮像素子）に利用し、本発明装置１０が受光素子による受光量に応じたアナログ電圧値に対してＡ／Ｄ変換処理を施すことで生成されるディジタルデータに基づいてディジタル画像を生成することにより、素子バラツキの影響が抑制された所望の画像を生成することが可能となる。

即ち、本発明回路１は、ランプ電圧を発生させるために必要な定電流を生成するための定電流源を、安定化電圧源Ｖｒｅｆから発生される定電圧Ｖ_ＲＥＦを負荷抵抗に印加することで実現するのではなく、同電圧Ｖ_ＲＥＦをスイッチトキャパシタに印加することで実現し、これによってランプ電圧発生回路を実現するために必要なキャパシタＣｉｎｔとのマッチング精度を高めたことに特徴を有する。従って、本発明回路１が備える定電流源は、ランプ電圧発生回路にのみならず、当該定電流源が発生する定電流又は当該定電流に基づく電流（以下、単に「定電流」と総称）が一方の端子に与えられる容量性負荷を備える他の装置に対しても利用可能であり、かかる定電流が容量性負荷に与えられることで、容量性負荷の両端電圧に対する実装時の素子バラツキの影響が抑制される効果を奏する。

［第２実施形態］
以下において、本発明回路及び本発明装置の第２実施形態（以下、適宜「本実施形態」と称する）について図４〜図７の各図を参照して説明する。尚、第１実施形態と同一の箇所については同一の符号を付してその説明を省略する。

図４は、本実施形態における本発明回路の概略構成を示す回路ブロック図である。図４に示される本発明回路１ａは、第１実施形態に係る本発明回路１と比較して、スイッチトキャパシタ等価回路Ｒｅｑに対して並列に安定化容量Ｃｂを更に備える点が異なり、他は図２に示される本発明回路１と共通である。

本発明回路１ａにおいて、安定化容量Ｃｂとサンプリングホールド容量Ｃｓには、サンプリングクロック周波数ｆｃｋに応じてトランジスタＭＮＳＦから与えられる電流Ｉｃｋによって電荷が充電される。このとき、演算増幅器ＡＭＰ１の非反転入力端子と反転入力端子とが同電圧となるように各容量Ｃｂ及びＣｓに対する電荷の充電が行われる。これは演算増幅器ＡＭＰ１の負帰還動作によるものである。

ここで、第１実施形態に係る本発明回路１のように安定化容量Ｃｂを有さない構成である場合であっても、サンプリングクロック信号Ｖ_ＣＫのサンプリングクロック周波数ｆｃｋが十分低速である場合には、次のクロック信号の立ち上がりまでの間にノードＶＲＥＦ＿ＣＯＰＹの電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}が演算増幅器ＡＭＰ１の非反転入力端子が接続される接続ノードＶＲＥＦが示す電圧Ｖ_ＲＥＦのレベルに到達すること（セトリング）が可能であるが（図５参照）、サンプリングクロック周波数ｆｃｋが高速である場合には、図６に示すように電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}が電圧Ｖ_ＲＥＦのレベルに到達する前に次のクロック信号が立ち上がることがあり、この結果、電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}が電圧Ｖ_ＲＥＦのレベルに到達できないという問題が生じる場合がある。上述したように、本発明回路が備えるスイッチトキャパシタは、ノードＶＲＥＦ＿ＣＯＰＹの電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}に基づいて定電流を生成する定電流源を構成するために備えられるものであるところ、この電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}が目的とする電圧Ｖ_ＲＥＦに到達しないまま変動を繰り返す動作を行うと、この電圧に基づいて生成される電流Ｉｃｋ、並びにこの電流Ｉｃｋがカレントミラーされることで生成される電流Ｉｎｔ２は、共にその値を維持することができず、この結果、安定したランプ電圧を生成することができないという問題が発生する。

これに対し、本実施形態のように、安定化容量Ｃｂをスイッチトキャパシタ回路と並列に備える構成とすることで、サンプリングクロック信号Ｖ_ＣＫが立ち上がり、スイッチＳ１がオフ状態になった時点で、安定化容量Ｃｂに蓄積されていた電荷に基づく電圧がノードＶＲＥＦ＿ＣＯＰＹに与えられるため、安定化容量Ｃｂを有しない第１実施形態の構成と比較してクロック信号Ｖ_ＣＫの立ち上がり時点におけるノードＶＲＥＦ＿ＣＯＰＹの電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}の低下レベルは減少する。即ち、再び電圧Ｖ_ＲＥＦと同レベルの電圧になるまでに増加すべき電圧量が減少するため、サンプリングクロック周波数が高速であっても次のクロック信号の立ち上がりタイミングまでにノードＶＲＥＦ＿ＣＯＰＹの電圧を電圧Ｖ_ＲＥＦのレベルに到達させることができる（図７参照）。

そして、安定化容量Ｃｂの大きさを大きくするほど、サンプリングクロック信号Ｖ_ＣＫの立ち上がりタイミングでのノードＶＲＥＦ＿ＣＯＰＹの電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}の減少量は小さくなる。当該減少量が小さくなればなるほど、再びノードＶＲＥＦ＿ＣＯＰＹが電圧Ｖ_ＲＥＦと同レベルの電圧になるまでに要する時間が短縮化されるため、このノードＶＲＥＦ＿ＣＯＰＹの電圧Ｖ_{ＲＥＦ＿ＣＯＰＹ}に基づいて生成される電流Ｉｃｋ、並びにこの電流Ｉｃｋに基づく電流Ｉｎｔ２が安定した定電流になるまでに要する時間が短縮化される。ランプ電圧Ｖ_ＲＡＭＰの電圧波形が示す傾斜角θを変動させずに安定したランプ電圧を生成するためには、電流Ｉｎｔ２は変動せず一定電流を維持することが好ましいため、安定したランプ電圧を生成するためには安定化容量Ｃｂはサンプリングホールド容量Ｃｓと比較して十分大きな静電容量（例えば、１０倍以上）を示すことが好ましい。かかる安定化容量Ｃｂを備える構成とすることで、サンプリングクロック信号Ｖ_ＣＫのサンプリングクロック周波数ｆｃｋに拘らず安定した定電流Ｉｃｋを生成することができ、更にこの電流に基づいて安定したランプ電圧Ｖ_ＲＡＭＰを発生することができる。

［第３実施形態］
以下において、本発明回路及び本発明装置の第３実施形態（以下、適宜「本実施形態」と称する）について図８を参照して説明する。尚、第１実施形態或いは第２実施形態と同一の箇所については同一の符号を付してその説明を省略する。又、本実施形態では、ランプ電圧発生回路１（又は１ａ）が用いるサンプリングクロック信号のサンプリングクロック周波数に後述する特徴を有する構成であり、他は上記各実施形態と同一である。

図１５を参照して上述したように、ランプ電圧発生回路が発生するランプ電圧の変化の傾き（傾斜角）θにバラツキが生じると、オートゼロレベルに到達するまでに要する時間に変動が生じ、これによってカウンタ出力値が変化するためＡ／Ｄ変換後のディジタルデータが変動する。従って、傾斜角θを安定化させることで、変換対象のアナログ値を正しいディジタルデータに変換することが可能となる。

しかしながら、実際に本発明装置が固体撮像装置に利用される場合（図１参照）を想定すると、被写体の明るさに応じてフォトダイオードＰＤの光電変換時間に差を設けることが通常行われる。即ち、被写体が明るい場合には、短い時間でフォトダイオードＰＤに対して撮像情報の認識に十分な光量が入射されるため、光電変換後の電圧をノードＦＤに与えるタイミング（即ちスイッチＴＸのオンオフ制御タイミング）間隔が短くなる。一方、被写体が暗い場合には、撮像された情報が認識可能な範囲内の光量をフォトダイオードＰＤに対して入射させるためには被写体が明るい場合よりも長い時間フォトダイオードＰＤに対して光を入射させる必要があり、この場合は光電変換後の電圧をノードＦＤに与えるタイミング（即ちスイッチＴＸのオンオフ制御タイミング）間隔が長くなる。

そして、スイッチＴＸのオンオフ制御タイミングが変化することは、光電変換後の電圧に対するＡ／Ｄ変換処理に要する時間が変化することを意味する。即ち、スイッチＴＸがオン状態になり、光電変換後の電圧がトランジスタＭＡに与えられて、ノードＶＩＮを光電変換された電荷量に応じた電圧レベル（光電変換レベル）に遷移した後、次のタイミングで入射される光量が確定してスイッチＴＸがオン状態となるまでの間にＡ／Ｄ変換処理を行う必要がある。言い換えれば、状況に応じてＡ／Ｄ変換処理の速度を変化させる必要があることになる。このスイッチＴＸのオンオフ制御タイミング、並びにＡ／Ｄ変換処理速度によって同一時間内に撮像可能な回数（フレームレート）が決定する。

図８は、高速でＡ／Ｄ変換を行う（フレームレートが大きい）場合と低速でＡ／Ｄ変換を行う（フレームレートが小さい）場合とでのタイミングチャートの比較を示す図である。

上述したように、カウンタ１５の最大カウント数Ｎは本発明装置１０の変換ビット精度によって定められるため、同一カウント数をカウントするのに要する時間が変化することはカウンタクロック信号のカウンタクロック周波数を変化させる必要があることを意味する。従って図８（ａ）のような低速Ａ／Ｄ変換時にはカウンタクロック周波数を低くし、図８（ｂ）のような高速Ａ／Ｄ変換時にはカウンタクロック周波数を高くする必要がある。

そして、このように状況に応じて適宜変化するカウンタクロック周波数の下でも、同一の電圧Ｖ_ＳＩＧに対しては同一のディジタル変換値の生成が求められる（例えば図８におけるデータＤｏｕｔ１）。言い換えれば、電圧Ｖ_ＳＩＧが同一の値である場合には、カウンタクロック周波数の大きさに拘らず、ノードＣＰＩの電圧がオートゼロレベルに到達するまでにカウンタ１５によってカウントされるカウント数が変化しないことが求められる。このためには、カウンタクロック周波数に応じて傾斜角θを変化させることが必要となる。即ち、低速変換時（図８（ａ））には傾斜角θ１を小さくし、高速変換時（図８（ｂ））には傾斜角θ２を大きくする必要がある。本実施形態は、傾斜角θがカウンタクロック周波数に応じて変化することによって、得られるフルスケール電圧Ｖ_ＦＳが一定値を示すことを特徴とするものである。

フルスケール電圧Ｖ_ＦＳが一定の値であれば、カウンタクロック周波数の大きさに拘らず、ノードＣＰＩの電圧がオートゼロレベルに到達するまでにカウンタ１５によってカウントされるカウント数が変化しないため、同一のＡ／Ｄ変換結果Ｄｏｕｔ１（図８（ａ）、図８（ｂ））を得ることができる。従って、フレームレートには依存しないＡ／Ｄ変換器が実現可能になる。

第１実施形態では、サンプリングクロック周波数ｆｃｋがカウンタクロック周波数と等しい場合には、フルスケール電圧Ｖ_ＦＳが数１２のように記載される旨を説明した。本実施形態では、これらの両クロック信号の周波数が等しい場合に限られず、一定の比率を有する構成とすることにより、フルスケール電圧Ｖ_ＦＳがクロック信号の周波数に依存しない構成とするものである。このことにつき、以下説明する。

サンプリングクロック信号の周期Ｔｃｋはサンプリングクロック周波数ｆｃｋの逆数である。そして、カウンタ１５は所定のカウンタクロック信号に基づいてカウントアップを行う構成であり、当該カウンタ１５によってカウントの実行が完了するまでに要する時間はカウンタクロック信号の周期の倍数になる。カウンタクロック信号の周期は、カウンタクロック周波数の逆数である。以上のことより、カウンタクロック周波数とサンプリングクロック周波数ｆｃｋとを一定の比率で維持することにより、カウンタクロック信号の周期とサンプリングクロック信号の周期Ｔｃｋとも一定の比率が維持されるため、カウンタクロック信号の周期の整数倍であるＴｉｎｔとサンプリングクロック信号の周期Ｔｃｋも一定の比率が維持されることとなる。

つまり、カウンタクロック周波数が変化する場合であっても、Ｔｉｎｔ／Ｔｃｋ＝Ａ（定数）を満たすようにサンプリングクロック周波数ｆｃｋを変化させることで、数１３に示されるようにフルスケール電圧がカウンタクロック周波数の変化に依存せず、一定の値を示すこととなる。

数１３に示すように、フルスケール電圧Ｖ_ＦＳは、サンプリング容量Ｃｓと積分容量Ｃｉｎｔの比と、参照電圧Ｖ_ＲＥＦ、及びサンプリングクロック信号の周期（即ち、サンプリング時間に相当）ＴｃｋとＡ／Ｄ変換時間Ｔｉｎｔの比Ａによってのみ決定され、カウンタクロック周波数には依存しなくなる。尚、上記の通り、数１２は、サンプリング周波数ｆｃｋとカウンタ１５のカウンタクロック周波数が等しい場合であり、比Ａは、Ａ／Ｄ変換分解能に等しい値となる。

尚、具体的には、サンプリングクロック周波数ｆｃｋとカウンタクロック周波数とが等しい場合には同一のクロック信号を用いる構成としても良く、サンプリングクロック周波数ｆｃｋとカウンタクロック周波数とを一定の比率を維持する構成である場合には、同一のクロック信号の分周比を適宜変更することで上記両クロック信号を生成する構成としても良い。

［第４実施形態］
以下において、本発明回路及び本発明装置の第４実施形態（以下、適宜「本実施形態」と称する）について図９を参照して説明する。尚、第１、第２、或いは第３実施形態と同一の箇所については同一の符号を付してその説明を省略する。

図９は、本実施形態に係る本発明回路の概略構成を示す回路ブロック図である。図９に示される本発明回路１ｂは、第２実施形態に係る本発明回路１ａと比較して、安定化電圧源Ｖｒｅｆの電圧Ｖ_ＲＥＦ、スイッチトキャパシタ回路の等価抵抗Ｒｅｑ、並びにランプ電圧発生用の容量性負荷Ｃｉｎｔの各値を夫々変更可能に構成されている。具体的には、接続先の切換が可能なスイッチＳＷ＿ｋ、ＳＷ＿ｎ、ＳＷ＿ｍを有し、これらのスイッチによって接点が変更されることで、電圧Ｖ_ＲＥＦ、等価抵抗Ｒｅｑ、或いは容量性負荷Ｃｉｎｔの変更制御が行われる。

即ち、図９に示されるように、本実施形態に係る本発明回路１ｂが備える安定化電圧源Ｖｒｅｆは、例えば、定電流源Ｉｘとそれに接続される抵抗とを備え、スイッチＳＷ＿ｋの接点の切換制御が可能に構成されており、電圧Ｖ_ＲＥＦを取り出すための抵抗値を変化させることで電圧Ｖ_ＲＥＦの変更制御が行われる。又、スイッチトキャパシタ回路Ｒｅｑは、等価抵抗が異なる複数のスイッチトキャパシタ回路を備え、ノードＶＲＥＦ＿ＣＯＰＹと接続するスイッチトキャパシタ回路を変更することで、スイッチトキャパシタ回路の等価抵抗Ｒｅｑの変更制御が行われる。又、静電容量の異なる複数の容量性負荷を備え、一方の端子を演算増幅器ＡＭＰｉｎｔの増幅出力端子に接続させ、他方の端子を演算増幅器ＡＭＰｉｎｔの反転入力端子に接続させる容量性負荷を変更することで、電流Ｉｉｎｔ２に基づく充放電が行われる対象となる容量性負荷を変更し、これによってＶ_ＲＡＭＰの傾斜角θの変更制御が行われる。

ここで、数１２より、フルスケール電圧Ｖ_ＦＳはサンプリングホールド容量Ｃｓとランプ電圧発生用の容量性負荷Ｃｉｎｔの比率、並びに電圧Ｖ_ＲＥＦの大きさに依存し、傾斜角θはフルスケール電圧Ｖ_ＦＳと、カウンタがビット精度Ｎまでカウントするのに要する時間Ｔｉｎｔ（Ｔｉｎｔ＿１、Ｔｉｎｔ＿２）とに基づいて決定される値である。更に、上記時間Ｔｉｎｔは、カウンタクロック周波数に依存する値である。従って、カウンタクロック周波数に応じて、サンプリングホールド容量Ｃｓとランプ電圧発生用の容量性負荷Ｃｉｎｔの比率、或いは安定化電圧源Ｖｒｅｆから発生される定電圧Ｖ_ＲＥＦの大きさの何れか一方或いは双方を変更することで、傾斜角θの制御が可能となる。傾斜角θが任意に制御できる場合、例えば図１５に示すように、傾斜角θ１〜θ３の変動に伴ってフルスケール電圧Ｖ_ＦＳをＦＳ１〜ＦＳ３のように変化させることができる。このとき、Ａ／Ｄ変換結果はＤ１〜Ｄ３のように変化する。このことは、ある一定のアナログ電圧Ｖ_ＳＩＧに対するＡ／Ｄ変換結果に対して、傾斜角θの制御によってゲイン（利得）設定が可能となることを意味する。

従来構成では、ウェハ間或いはロット間における素子バラツキに起因して傾斜角θがチップ間でバラつくことにより、同一対象に対するＡ／Ｄ変換結果が製品間で異なる値となるという問題を有していた。しかしながら、本実施形態の構成は、かかる場合と異なり、上記第１〜第３実施形態で説明したように、同一のアナログ値に対しては同一のディジタル変換値を生成可能であることを前提とした上で、更に傾斜角θを制御可能にしてその変換後の値に対してゲイン設定を可能にすることを特徴とするものである。従って、本実施形態に係る本発明装置１ｂによれば、撮像モードに応じて決定されるゲイン（利得）に応じて適宜Ｖ_ＲＥＦ、Ｃｓ、Ｃｉｎｔの各値を変更することで、アナログ電圧Ｖ_ＳＩＧに対する任意のゲイン（利得）を乗じたＡ／Ｄ変換動作を実現することができる。

尚、上記第１及び第２実施形態では、安定したＡ／Ｄ変換動作を行うべく、傾斜角θの変動を抑制するための措置について上述した。本実施形態では、傾斜角θを変化させるものの、カウンタクロック周波数の大きさに基づいて決定される傾斜角θは安定的である必要があるところ、本実施形態と上記第１或いは第２実施形態とは思想を異にするものではない。即ち、本実施形態は、第１或いは第２実施形態の構成に加えて、更に傾斜角θを状況に応じて変更できる点を特徴とするものである。

かかる構成とすることで、本実施形態に係る本発明装置を撮像装置に備えることにより、例えば、被写体が暗い場合にはゲインを小さく設定し、被写体が明るい場合にはゲインを大きく設定するといった被写体の明るさに応じたゲイン設定を行うことができるため、被写体の明るさに応じて（即ち、フレームレートに応じて）好適なデジタル画像の生成が可能となる。

又、本実施形態では、Ｖ_ＲＥＦ、Ｃｓ、Ｃｉｎｔの各値の変更が可能であるものとしたが、これらの内の少なくとも何れか一の値が変更可能な構成であっても構わない。更に、図９に示される本発明回路１ｂは、第２実施形態に係る本発明回路１ａに対して、更にＶ_ＲＥＦ、Ｃｓ、Ｃｉｎｔの各値の変更が可能に構成されるものとしているが、第１実施形態に係る本発明回路１に対して、上記Ｖ_ＲＥＦ、Ｃｓ、Ｃｉｎｔの各値の変更が可能に構成されるものとしても構わない。

［別実施形態］
以下、別実施形態につき説明する。

〈１〉 上記各実施形態の本発明装置は、参照電圧と被変換アナログ電圧との電圧比較に使用する演算器としてインバータ回路１２を用いる回路構成であったが、図１０に示すように差動増幅器を用いることも可能である。

即ち、図１０に示される本発明装置１０ａは、図１に示される本発明装置１０と比較して、インバータ回路１２に代えて演算増幅器２９を備えると共に、及び演算増幅器２９に対する駆動電圧印加のための第２安定化電圧源２８、及びトランジスタＭＳＮを備える構成である。本発明装置１０ａの構成では、参照電圧を演算増幅器２９の非反転入力ノードに直接供給できるため、上記各実施形態で参照電圧を入力ノードＣＰＩに伝送するために必要であったスイッチＳ３とキャパシタＣＲ（図１参照）を省略することができる。従って、本回路構成によれば、回路面積の削減が可能となる。

又、演算増幅器２９はインバータ回路１２に比べると電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）が大きいため、インバータ回路１２の代わりに演算増幅器２９を電圧比較用の演算器に用いれば、システム電源電圧ＶＤＤの電圧変動のＡ／Ｄ変換結果への影響を抑制する効果がある。

〈２〉 上記各実施形態では、本発明に係るランプ電圧発生回路が発生するランプ電圧が時間と共に増加する電圧波形を示す場合を想定して説明を行ったが、各電圧の極性を逆にすることで同様の方法により時間と共に電圧値を減少する電圧波形を示すランプ電圧を用いてＡ／Ｄ変換を行うことも可能である。この場合、図１２において、タイミングｔ１でノードＣＰＩの電圧を減少させてオートゼロレベルとし、タイミングｔ４で光電変換量に基づく電圧をノードＣＰＩに与えることで当該ノードＣＰＩの電圧を光電変換量に基づく電圧分増加させる。その後、タイミングｔ７でランプ電圧を与え、当該ノードＣＰＩの電圧がオートゼロレベルに到達するまでにカウンタ１５によってカウントされたカウンタクロック信号の信号数を変換後のディジタルデータとして出力する構成とすれば良い。

本発明に係るＡ／Ｄ変換器の第１実施形態の概略構成を示す回路ブロック図 本発明に係るランプ電圧発生回路の第１実施形態の概略構成を示す回路ブロック図 スイッチトキャパシタ（等価抵抗）の動作を説明するための回路ブロック図 本発明に係るランプ電圧発生回路の第２実施形態の概略構成を示す回路ブロック図 クロック信号のクロック周波数が低速である場合のノードＶＲＥＦ＿ＣＯＰＹの電圧波形 クロック信号のクロック周波数が高速である場合のノードＶＲＥＦ＿ＣＯＰＹの電圧波形 安定化容量をスイッチトキャパシタ回路に並列に備える場合におけるクロック信号のクロック周波数が高速である場合のノードＶＲＥＦ＿ＣＯＰＹの電圧波形 高速でＡ／Ｄ変換を行う（フレームレートが大きい）場合と低速でＡ／Ｄ変換を行う（フレームレートが小さい）場合とでのタイミングチャートの比較を示す図 本発明に係るランプ電圧発生回路の第４実施形態の概略構成を示す回路ブロック図 本発明に係るＡ／Ｄ変換器の別実施形態の概略構成を示す回路ブロック図 従来のコラム型Ａ／Ｄ変換器の概略構成を示す回路ブロック図 従来のコラム型Ａ／Ｄ変換器のＡ／Ｄ変換動作を示すタイミングチャート 従来のランプ電圧発生回路の概略構成を示す回路ブロック図 ランプ電圧発生回路が生成するランプ電圧の波形例とそのタイミングチャート 傾斜角θにバラツキを有するランプ電圧発生回路からのランプ電圧を用いてＡ／Ｄ変換を行った場合におけるＡ／Ｄ変換結果を示すグラフ

１： 本発明に係るランプ電圧発生回路
１０、１０ａ： 本発明に係るＡ／Ｄ変換器
１２： インバータ回路
１３： ラッチ回路
１５： カウンタ
１６： 画素部
２８： 第２安定化電圧源
２９： 演算増幅器
５０： 従来構成のランプ電圧発生回路
５１： 従来構成のＡ／Ｄ変換器
ＡＭＰ１、ＡＭＰｉｎｔ： 演算増幅器
ＣＲ、ＣＴ： キャパシタ
Ｃｓ： キャパシタ（サンプリングホールド容量）
Ｃｉｎｔ： キャパシタ（ランプ電圧発生用容量性負荷）
ＩＶ１、ＩＶ２： インバータ回路
Ｉｘ： 定電流源
ＭＮ１、ＭＮ２、ＭＮＳＦ、ＭＰ１、ＭＰ２、ＭＳＮ： トランジスタ
ＰＤ： 光電変換素子
Ｒｅｑ： 等価抵抗（スイッチトキャパシタ）
Ｒｒｅｆ： 抵抗
ＲＳ、ＲＸ： スイッチ
Ｓ１、Ｓ２、Ｓ３、ＳＳ： スイッチ
ＳＷ＿ｒａｍｐ、ＳＷ＿ｒｅｓｅｔ： スイッチ
ＳＷ＿ｋ、ＳＷ＿ｎ、ＳＷ＿ｍ： スイッチ
Ｖ_ＣＫ： （サンプリング）クロック信号
Ｖｒｅｆ： 安定化電圧源

Claims (4)

1. スイッチトキャパシタを含む定電流源から生成される定電流に基づいて充放電速度が決定される容量性負荷を有し、当該容量性負荷の一端の出力電圧をランプ状に変化させるランプ電圧発生回路と、
   １又は複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記１又は複数の被変換アナログ電圧と、前記ランプ電圧発生回路から発生されるランプ電圧の電圧変化値又は前記電圧変化値と比例する電圧で与えられる参照電圧と、を演算器によって比較すると共に、前記参照電圧が前記被変換アナログ電圧に等しくなった時点で出力変化する電圧比較回路と、
   入力されるカウンタクロック信号のクロック数を計数して出力するカウンタと、
   前記電圧比較回路の出力が変化したタイミングで前記カウンタの出力をラッチして、当該ラッチされた値を前記ディジタル値として出力するラッチ回路と、を備え、
   前記スイッチトキャパシタは、
   入力されるサンプリングクロック信号によって内部に備える複数のスイッチ素子がオンオフ制御されることで、前記サンプリングクロック信号の周波数で決定される抵抗値を示す等価抵抗を実現する構成であり、
   前記サンプリングクロック信号の周波数と前記カウンタクロック信号の周波数が、一定の比率で維持されることを特徴とするＡ／Ｄ変換器。
2. 前記サンプリングクロック信号は、前記カウンタクロック信号と同一のクロック信号であることを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 前記サンプリングクロック信号と前記カウンタクロック信号は、共に同一のクロック信号からそれぞれ分周比を変更して生成されたものであることを特徴とする請求項１に記載のＡ／Ｄ変換器。
4. 前記定電流源が、前記スイッチトキャパシタによる電流変換動作を安定化するために、前記スイッチトキャパシタと並列に容量成分を備えることを特徴とする請求項１〜３のいずれか１項に記載のＡ／Ｄ変換器。

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