1244827 狄、發明說明： 【發明所屬之技術領域】 本發明係關於關於管線式類比數位轉換器（ADCs)，且 特別是有關於有雙供應電壓的管線式ADC。 【先前技術】 典型數位通訊發送為將資料數列編碼以產生定義 類比信號的波形資料數列，發送器接著轉換波形資料數列 成為類比信號並且發送至一接收器，接收器内的類比數位 轉換器（ADC)週期性地數位化類比信號以產生代表類比信 號連續位準的波形資料數列，數位信號處理電路接著處理 波形資料數列以回復原始資料數列，在一個操作在高資料 速率的數位通訊系統中，接收器必須使用可以在高頻取樣 類比信號的高解析度ADC，舉例來說，提供下載資料速率 隶南至52Mbps的超咼速寬頻存取數位用戶迴路（vdsl)需 要一 ADC在3 5MHZ的取樣速率時提供12個等效位元的解 析度。官線式ADC使用一連串低解析度ADc級以數位化 有高解析度的類比信號是適用於高速，高解析度應用。 圖一繪示一典型的管線式ADC 10，其中包含一組N 級ADC 12(1)-12(N)以及一組N]級移位暫存器 MUhlVN-l)，差動類比信號A(1)作用為第一級12(1)的 輸入，為了響應每第n個時脈信號（cl〇ck)的前緣（或後 緣）’每第1級12(i)取樣其類比輸入信號a⑴的電壓並且 以B-位兀解析度產生一近似取樣輸入信號電壓量值的& 1244827 位元資料字元Xi(n)，除了最後一級12(N)，每第i級12(i) 也提供一輸出差動類比餘留信號A(i+ 1)作為下一級1 2(丨+ ^ 的輸入信號，其中 A(i+1) = 2b [A(i) - (VMAX/2B)(xi(n)-2B'1 + l/2)] 其中VMAx是該級差動輸入信號A(i)的峰對峰全域電 壓值（peak-to-peak full range voltage)，每第 i 級 12⑴的輪 出餘留信號A(i+1)因此正比於其輸入信號a⑴的取樣電壓 和由該級輸出資料Xi(n)的誤差。 舉例而泛’個B — 2，vmax = 5伏特，和n = 3級的 管線式ADC可以BxN = 6位元解析度數位化輸入作號 Α(υ’範圍從-2.^到2.5V，因為B = 2，每第丨個資料字^ 兀Xi⑻可以是表示-1.875，-0.625，0.625或1.875伏特的 四個2-位元值之-’舉例來說’因此當取樣在第n個時脈 ^號脈波的Α(1)是〇·4伏特時，第一級輸出資料為 xi(n) = 10 (二進位） 表不0 · 6 2 5伏特的量值 沒迎似A(l)信 伏特，第1級輸出餘留信號Α(2)將是Α(2) = 22 [0.4 _ ⑽⑹]5)] = 22 [〇 4 \〇·9伏特· 際0.4 0.625] 徊吋脈信 机琢，弟 伏特A(2)信號以產生輪出資料 x2(n+l) = 〇1 (二進位） 對應一個-0.625伏牲沾旦7士 號，笙-纺終山4 特的置值，近似-〇_9伏特A(2)十 观，弟一級輸出類比信 7,1 ^瑞A(3)量值為 A(3) = 22 卜〇·9 _ (5/ ^八1-1·5)卜 22 [·0·9 +0.625]叫· 1244827 伏特. 在第（n+2)個時脈信號邊緣，最後—級丨2(3)將數位化 -1.1伏特A(3)信號以產生輪出資料 x3(n+2) = 〇1 (二進位） 對應量測到的-0.625伏特值。 *連續、級12⑴-12(N)以逐漸變大延遲的方式產生其輸 出貝料Xl(n) — XN(n)，因此移位暫存器14(1)-14(N-1)以 逐漸減少延遲的方式來延遲連續級輸出資料，使其同時產 生輸出貧料{Xl(n-N+1)，’ χΝ(η)}，而這些資料可以結 合以形成單_ΝΧΒ-位讀出字元，用來表示當管線級12⑴ 在二時脈信號週期前所取樣的A⑴輸人信號的量值，在所 舉範例中，ADC的數位輸出字元值將是 數位輸出字元值喝⑷，χ2(η_Ν + 2)，Χι(η_Ν+ι)} =100101 (二進位） =3 7 (十進位） 範圍從〇到2M的輸出字元值表示輸入信號A⑴的 6位元解析度取樣夏值’在這範例中，輸出字元表示一輸 入信號電壓 A0)_ (VMAX/26) X (數位輸出字元值_25+1/2) =(5/64) X 5.5 =0_429伏特 這疋在、6疋一個-2_5到2·5伏特範圍以及6-位元解析 度下’所能表示最接近實際〇·4伏特之ADC輸入信號A⑴。 圖二繪示為圖一管線式ADC中管線級12(1)的範例架 構，管線級是類似的，放大器ls放大差動 1244827 A(i)彳5號以產生取樣電壓A’（l)，一取樣保持（S/H)電路 在每一時脈信號的前緣或後緣取樣並且保持A，（1>而存在 取樣保持電路16中的取樣電壓A，（l)供應至一 B_位元adc 18，ADC 18數位化A’（l)以產生B-位元輸出資料χι(η)， 一 Β-位元數位類比轉換器（DAC)19轉換χι(η)為一 償電壓 _ V〇ff = (VMAx/2B)(x1(n)-2B-1 + l/2) ^ 類比加總放大器17以V0FF偏移補償八，（丨）以產生差動 級輸出餘留信號A(2)。 圖三繪示圖一中最後一級12(N)的一實施例，除了省 略B-位元DAC 19和加總放大器17，它是類似圖二的第_ 級 12(1) 〇 誤差源 二中管線式ADC 1 〇 各種因素可能影響第圖一 的準確度’舉例而言包含： 1 · 熱雜訊， 2· ADC 18中任一級的比較器偏移誤差， 3 · 放大器1 5中任一級的增益誤差， 4. ADC 1 8的非線性， 5· DAC 19的非線性， 6 · 放大态1 5的非線性，以及 7_未完成趨穩的輸出餘留信號a(2)。 在以上誤差源中，只有敎雜外3 β左μ 有…雜Λ疋酼機且每次取樣都會 變化，主要是電路元件不匹配的豆它 匕决差源，比如電晶體 尺寸’電阻和電容值，是，，當能的” 达 疋$ L的因為它們在每次取樣中 1244827 都是一致的，許多修正和校準技術是可獲得的以藉由補償 常態的誤差而有效地增進ADC的準確度，舉例而言藉由 調整放大器1 5中一個或更多級的增益和偏移補償來實質 減少常態的誤差是可能的，因此管線式ADC的準確度通 常是受限於熱雜訊而不是常態的誤差。 為了響應每一時脈信號的前緣或後緣，取樣保持電路 16短暫地連結取樣電壓A，（l)信號到一内部電容，使得產 生八彳1)信號的放大器15可以充電電容到目前A，（i)信號電 壓’電容電壓在剩下的CLOCK週期中維持在取樣的信號 A (1)電壓讓A(2)和Χ! (η)級輸出有時間趨穩至新位準。 在剩下的CLOCK週期中取樣電容實際只維持在近似 取樣的信號A’（l)電壓，這是因為熱雜訊傾向使取樣電壓 A’（l)隨時間變化，在一適當校準以補償常態誤差的管線式 ADC中，來自熱雜訊的取樣電壓A，（l)變化可能是ADC的 輸出資料中最顯著的誤差源，電路設計人員通常稱這種熱 雜訊源為"KT/C雜訊”’這是因為A，（1)信號中的熱雜訊： 率正比於KT/C，其中κ是波茲曼常數（1.38χ1〇-23
Joules广K)，T是取樣保持電路的溫度，單位為凯氏产數 (Kelvin)，而C是取樣電容的電容值。 因為熱雜訊正比於KT/C，可以藉由增加取樣保持電 路16中的取樣電容C值來降低任一 ADC級的熱雜訊功 率，但增加c也會有不好的影響，當取樣保持電路16要 在高頻取樣A，（l)信號時’放大器15必須能快速地對其充 電，當增加取樣電容C時，放大器15需要更多時間來充 電取樣電容，因此減少取樣保持電路能運作的最高取樣頻 10 1244827 率。 —為了補償取樣電容增加所造成取樣頻率降低的盆中 :::方法是增加放大器15购以供應更多充電電流給 =電容’因此可以更快速地充電，當每—時脈信號週期 =時短暫地打開的放大器15 &含-個或更多個輸出電 曰曰體以連結取樣電容到電壓源VDD，因為那些電晶體的阻 抗限制了電流大小，藉由增加其輸出電晶體數及,或藉由增 加！出電晶體的通道寬度可以增加放大器15帛供給取樣 電容的充電電流量，因此減少電晶體阻抗，因此當必須增 加任-管線級12⑴·12(N)巾取樣電容尺寸讀低熱雜訊 功：時’没計人員知道也要增加供應電流給取樣電容的放 大器15中的輸出電晶體數目或通道寬度，以避免降低 的最高可容許取樣頻率。 但是當增加ADC級中電晶體數目及/或通道寬度時， 同樣也增加了 1C晶粒中該級所佔據面積以及管線級的功 率消耗。
因為由每一級所產生的輸出資料Xi(n)提供比其前級 在ADC輸出字元中較低有效位元，每一連續級中輸出資 料的誤差對於ADC輸出字元的準確度較其前級輸出資料 誤差有較低的影響，舉例而言考慮一管線式ADC，它有N =3級，每一級有B = 4位元解析度，以及有一差動輸入信 號電壓範圍從-VMAX/2到+Vmax/2伏特，其中每一級的熱 雜訊可以足夠大到偶爾引起級資料輸出中最低有效位元 的誤差’因為第一級的解析度是νΜΑχ/16，第一級輸出資 1244827 料的熱雜訊會造成管線式ADC輸出字元值的改變最大到 Vmax’16,因為第二級的解析度是W256,第二級輸出 資料的熱雜訊誤差會造成管線式ADC的輸出字元最多只 改k VMAX/256’第二級輸出資料的一個丨_位元熱雜訊誤差 會造成管線式ADC的輸出字元最多只改變Vmax/4〇96，因 此當增加管線式ADC第一級中取樣保持電路的取樣電容 可以大大地降低來自熱雜訊的ADC之輸出字元的誤差， 增加後級取樣電容則以逐漸變小的量減少埶雜气竽差。 因此許多管線式ADC連續級使用逐漸變小的取樣電 容，而這些電容需要逐漸降低電流輸出的放大器來提供其 充電電流，因為能夠提供較小充電電流的放大器比能夠產 生較大充電電流的放大器需要較少的平面空間，這種"漸變 ”管線式觀的連續級佔料漸變小的平面空間如第4圖 所繪示，同樣也消耗逐漸變小量的功率。 CMOS 元# 可样縮性（ScaUhillq) 互補式金氧半導體（CM〇S)技術主導半導體工業數十 年主要是因為CMOS元件的兩個特性：零靜態 及可微縮性，除了在改變狀態時，零靜態功率消耗元件、'肖 耗非常少的功率，在-使用同步邏輯的數位電Cl: 改變只發生在每- CL0CK週期的開始，而cm〇sic比: 大多數其它型式的IC因此有相對低的平均 CMOS元件的"可微縮性”與可以製造〔μ /迷率。 成-較小電路而不用改變電路基本功能的事=以形 可以減少CMOS電晶體尺寸（寬度，長度，/有闕，如果 如果也可以減少供應電壓’臨界電壓 ：度)α% ’ 心雜程度α%，則 12 1244827 流經電晶體的電流及其電容會被減少α%，雖然電晶體内的 電場特性會維持不變，CMOS邏輯基本建構方塊的cM〇s 反向裔’其父換速度是正比於I/CV，其中I是電〉、宁，^ η 形成反向器的電晶體通道電容，而V是反向器的供應5 壓’當微縮形成CMOS反向器之電晶體的通道尺寸和摻雜 程度，舉例而言50%時，會降低j，c和v各5〇%，因此 加倍反向器速度而讓它能操作在兩倍頻率，也因為電流和 位準都各降50。/。，正比於其電流和位準乘積的cm〇s元件 功率消耗減少了四倍，因此藉由微縮CM〇s元件允許達到 較高元件密度和速度而實質消耗較少功率，在過去十年， CMOS技術微縮最小通道長度從〇·5μιη到〇1邛㈤，造成了 供應電壓降賴5V到UV以及增加的效能和減少的成 〇 當微縮CMOS元件對於數位電路有許多好處，對於類 比電路可能有些明顯的壞處，當減少類比電路的供應電壓 以適合微縮的電晶體尺寸，限制了電路可處理的最大可六 許類比信號電壓擺幅，而這會電路的動態範圍有反效果合 ’I態範圍，，是類比電路常使用的特徵值，表示電路可處理 取南信號電壓和電路可解析最小信號電壓間的比例 :::電壓限制了類比電路可處理的最高信號電墨而敎 ==了㈣電路可解析的最低信號電摩，#微縮形成、 以 的電晶體06%，因此降低其供應電壓α%，接著可 不高信號電_幅被減少心，但因為熱雜訊維持 動：r圍□:解析的最低信號電a振幅維持不變，電路的 動恶乾圍因此減少α%。 刃 1244827 因此為了避免在微縮ADC管線設計後電路動態範圍 的減少，設計人員藉由增加取樣電容來減少熱雜訊功率， 接著增加充電放大器級中的電晶體尺寸及/或數目以避免 操作頻率的降低，然而，一般來說相似動態範圍和操作頻 率的管線式ADC級，由較長通道長度電晶體構成操作在' 較高供應電壓之ADC的功率消耗和平面空間會較由較短 通道長度電晶體構成操作在較低供應電壓之adc少，因 為操作在較低電壓的ADC需要較多電晶體和較大^容^ 因此當微縮數位電路中的電晶體可以減少平面空間和功 率消耗時，若電路的效能程度要被保留，則微縮比如管線 ^ ADC 4類的類比電路中電晶體會增加功率消耗和平面 當比如A D C轉換器的工C同時包含類比和數位電路， :=C中類比電路到某種程度，其缺點抵消了微縮⑴中 立電路的好處’當數位電路被微縮時維持
St:是將類比和數位電路做在不…，讓類比 尺寸不^跟著數位電路—起微縮，但這解法增加電路板 電路ιίΓ寸’材料費’以及零件數目，既然微縮數位 2疋有昼倒性的好處’且因為同時整合數位和類比電路 少CMOS、"ΤΙ又有疑問的’在水平面上進-步減 &合日彳k、見又，電路設計人員將發現維持類比電路效 月匕會是個持續性的挑戰。 电峪议 【發明内容】 本發明是關於一個管 來處理一類比輸入信號 線式類比數位轉換器（ADC)，用 以產生一連串數位輸出字元（輸 14 1244827
=撕包含—組以串聯方式連結的n級以形成一管 號，官？的f一級接收類比輸入信號作為其級輸入信 二卢：中官線财N_1級的每-級產生並提供-類比餘留 =為管線接下一級的輸入信號，每一級包含一放大器 大该級輸入㈣卩產生取樣電壓並且包含一取樣保 士電路來充電其取樣電容至取樣電壓以響應每—個連續 時脈信號邊緣，每一級同時包含一低解析纟dac以產生 數位級輸出資料’用來表示取樣電壓的_近似量值，以及 包^用來驅動該級類比輸出餘留信號的電路至一電壓，該 電壓正比於取樣電壓值和該級輸出資料值之間的差異，移 位暫存器延遲每一級輸出資料一適當的CL〇CK週期數， 使得所有的級輸出資料可以結合以形成一連串連續取樣 其類比輸入信號電壓的高解析度數位表示法。 所有管線級都是完成在單一積體電路上，但首M級内 的充電放大器以較最後N-M級的充電放大器高的供應電 壓運作’並且使用有較長最小通道長度能操作在較大供應 電壓的電晶體，舉例而言首Μ級的放大器可用能操作在 3.3V的0·3 5μηι技術CMOS電晶體來製作，而最後Ν_Μ級 的放大器可用分別操作在1.2V或1.8V的〇·ΐ3μιη或 0.1 8μιη技術CMOS電晶體之一來製作。 首Μ級充電放大器的較南供應電壓允許其充電該級 的取樣電容在一較大電壓範圍，級的熱雜訊功率是級取樣 電容的函數並且與充電電壓無關，因此增加級的充電電壓 範圍不會減少級的取樣電容所產生的熱雜訊功率，但增加 15 1244827 充電電壓範圍藉由使熱雜訊佔取樣 少-給定程度之級輸出資 # ▲的一較小比例’減 力百Μ級的供應電壓 曰 了這此紉趴山+ 兄4之增加的取樣電壓範圍減少 r k些級輸出資料熱雜訊的影響。 以適㈣必須使用有‘長最小通道長度的電晶體 壓；；的供編，如果首Μ級使用相同較低供應電 佔據長度電晶？如最後Ν_Μ級，每-首Μ級所 曰曰粒面積總$和所消耗的功率量會比所需要的 =這是因為需要更多電晶體和更大電容以達成相似程 ^ ㈣性’ f線最後Ν·Μ級的充電放大器可以操作 車乂低仏應電壓’因為有熱雜訊，那些級中的功率對數位 =準確度有較少影響’就最小化管線級尺寸和功率消耗而 使用操作在車乂低供應電壓的較小通道長纟電晶 好的。 雖然實現符合本發明之管線式ADC的CM〇s 1(：需要 兩組不同電源供應電壓以及兩種不同CM〇s電晶體技術尺 寸，淬多CMOS量產製程目前是容許的，舉例而言，製作 〇· 13μιη CMOS技術或〇· 1 8μηι CMOS技術1C的1C；量產製 程通常容許相同的IC同時含有操作在較高供應電壓的 〇·35μιη技術CM0S電晶體在其1/〇電路以便ic能透過較 高電壓信號與外部電路溝通，因此既然許多1C已經混合 兩種CMOS技術而且需要兩種不同供應電壓，本發明的實 現可以不需要改變現有可獲得的1C量產製程也不需要增 加1C已經有的不同供應電壓數目。 使用較大電晶體和較高供應電壓之管線級數目，其值 16 1244827 地遥擇以最小化總功 以提供所要的熱雜訊 率 抗 Μ是取決於設計選項而且是適當 消耗和所需電路面積的加權組= 擾性程度。 本說明書所附申諳袁刹 主银士政 了甲明專利乾圍明確地指出並且清楚地 :δ明的内容’然而藉由閱讀本說明書剩餘部分並考 :相關：圖式’在這些圖式中類似的參考特性與類似的元 m於此技藝者當最能了解申請人所認為實施本 务月之最佳形式的操作架構及 料讀及方法，並且同時了解本發明 的進一步優點及目的。 以上即為本發明之簡要說明，為"審查委員能對 本發明有更近-步之認識、瞭解，兹配合下列圖式與圖號 更加以泮細說明如下。 【實施方式】 本發明是關於-管線式類比數位轉換器(adc)，雖然 以下的說明書描述了被認為是實施本發明最佳形式的本 發明代表實施例，習於此技藝者當能了解本發明並不限於 以下所描述的代表實施例或代表實施例操作的方法。 圖五繪示為本發明之管線式ADC 20之一實施例，包 含一連串N個之ADC級22(1)-22(N)和一組Nq移位暫^ 器24(1)-24(N-1)來轉換一類比差動輸入信號A(1)而輪^ 一連串數位輸出字元，該字元係表示一時脈信號源23所 產生時脈信號（CLOCK)之前緣或後緣上的差動輸入信號 A(l)之電壓，ADC級22(1)-22(N)形成一管線，其中該類比^ 輸入信號A(l)係作為第一 ADC級22(1)的輸入，而其中& 了最後一 ADC級22(N)的每一第i個ADC級22(i)處理其 17 1244827 類比輸入信號A⑴以產生類比餘留信號A(i+1)，並供應 作為下一級的輸入信號。 每一級22(i)放大其差動輸入信號八⑴以產生取樣電 壓A’⑴在時脈信號的每個邊緣來充電内部取樣電容，每一 級22(i)也產生一 B-位元資料字元Xi(n)，其近似有B-位元 解析度的取樣電壓值，其中B可以是任一整數，且b>〇， 除了最後一級22(N)的每第i級22⑴提供輸出差動餘留信 號A(i+1)作為下一級22(i+1)的輸入，其值為 A(i+1) = A*(i) - (Vmax/2b )(Xi(n) -2^^1/2)] 其中VMAX 是取樣電壓A’（i)的最大峰對峰值振幅，每 第1級内的電路設定其輸出餘留電壓A(i+1)值以反應A，⑴ 值和由資料字元Xi(n)所表示的類比位準之間的差異。 移位暫存器24(1)-24(N-1)藉由逐漸減少延遲的方式 來延遲級22(1)-22(N-1)的連續數位輸出資料，使其同時產 生一組輸出資料{Xl(n_N+1) _ ΧΝ(η)}在連續時脈信號緣結 合以形成單一 Ν*Β-位元二進位輸出字元，以表示Ν時脈 4吕號週期之前的A(l)信號（而因此viN)值： 輸出—{χν(γ〇，χν.Κπ-1)，··· » χ2(η-Ν+2) ^ χ^η-Ν+1)} 圖六更詳細地繪示圖五之管線式ADC 20的級22(1)， 官線級22(2)-22(M)是類似的，由VDD1供電的放大器25 以因數2B放大A(l)以產生取樣電壓…（丨），取樣保持電路 26在每第n個時脈信號的前緣或後緣取樣類比輸入信號 A(l)以產生提供至加總放大器27的取樣電壓A，g)，一 Β-位元ADC 28在時脈信號的每個邊緣數位化取樣電壓A，。） 以產生低解析度Β-位元輸出資料Χι(η)來表示八彳丨）的取樣 1244827 電壓值，一 B-位元數位類比轉換器（DAC) 29轉換Xl(n)為 一提供至加總放大器27反向輸入的偏移補償電壓V〇FF = (VMAX/2B)(Xl(n)_2B-i + 1/2)，加總放大器 27 藉由 v〇ff 偏移 補償A’（l)以產生差動級輸出餘留信號a(2)。 管線級22(M+1)到22(N-1)是架構上類似圖六的放大 器12(1) ’但根據本發明其輸入放大器25是由較低供應電 壓VDD2所供電，管線級22(M+2)到的輸入放大器 20增益也是2B，但管線級22(M+1)的輸入放大器2〇增益 卻疋有點低於2B以補償供電至兩組管線級的供應電壓 VDD1和VDD2之間的差異。 圖七缘示圖五之最後級22(N)的範例，包含由VDD2 供電的放大器25，以及一 位元ADC 28來數位化A，（N) 以產生級輸出資料Xn(幻。 圖六的取樣保持電路26包含一取樣開關36和一電容 38，取樣開關36短暫地在時脈信號的每一前緣（或後緣） 連結放大器25的輸出A，（1)到取樣電容38使得放大器25 可以充電電容38到目前的取樣電壓A，（1)，電容38在剩餘 時脈信號週期保持取樣電壓，時間足夠加總放大器27所 產生之餘留信號A(2)趨穩至其穩態位階，雖然取樣電壓 A (1)理論上維持在取樣的A(1)信號電壓直到下一次取 樣…、雜將使A (1)稍微隨時間變化，A，（ 1)的熱雜訊功 率正比於κτ/c，其中κ是波茲曼常數（138xl〇·23 Joules/ K )’ T絶對溫度單位為，而其巾〔取樣電 合38的電谷，注意到熱雜訊功率與電容38要被充電到的 電壓無關。 19 1244827 在每第i個管線級22(i)中之取樣電容38的熱雜訊會 造成存在電容中隨時間變化的取樣電壓A，（1)的誤差，而該 誤差以藉由下-級22(2)所產生的資料X2(n)反應出來，既 然管線級22(2)的“(η)資料輸出比起級22(3)所產生的資料 x3(n)形成更多ADC輸出資料的有效位元，Χ2(η)中來自管 線級22(1)電容之熱雜訊的誤差比起χ3(η)中來自管線級 22(2)取樣電容之熱雜訊的類似誤差，對ADC輸出字元值 有一較大影響(以因數2”，-般來說第i級輸出f料Χι⑷ 的誤差對輸出字元的影響是i值的遞減函數，因此為限制 熱雜訊對ADC 20所產生輸出資料的影響，限制熱雜訊誤 差在官線的W幾（M)級比起在最後N_M級是更重要的。 及/或通道寬度，使得放大器可以提供一較大量充電電流以 快速充電該級内的大取樣電容，同樣如上所述，在先前技 術”漸變’’管線^ ADC中，每—級充電放大器的取樣電容和 電晶體的數目或通道寬度是隨著每一連續級逐漸地減 少，這是因為熱雜訊對ADC輸出字元的影響隨著每一連 續級逐漸變小’維持取樣電容和放大器電晶體的數目或通 道寬度在之後幾級儘可能小對於節省晶粒平面空間和限 制在這些級中的功率損耗是有幫助的。 如上所述，習於此技藝者知道藉由增加取樣電容值來 減少管線式ADC其中一級的熱雜訊功率，為避免當一管 線級的取樣電容增加時該級可操作之最高頻率減少，習於 此技藝者也知道增加級輸入放大器中輸出電晶體的數目 續 符合本發明的管線式 管線級中的取樣電容3 8 ADC也可以逐漸減少使用在連 而且也可在每一級輸出放大器 20 1244827 中使用不同電晶體數目或不同電晶體通道寬度以適當地 控制每-級的熱雜訊功率值，然而根據本發明的—種形 式，為減少在- ADC前M、級中給定程度之雜訊功率的‘ 響’那些刖Μ級的充電放大器是由較最後Ν_Μ級為大的 供應電壓所供電，因此其充電電壓有一較大範圍。 級的熱雜訊功率是級取樣電容的函數而且與所要充 電的電壓無關，因此增加級的充電電壓範圍不會減少級的 取樣電合所產± #熱雜訊功帛，但增加任一、級#充電電壓 範圍，藉由使熱雜訊為供應至下一級輸入之餘留信號的一 個較小比例，會減少一給定程度熱雜訊功率對下一級輸出 資料的影響。 電晶體所限定最大源極_汲極電壓是其通道長度的函 數，且因為其操作在增加的供應電壓，首Μ級使用較最後 Ν-Μ級之電晶體較長的最小通道長度電晶體，然而如果首 Μ級使用相同較低供應電壓及較小通道長度電晶體如最後 Ν-Μ級’每一首Μ級所佔據之ic晶粒面積總量和所消耗 的功率量會比所需要的為少，這是因為需要更多電晶體和 更大電容以達成相似的動態範圍，管線最後Ν-Μ級的充電 放大器可以操作在較低供應電壓，因為有熱雜訊，那些級 中的功率對數位化準確度有較少影響，就最小化管線級尺 寸和功率消耗而言，使用操作在較低供應電壓的較小通道 長度電晶體是更好的。 舉例來說，0.3 5 μιη技術CMOS電晶體（也就是說，有 最小0.3 5 μιη通道長度的電晶體）可以形成首μ級的輸入放 大器而0.18μηι技術CMOS電晶體可以形成最後Ν-Μ級的 1244827 輸入放大器，如第5圖所繪示，管線級22(1)到22(M)是由 電壓源VDD1所供電，合適的值是3.3伏特當〇·35μηι技術 電晶體被使用在這些級中，管線級22(Μ+1)到22(Ν)是由 另一電壓源VDD2所供電，合適的值是1.8伏特當〇·18μιη 技術電晶體被使用在這些級中，級Μ+1的輸入放大器25 增益被合宜地調整至小於其它級之輸入放大器的2Β增益 值以說明供應電壓在級22(Μ)和22(Μ+1)之間的改變。 雖然實現符合本發明之管線式ADC的CMOS 1C需要 兩組不同電源供應電壓以及兩種不同CMOS電晶體技術尺 寸，許多CMOS量產製程目前是容許的，舉例而言，製作 0.13μηι CMOS技術或0.18μπι CMOS技術1C的1C量產製 程通常容許相同的1C同時含有操作在較高供應電壓的 0.3 5 μπι技術CMOS電晶體在其1/0電路以便1C能透過較 高電壓信號與外部電路溝通，因此既然許多1C已經混合 兩種CMOS技術而且需要兩種不同供應電壓，本發明的實 現可以不需要實際改變現有可獲得的1C量產製程也不需 要增加1C已經有的不同供應電壓數目。 前述說明書及圖式說明實施本發明最佳形式的代表 實施例和所描述之最佳形式的元件或步驟，示範了本發明 的元件或步驟如所附專利申請範圍所詳述，然而如所附專 利申請範圍所述本發明並不限於上述最佳形式，習於此技 藝者將能了解許多本發明的其它實施例是可能的，舉例而 言管線級的線數N和使用較大尺寸電晶體之管線級的數目 Μ是取決於設計選項，雖然上述範例管線式adC使用 〇·3 5μηι以及0.13或〇·18μηι通道寬度的CM〇s電晶體和 22 1244827 3.3以及1.2或1·8伏特的供應電壓，應該了解本發明可以 :除了 CMOS外的電晶體，用其它通道寬度和供應電慶組 口的電晶體來實施，同樣地雖然圖六和圖七繪示較佳的管 線級架構實施例，許多管線< ADC級架構的變化在此技 術中是已知的，而習於此技藝者將了解本發明可以被使用 在與其它管線式ADC級架構的連結。 唯以上所述者，僅為本發明之較佳實施例而已，當不 能用來限定本發明所實施之範圍。即大凡依本發明申請專 利範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵 蓋之範圍内，謹請貴審查委員明鑑，並祈惠准，是所至 禱。 【圖式簡單說明】 圖一以方塊示意圖繪示一傳統的管線式類比數位轉 換器（ADC); 圖二以更詳細的方塊示意圖繪示圖一中ADC的第一 級 12(1); 圖三以更詳細的方塊示意圖繪示圖一中ADC的最後 一級 12(N); 圖四是一先前技術漸變管線式ADC的簡化平面圖； 圖五以方塊示意圖繪示本發明之管線式類比數位轉 換器（ADC); 圖六以更詳細的方塊示意圖緣示圖五中ADC的第一 級22(1);以及 圖七以更詳細的方塊示意圖繪示圖五中 ADC的最後 一級 22(N)。 1244827 圖式之符號說明 10 > 20 管線式類比數位轉換裝置（ADC) 12、22 ADC 級(ADC stage) 14、24 移位暫存器 15、25 放大器 16、26 取樣保持電路 17、27 加總器 18、28 B-位元類比數位轉換器（ADC) 19、29 B-位元數位類比轉換器（DAC) 23 時脈信號源 36 取樣開關 38 電容 24