CN112653468B - 一种基于级间缓冲隔离的时序流水线adc - Google Patents

Abstract

本发明公开了一种基于级间缓冲隔离的新型时序流水线ADC，包括新时序产生电路，用于产生流水线ADC的前级时钟、后级时钟，前级时钟、后级时钟中采样相位与残差放大建立相位分配的时间比为1:a；流水线前级电路，用于根据前级时钟对输入信号进行采样、放大处理得到残差信号；缓冲隔离电路，用于对残差信号进行隔离处理得到残差隔离信号；流水线后级电路，用于根据后级时钟对残差隔离信号进行采样、放大处理得到输出信号。本发明采用了一种新型工作时序，由于为残差放大建立分配了更多的时间，因而提升了流水线前级电路、流水线后级电路的工作速度，进而提升了整个流水线ADC的转换速率。

Description

一种基于级间缓冲隔离的时序流水线ADC

技术领域

本发明属于混合信号集成电路电路技术领域，具体涉及一种基于级间缓冲隔离的时序流水线ADC。

背景技术

流水线结构模数转换器(Analog-to-digital Converter，简称ADC)是实现高速高精度ADC的一种常用结构，在精度、速度、功耗等方面有很好的平衡，其精度较高、转换速度较快，因此在无线通信、数字视频等高速高精度领域中的应用越来越广泛。

流水线ADC采样速率的提高主要受到残差放大建立时间的限制，在流水线ADC中放大器速度相同的情况下，更多残差放大建立时间的分配意味着流水线ADC能够实现更高速率的转换。对于传统的流水线ADC，由于每级放大器的输出节点与后级采样电路直接连接，使得每级的采样与残差放大建立过程必须分配相同的时间，即采样与残差放大建立过程按照1：1的时序关系进行分配。

但是，按1：1时序关系分配的流水线ADC，由于放大电路建立速度的限制，使得流水线ADC的转换速率受到限制。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于级间缓冲隔离的时序流水线ADC。

本发明的一个实施例提供了一种基于级间缓冲隔离的时序流水线ADC，该基于级间缓冲隔离的时序流水线ADC包括

时序产生电路、流水线前级电路、缓冲隔离电路、流水线后级电路：

所述时序产生电路，用于产生流水线ADC的前级时钟、后级时钟，所述前级时钟、所述后级时钟均包括一采样相位和一残差放大建立相位，所述采样相位与所述残差放大建立相位分别分配的时间为t₁、t₂，t₁:t₂为1:a，a为大于1的整数；

所述流水线前级电路，连接所述时序产生电路，用于根据所述前级时钟对输入信号进行采样、放大处理得到残差信号；

所述缓冲隔离电路，连接所述流水线前级电路，用于对所述残差信号进行隔离处理得到残差隔离信号；

所述流水线后级电路，连接所述时序产生电路、所述缓冲隔离电路，用于根据所述后级时钟对所述残差隔离信号进行采样、放大处理得到输出信号。

在本发明的一个实施例中，所述前级时钟与所述后级时钟为同周期不同相位的时钟信号。

在本发明的一个实施例中，所述后级时钟比所述前级时钟提前一所述采样相位。

在本发明的一个实施例中，所述时序产生电路包括触发器D1、触发器D2、触发器D3、触发器D4、与门AND1、与门AND2、与门AND3、与门AND4，其中，

所述触发器D1、所述触发器D2的时钟端均与第一时钟信号输入端连接，所述触发器D3、所述触发器D4的时钟端均与第二时钟信号输入端连接，所述触发器D1的置位端、所述触发器D2的复位端均与复位信号输入端连接，所述触发器D1的数据输入端、所述触发器D3的数据输入端与所述触发器D2的数据输出端连接，所述触发器D1的数据输出端与所述触发器D2的数据输入端、所述触发器D4的数据输入端、所述与门AND1的第一输入端连接，所述与门AND1的第二输入端、所述与门AND3的第二输入端均与所述第二时钟信号输入端连接，所述与门AND2的第二输入端、所述与门AND4的第二输入端均与所述第一时钟信号输入端连接，所述与门AND1的输出端与第一时钟输出端连接，所述触发器D2的数据输出端还与所述与门AND3的第一输入端连接，所述与门AND2的输出端与第二时钟输出端连接，所述触发器D3的数据输出端与所述与门AND2的第一输入端连接，所述与门AND3的输出端与第三时钟输出端连接，所述触发器D4的数据输出端与所述与门AND4的第一输入端连接，所述与门AND4的输出端与第四时钟输出端连接，所述触发器D1的复位端、所述触发器D2的置位端、所述触发器D3的置位端、所述触发器D3的复位端、所述触发器D4的置位端、所述触发器D4的复位端均接地。

在本发明的一个实施例中，所述流水线前级电路包括第一采样保持电路、第一子ADC、第一子DAC、第一运算单元、第一放大电路，其中，

所述第一采样保持电路，连接所述时序产生电路，用于根据所述前级时钟中的采样相位对所述输入信号进行采样处理得到第一采样信号；

所述第一子ADC，用于对所述输入信号进行模数转换处理得到第一模数转换信号；

所述第一子DAC，连接所述第一子ADC，用于对所述第一模数转换信号进行数模转换处理得到第一数模转换信号；

所述第一运算单元，连接所述第一采样保持电路、所述第一子DAC，用于对所述第一采样信号与所述第一数模转换信号进行减运算处理生成第一残差处理信号；

所述第一放大电路，连接所述第一运算单元、所述时序产生电路，用于根据所述前级时钟中的残差放大建立相位对所述第一残差处理信号进行放大处理得到所述残差信号。

在本发明的一个实施例中，所述缓冲隔离电路包括电容C1、电容C2、电阻R、缓冲电路，其中，

所述电容C1的一端与所述流水线前级电路连接，所述电容C1的另一端与所述电阻R的一端、所述电容C2的一端、缓冲电路连接，所述电阻R的另一端连接偏置VB1，所述电容C2的另一端接地，所述缓冲电路还与所述流水线后级电路连接。

在本发明的一个实施例中，所述缓冲电路包括晶体管M1、晶体管M2，其中，

所述晶体管M1的栅极与所述电容C1的一端、所述电阻R的一端、所述电容C2的一端连接，所述晶体管M1的漏极连接VDD，所述晶体管M1的源极与所述晶体管M2的漏极、所述流水线后级电路连接，所述晶体管M2的栅极连接偏置VB2，所述晶体管M2的源极接地。

在本发明的一个实施例中，所述流水线后级电路包括第二采样保持电路、第二子ADC、第二子DAC、第二运算单元、第二放大电路，其中，

所述第二采样保持电路，连接所述时序产生电路，用于根据所述后级时钟中的采样相位对所述残差隔离信号进行采样处理得到第二采样信号；

所述第二子ADC，用于对所述残差隔离信号进行模数转换处理得到第二模数转换信号；

所述第二子DAC，连接所述第二子ADC，用于对所述第二模数转换信号进行数模转换处理得到第二数模转换信号；

所述第二运算单元，连接所述第二采样保持电路、所述第二子DAC，用于对所述第二采样信号与所述第二数模转换信号进行减运算处理生成第二残差处理信号；

所述第二放大电路，连接所述第二运算单元、所述时序产生电路，用于根据所述后级时钟中的残差放大建立相位对所述第二残差处理信号进行放大处理得到所述残差信号。

与现有技术相比，本发明的有益效果：

本发明提供的基于级间缓冲隔离的时序流水线ADC，采用了一种流水线ADC的新型工作时序，级间缓冲隔离电路的插入使得流水线前级电路残差放大建立与流水线后级电路采样相互独立，且由于为残差放大建立分配了更多的时间，有效扩大了流水线前级电路、流水线后级电路的残差放大建立时间裕度，从而降低了流水线ADC中对放大电路建立速度的要求，提升了流水线前级电路、流水线后级电路的工作速度，进而提升了整个流水线ADC的转换速率。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC的结构示意图；

图2是本发明实施例提供的一种时序产生电路产生的前级/后级时序示意图；

图3是本发明实施例提供的一种时序产生电路产生的前级/后级时序的关系示意图；

图4是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中时序产生电路结构示例的示意图；

图5是本发明实施例提供的一种时序产生电路结构示例对应的时序示意图；

图6是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中流水线前级电路结构示例的示意图；

图7是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中缓冲隔离电路结构示例的示意图；

图8是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中另一种缓冲隔离电路结构示例的示意图；

图9是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中流水线后级电路结构示例的示意图；

图10是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC结构的示例示意图；

图11是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC结构的新时序示例示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC的结构示意图。本实施例提出了一种基于级间缓冲隔离的时序流水线ADC，该基于级间缓冲隔离的时序流水线ADC包括：

时序产生电路、流水线前级电路、缓冲隔离电路、流水线后级电路：时序产生电路，用于产生流水线ADC的前级时钟、后级时钟；流水线前级电路，连接时序产生电路，用于根据前级时钟对输入信号进行采样、放大处理得到残差信号；缓冲隔离电路，连接流水线前级电路，用于对残差信号进行隔离处理得到残差隔离信号；流水线后级电路，连接时序产生电路、缓冲隔离电路，用于根据后级时钟对残差隔离信号进行采样、放大处理得到输出信号。其中，请参见图2，图2是本发明实施例提供的一种时序产生电路产生的前级/后级时序示意图，本实施例前级时钟、后级时钟均包括一采样相位和一残差放大建立相位，采样相位与残差放大建立相位分别分配的时间为t₁、t₂，t₁:t₂为1:a，a为大于1的整数。

具体而言，本实施例首先流水线ADC中的时序产生电路产生前级时钟、后级时钟，前级时钟、后级时钟均包括一采样相位和一残差放大建立相位，采样相位与残差放大建立相位分别分配的时间为t₁、t₂，t₁:t₂为1:a，流水线前级电路在前级时钟的控制下对输入信号实现采样、放大处理得到残差信号，该残差信号输入至缓冲隔离电路进行隔离处理得到残差隔离信号输出至流水线后级电路，流水线后级电路在后级时钟的控制下对缓冲隔离电路的输出信号的残差隔离信号进行采样、放大处理得到输出信号。本实施例时序产生电路产生的新时序，能够保证流水线后级电路在流水线前级电路残差放大建立后期完成采样，同时为流水线前级/后级电路提供了更多的时间用于残差放大建立，使流水线前级/后级电路工作在一更高的频率，进而提升整体流水线ADC的转换速率。

同时，本实施例在流水线前级电路与流水线后级电路之间加入了缓冲隔离电路进行隔离，使得流水线后级电路的采样过程并不会对流水线前级电路的残差放大建立过程产生影响，且由于缓冲隔离电路的强大驱动能力，实现了流水线后级电路即使在更少采样时间分配下也不会影响其的采样性能。优选地，请参见图3，图3是本发明实施例提供的一种时序产生电路产生的前级/后级时序的关系示意图，本实施例前级时钟与后级时钟为同周期不同相位的时钟信号，后级时钟比前级时钟提前一采样相位。

进一步地，请参见图4，图4是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中时序产生电路结构示例的示意图，本实施例时序产生电路包括触发器D1、触发器D2、触发器D3、触发器D4、与门AND1、与门AND2、与门AND3、与门AND4。

具体而言，触发器D1、触发器D2的时钟端均与第一时钟信号输入端连接，触发器D3、触发器D4的时钟端均与第二时钟信号输入端连接，触发器D1的置位端、触发器D2的复位端均与复位信号输入端连接，触发器D1的数据输入端、触发器D3的数据输入端与触发器D2的数据输出端连接，触发器D1的数据输出端与触发器D2的数据输入端、触发器D4的数据输入端、与门AND1的第一输入端连接，与门AND1的第二输入端、与门AND3的第二输入端均与第二时钟信号输入端连接，与门AND2的第二输入端、与门AND4的第二输入端均与第一时钟信号输入端连接，与门AND1的输出端与第一时钟输出端连接，触发器D2的数据输出端还与与门AND3的第一输入端连接，与门AND2的输出端与第二时钟输出端连接，触发器D3的数据输出端与与门AND2的第一输入端连接，与门AND3的输出端与第三时钟输出端连接，触发器D4的数据输出端与与门AND4的第一输入端连接，与门AND4的输出端与第四时钟输出端连接，触发器D1的复位端、触发器D2的置位端、触发器D3的置位端、触发器D3的复位端、触发器D4的置位端、触发器D4的复位端均接地。具体地：

本实施例时序产生电路主要由D触发器和与逻辑门构成，其中，触发器D1、触发器D2的时钟端连接的第一时钟输入端输入的时钟CLK频率为四相输出时钟的两倍，其占空比为50％，触发器D3、触发器D4的时钟端连接的第二时钟输入端输入的CLK-为CLK的反相信号，使得时序产生电路最终输出四相1：3时钟。触发器D1、触发器D2、触发器D3、触发器D4正常工作时，在时钟上升沿到来时输入锁存至输出，复位端R为1时输出复位至0，复位端R为0时保持正常工作；置位端S为1时输出复位至1，置位端S为0时保持正常工作。

以四级流水线ADC结构为例，其中流水线前级电路、流水线后级电路中采样相位分配的时间与残差放大建立相位分配的时间比t₁、t₂为1:3(a＝3)，流水线后级电路的后级时钟均比其流水线前级电路的前级时钟早1/4周期，且流水线后级电路在其流水线前级电路残差建立过程后完成采样，对应的每个D触发器其工作原理如下：在正常工作前，首先输入窄脉冲信号rst实现对触发器D1和触发器D2的复位，此时触发器D1的数据输出端O<1>被复位为1，触发器D2的数据输出端O<2>被复位为0；复位完成后电路开始正常工作，触发器D1的数据输出端O<1>与触发器D2的数据输入端连接、触发器D2的数据输出端O<2>与触发器D1的数据输入端连接构成一二分频环路，在时钟CLK上升沿进行移位寄存，由于触发器D1与触发器D2的初始状态相反，因此在时域表现为相位相反，另外触发器D3与触发器D4均在时钟CLK-的上升沿，即CLK的下降沿实现移位寄存；由于时钟CLK的频率为触发器D1的数据输出端O<1>、触发器D2的数据输出端O<2>的2倍，因此触发器D3的时序与触发器D1相差1/4周期，触发器D4的时序与触发器D2相差1/4周期。可见，触发器D1的数据输出端O<1>、触发器D2的数据输出端O<2>、触发器D3的数据输出端O<3>、触发器D4的数据输出端O<4>构成了占空比为1:1的四相时钟，且频率均为时钟CLK的一半；最后，将O<1>～O<4>输出的四相时钟和时钟CLK、时钟CLK-进行逻辑与运算输出4组占空比为1：3的四相时钟，即分别从第一时钟输出端P<1>、第二时钟输出端P<2>、第三时钟输出端P<3>、第四时钟输出端P<4>输出本实施例所需的新时序，请参见图5，图5是本发明实施例提供的一种时序产生电路结构示例对应的时序示意图，分别从第一时钟输出端P<1>、第二时钟输出端P<2>、第三时钟输出端P<3>、第四时钟输出端P<4>输出的时钟信号中，选择流水线前级电路需要的前级时钟、流水线后级电路需要的后级时钟，只需要前级时钟、后级时钟之间满足：后级时钟比前级时钟提前一采样相位。

进一步地，请参见图6，图6是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中流水线前级电路结构示例的示意图，本实施例流水线前级电路包括第一采样保持电路、第一子ADC、第一子DAC、第一运算单元、第一放大电路。

具体而言，本实施例第一采样保持电路，连接时序产生电路，用于根据前级时钟对输入信号进行采样处理得到第一采样信号；第一子ADC，用于对输入信号进行模数转换处理得到第一模数转换信号；第一子DAC，连接第一子ADC，用于对第一模数转换信号进行数模转换处理得到第一数模转换信号；第一运算单元，连接第一采样保持电路、第一子DAC，用于对第一采样信号与第一数模转换信号进行减运算处理生成第一残差处理信号；第一放大电路，连接第一运算单元，用于对第一残差处理信号进行放大处理得到残差信号。具体地：

本实施例首先输入信号经过第一采样保持电路实现采样保持得到第一采样信号，同时输入信号通过k位的第一子ADC进行采样处理实现量化，其量化结果控制k位的第一子DAC进行数模转换处理实现对应的模拟信号，即第一数模转换信号，该第一数模转换信号再与第一采样保持电路采样得到的第一采样信号进行减运算生成第一残差处理信号，再将该第一残差处理信号经过第一放大电路进行放大得到流水线前级电路整体输出的残差信号。在本实施例提出的新型时序控制下，流水线前级电路能够在保证正常量化功能的同时提高了采样速率。其中，数模转换器(Digital-to-Analog Converter，简称DAC)；且输入信号在输入至第一采样保持电路之前，还可以经过跟踪保持电路实现对输入信号的初始采样保持，并通过驱动电路输入至本实施例流水线前级电路的第一采样保持电路中；流水线前级电路中k表示第一子ADC、第一子DAC的量化位数，k为大于0的整数。

进一步地，请参见图7，图7是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中缓冲隔离电路结构示例的示意图，本实施例缓冲隔离电路包括电容C1、电容C2、电阻R、缓冲电路。

具体而言，本实施例电容C1的一端与流水线前级电路连接，电容C1的另一端与电阻R的一端、电容C2的一端、缓冲电路连接，电阻R的另一端连接偏置VB1，电容C2的另一端接地，缓冲电路还与流水线后级电路连接。请参见图8，图8是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中另一种缓冲隔离电路结构示例的示意图，本实施例缓冲电路可以包括晶体管M1、晶体管M2，其中，晶体管M1的栅极与电容C1的一端、电阻R的一端、电容C2的一端连接，晶体管M1的漏极连接VDD，晶体管M1的源极与晶体管M2的漏极、流水线后级电路连接，晶体管M2的栅极连接偏置VB2，晶体管M2的源极接地。具体地：

本实施例电容C1为级间交流耦合电容，VB1为固定的直流偏置(用于提供后级输入共模电压)，C2为缓冲隔离电路的输入等效电容，该缓冲隔离电路具有以下特点：1、由于缓冲隔离电路的输入等效电容C2较小，可近似认为流水线前级电路中第二放大电路的输出为空载，降低了该输入节点负载电容，使得流水线前级电路中第一放大电路输出节点的电容值相比于无级间缓冲隔离电路的输入等效电容C2电容值大大减小，因而有效提升了流水线前级电路中第一放大电路的带宽，有效缩短了残差放大建立时间，实现残差的高速放大建立；2、级间缓冲隔离电路输入的是交流耦合信号，交流耦合电容C1使得流水线后级电路的输入共模电压与流水线前级电路输出共模电压无关，仅与缓冲隔离电路中设定的固定直流偏置VB1相关，因而降低了对流水线前级电路中第一放大电路、流水线后级电路中第二放大电路工作点的限制，从而保证了流水线前级电路、流水线后级电路具有更加稳定的工作性能；3、级间缓冲隔离电路隔离了流水线后级电路的输入与流水线前级电路第一放大电路的输出，同时缓冲隔离电路具有低输出阻抗，且能够提供强大的驱动能力，从而保证流水线后级电路第二采样保持电路的快速采样。

进一步地，请参见图9，图9是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC中流水线后级电路结构示例的示意图，本实施例流水线后级电路包括第二采样保持电路、第二子ADC、第二子DAC、第二运算单元、第二放大电路。

具体而言，本实施例第二采样保持电路，连接时序产生电路，用于根据前级时钟对输入信号进行采样处理得到第二采样信号；第二子ADC，用于对输入信号进行模数转换处理得到第二模数转换信号；第二子DAC，连接第二子ADC，用于对第二模数转换信号进行数模转换处理得到第二数模转换信号；第二运算单元，连接第二采样保持电路、第二子DAC，用于对第二采样信号与第二数模转换信号进行减运算处理生成第二残差处理信号；第二放大电路，连接第二运算单元，用于对第二残差处理信号进行放大处理得到残差信号。具体地：

本实施例首先缓冲隔离电路输出的残差隔离信号经过第二采样保持电路实现采样保持得到第二采样信号，同时残差隔离信号通过k位的第二子ADC进行采样处理实现量化，其量化结果控制k位的第二子DAC进行数模转换处理得到对应的模拟信号，即第二数模转换信号，该第二数模转换信号再与第二采样保持电路采样得到的第二采样信号进行减运算生成第二残差处理信号，再将该第二残差处理信号经过第二放大电路进行放大得到流水线后级电路整体的输出信号。在本实施例提出的新型时序控制下，流水线后级电路能够在保证正常量化功能的同时提高采样速率。其中，缓冲隔离电路输出的残差隔离信号在输入至第二采样保持电路之前，还可以经过跟踪保持电路实现对残差隔离信号的初始采样保持，并通过驱动电路输入至本实施例流水线后级电路的第二采样保持电路中；流水线后级电路中k表示第二子ADC、第二子DAC的量化位数。

需要说明的是，本实施例流水线ADC可以由多个流水线前级电路、流水线后级电路构成，相邻流水线前级电路、流水线后级电路之间设置有缓冲隔离电路，每一流水线前级电路、流水线后级电路的电路结构相同，最后一级流水线后级电路与前级电路不同，具体可以根据实际要求设计，比如请参见图10和图11，图10是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC结构的示例示意图，图11是本发明实施例提供的一种基于级间缓冲隔离的时序流水线ADC结构的新时序示例示意图，由图10可见该示例流水线ADC为四级流水线结构，第一级是第二级的流水线前级电路，第二级是第一级的流水线后级电路，其他各级类似的关系，每一级电路结构相同，由于第一级电路前级无电路，其采样的是前级电路的采样保持信号，由于第四级电路后级无电路，因此不存在建立过程，主要由子ADC电路构成即可。整个流水线ADC中每一级电路如上述流水线前级电路、流水线后级电路实现，在时序产生电路产的前级时钟、后级时钟的控制下，具体四级流水线结构的新时序如图11所示，实现整个流水线ADC的快速工作。其中，SH为第一采样保持电路。

综上所述，本实施例提出的基于级间缓冲隔离的时序流水线ADC，采用了一种流水线ADC的新型工作时序，级间缓冲隔离电路的插入使得流水线前级电路残差放大建立与流水线后级电路采样相互独立，且由于为残差放大建立分配了更多的时间，有效扩大了流水线前级电路、流水线后级电路的残差放大建立时间裕度，从而降低了流水线ADC中对放大电路建立速度的要求，即在流水线前级电路、流水线后级电路放大电路残差建立速度相同的情况下，提升了流水线前级电路、流水线后级电路的工作速度，从而有效提升了整体流水线ADC的转换速率，同时更长的残差放大建立时间分配意味着更短的采样时间，而流水线前级电路、流水线后级电路之间的缓冲隔离电路具有强驱动能力，使得较短的采样过程并不会影响实际的采样性能；本实施例通过新型时序与级间缓冲隔离技术相互配合，对流水线ADC的速度提升具有十分重要的意义，从而可实现更高转换速率的流水线ADC。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于级间缓冲隔离的时序流水线ADC，其特征在于，包括时序产生电路、流水线前级电路、缓冲隔离电路、流水线后级电路，其中，

所述时序产生电路，用于产生流水线ADC的前级时钟、后级时钟，所述前级时钟、所述后级时钟均包括一采样相位和一残差放大建立相位，所述采样相位与所述残差放大建立相位分别分配的时间为t₁、t₂，t₁:t₂为1:a，其中，a为大于1的整数；

所述流水线前级电路，连接所述时序产生电路，用于根据所述前级时钟对输入信号进行采样、放大处理得到残差信号；

所述缓冲隔离电路，连接所述流水线前级电路，用于对所述残差信号进行隔离处理得到残差隔离信号；

所述流水线后级电路，连接所述时序产生电路、所述缓冲隔离电路，用于根据所述后级时钟对所述残差隔离信号进行采样、放大处理得到输出信号。

2.根据权利要求1所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述前级时钟与所述后级时钟为同周期不同相位的时钟信号。

3.根据权利要求2所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述后级时钟比所述前级时钟提前一所述采样相位。

4.根据权利要求1所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述时序产生电路包括触发器D1、触发器D2、触发器D3、触发器D4、与门AND1、与门AND2、与门AND3、与门AND4，其中，

所述触发器D1、所述触发器D2的时钟端均与第一时钟信号输入端连接，所述触发器D3、所述触发器D4的时钟端均与第二时钟信号输入端连接，所述触发器D1的置位端、所述触发器D2的复位端均与复位信号输入端连接，所述触发器D1的数据输入端、所述触发器D3的数据输入端与所述触发器D2的数据输出端连接，所述触发器D1的数据输出端与所述触发器D2的数据输入端、所述触发器D4的数据输入端、所述与门AND1的第一输入端连接，所述与门AND1的第二输入端、所述与门AND3的第二输入端均与所述第二时钟信号输入端连接，所述与门AND2的第二输入端、所述与门AND4的第二输入端均与所述第一时钟信号输入端连接，所述与门AND1的输出端与第一时钟输出端连接，所述触发器D2的数据输出端还与所述与门AND3的第一输入端连接，所述与门AND2的输出端与第二时钟输出端连接，所述触发器D3的数据输出端与所述与门AND2的第一输入端连接，所述与门AND3的输出端与第三时钟输出端连接，所述触发器D4的数据输出端与所述与门AND4的第一输入端连接，所述与门AND4的输出端与第四时钟输出端连接，所述触发器D1的复位端、所述触发器D2的置位端、所述触发器D3的置位端、所述触发器D3的复位端、所述触发器D4的置位端、所述触发器D4的复位端均接地。

5.根据权利要求1所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述流水线前级电路包括第一采样保持电路、第一子ADC、第一子DAC、第一运算单元、第一放大电路，其中，

所述第一采样保持电路，连接所述时序产生电路，用于根据所述前级时钟中的采样相位对所述输入信号进行采样处理得到第一采样信号；

所述第一子ADC，用于对所述输入信号进行模数转换处理得到第一模数转换信号；

所述第一子DAC，连接所述第一子ADC，用于对所述第一模数转换信号进行数模转换处理得到第一数模转换信号；

所述第一运算单元，连接所述第一采样保持电路、所述第一子DAC，用于对所述第一采样信号与所述第一数模转换信号进行减运算处理生成第一残差处理信号；

所述第一放大电路，连接所述第一运算单元、所述时序产生电路，用于根据所述前级时钟中的残差放大建立相位对所述第一残差处理信号进行放大处理得到所述残差信号。

6.根据权利要求1所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述缓冲隔离电路包括电容C1、电容C2、电阻R、缓冲电路，其中，

所述电容C1的一端与所述流水线前级电路连接，所述电容C1的另一端与所述电阻R的一端、所述电容C2的一端、缓冲电路连接，所述电阻R的另一端连接偏置VB1，所述电容C2的另一端接地，所述缓冲电路还与所述流水线后级电路连接。

7.根据权利要求6所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述缓冲电路包括晶体管M1、晶体管M2，其中，

所述晶体管M1的栅极与所述电容C1的一端、所述电阻R的一端、所述电容C2的一端连接，所述晶体管M1的漏极连接VDD，所述晶体管M1的源极与所述晶体管M2的漏极、所述流水线后级电路连接，所述晶体管M2的栅极连接偏置VB2，所述晶体管M2的源极接地。

8.根据权利要求1所述的基于级间缓冲隔离的时序流水线ADC，其特征在于，所述流水线后级电路包括第二采样保持电路、第二子ADC、第二子DAC、第二运算单元、第二放大电路，其中，

所述第二采样保持电路，连接所述时序产生电路，用于根据所述后级时钟中的采样相位对所述残差隔离信号进行采样处理得到第二采样信号；

所述第二子ADC，用于对所述残差隔离信号进行模数转换处理得到第二模数转换信号；

所述第二子DAC，连接所述第二子ADC，用于对所述第二模数转换信号进行数模转换处理得到第二数模转换信号；

所述第二运算单元，连接所述第二采样保持电路、所述第二子DAC，用于对所述第二采样信号与所述第二数模转换信号进行减运算处理生成第二残差处理信号；

所述第二放大电路，连接所述第二运算单元、所述时序产生电路，用于根据所述后级时钟中的残差放大建立相位对所述第二残差处理信号进行放大处理得到所述输出信号。

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