CN105763193A - 高速高精度无采保流水线型模数转换器用时钟电路 - Google Patents

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Abstract

本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一和第二占空比稳定电路以及第一至第N输出时钟缓冲器，第一占空比稳定电路产生一个可调节的小于50％占空比的时钟用于第一级流水线时序控制，第二占空比稳定电路产生一个50％占空比的时钟用于第二级至第N级流水线时序控制，第一输出时钟缓冲器对第一占空比稳定电路输出的时钟进行延迟修调，实现第一级流水线与后级流水线时序对齐，第二至第N输出时钟缓冲器对第二占空比稳定电路输出的时钟进行驱动。本发明采用两个占空比稳定电路串联，小于50％占空比时钟使得第一级流水线的时序分配最优化，减小运放设计难度，50％占空比时钟可以使得第二至第N级时序最优化，增大单元电路复用度。

Description

高速高精度无采保流水线型模数转换器用时钟电路
技术领域
本发明属于时钟电路技术领域，具体涉及一种高速高精度无采保流水线型模数转换器用时钟电路。
背景技术
传统的流水线型模数(A/D)转换器结构如图1所示，使用采样保持电路(S/H)对输入信号进行采样，N级流水线完成输入信号的逐级量化。时钟电路产生流水线的工作时序，如图2所示，当然由于流水线的控制时序很杂，这里只关注每一级的主时钟而且忽略非交叠时间，Φ1p与Φ2p，Φ1n与Φ2n是两对反相时钟，在时钟Φ1p高电平期间，奇数级流水线级处于采样相，与此同时奇数级的每一级子ADC对输入信号进行粗量化；在时钟Φ1n高电平期间，奇数级流水线处于放大相，子DAC根据输入数字码得到相应的模拟电压，在求和节点相减得到残差信号并通过运算放大器放大，运算放大器的输出信号传递到下一级。在Φ2p高电平期间，偶数级进入采样相，如图2所示，Φ1n与Φ2p同相，Φ1p与Φ2n同相，也就是说，如果奇数级处于放大相时，偶数级就处于采样相；如果偶数级处于放大相时，奇数级就处于采样相，流水线级如此交替工作。这样时钟Φ1p、Φ2p、Φ1n和Φ2n的占空比就变得很关键了，因为会直接决定流水线级中采样相与放大相的时间分配，如果Φ1p的周期为T，占空比为40％，那么奇数级的采样时间为0.6*T，放大相时间为0.4*T；偶数级的采样时间为0.4*T，放大相时间为0.6*T，这会造成不同流水线级对运放性能的要求出现差异，不利于设计复用，所以通常使用占空比稳定电路把时钟占空比稳定在50％，那么每一级的采样时间和建立时间都等于0.5*T，从而达到简化设计的目的。
基于当今的绿色环保理念，低功耗成为电路设计的一个关键指标，流水线A/D转换器通常采用无采保结构，如图3所示，没有独立的采保电路，采保功能集成到第一级流水线内，在采样相期间，流水线第一级直接看到的是输入信号，这是一个不断变化的值，其采样值只有在采样相终结以后才能得到，所以第一级流水线的子ADC不能在采样相就对输入信号进行量化，导致第一级流水线的控制时序发生了一些变化。如图4所示，第一级流水线级在时钟Φ1p高电平期间完成采样，但是本申请的发明人研究发现，第一级流水线的子ADC并不在Φ1p高电平期间就对输入信号进行量化，而是等待Φ1n高电平到来以后才开始工作，并把量化的数字码传递给子DAC，在求和节点相减得到残差，然后运算放大器才对这个残差进行放大，因而这极大地压缩了第一级流水线的放大相时间，造成了第一级流水线中运算放大器的设计变得非常困难，特别是对于高速高精度A/D转换器，譬如14位1G采样率，要求第一级运放到达6G的带宽，无采保流水线第一级运算放大器成为一个设计瓶颈，因此必须寻求适合于高速A/D转换器的时钟分配方案来减轻运放的设计难度。
发明内容
针对现有技术中第一级流水线的子ADC并不在Φ1p高电平期间就对输入信号进行量化，而是等待Φ1n高电平到来以后才开始工作，因而这极大地压缩了第一级流水线的放大相时间，造成了第一级流水线中运算放大器的设计变得非常困难，特别是对于高速高精度A/D转换器的技术问题，本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路。
为了实现上述目的，本发明采用如下技术方案：
一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一占空比稳定电路、第二占空比稳定电路和第一至第N输出时钟缓冲器，N为流水线的级数；其中，
所述第一占空比稳定电路适于对外部输入的任意占空比时钟信号CLK进行占空比调节，产生一个可调节的小于50％占空比的时钟，用于第一级流水线的时序控制；
所述第二占空比稳定电路与第一占空比稳定电路输出连接，适于对第一占空比稳定电路输出的时钟CKD1进行占空比调节，产生一个50％占空比的时钟，用于第二级至第N级流水线的时序控制；
所述第一输出时钟缓冲器与第一占空比稳定电路输出连接，适于对第一占空比稳定电路输出的时钟CKD1进行延迟修调，实现第一级流水线与后级流水线时序对齐，增强其驱动能力；
所述第二至第N输出时钟缓冲器与第二占空比稳定电路输出连接，适于对第二占空比稳定电路输出的时钟CKD2进行驱动，增强其驱动能力。
本发明提供的高速高精度无采保流水线型模数转换器用时钟电路，采用两个占空比稳定电路串联，其第一占空比稳定电路产生一个可调节的小于50％占空比的时钟用于第一级流水线的时序控制，第二占空比稳定电路产生一个50％占空比的时钟用于第二级至第N级流水线的时序控制，由于第二级到第N级的工作状态和传统型流水线相同，50％占空比时钟的使用可以使得第二级到第N级时序最优化，因而增大单元电路复用度，减轻设计复杂度；而小于50％占空比时钟的使用可以对第一级的采样相时间与放大相时间进合理分配，即适当压缩采样时间而增大放大相时间，从而减轻了运放的设计压力，即增大了第一级运算放大器的设计裕度，将其用于高速高精度流水线型A/D转换器，可极大地减小A/D转换器的设计难度，提高A/D转换器的可靠性，在电源电压、温度等环境参数发生变化的时候保证运放都能有充足的时间来建立，保证了转换器的精度。
进一步，所述第一占空比稳定电路包括边沿检测电路、电荷泵电路和压控延迟线电路；其中，
所述边沿检测电路包括一个时钟输入端口和时钟输出端口，所述时钟输入端口检测外部输入的任意占空比时钟信号CLK的下降沿，当CLK下降沿到达以后，所述时钟输出端口的输出时钟CLKedge跳变为下降沿，并将输出时钟CLKedge同时输入至电荷泵电路和压控延迟线电路；
所述电荷泵电路检测输入时钟CLKedge的占空比，并根据该占空比对应输出一个控制电压Vcont至所述压控延迟线电路；
所述压控延迟线电路根据控制电压Vcont的大小来控制时钟CLKdelay的下降沿与CLKedge下降沿的延迟时间Δt，并将时钟CLKdelay输入至边沿检测电路，所述边沿检测电路检测到CLKdelay下降沿以后，CLKedge立刻跳变为上升沿。
进一步，所述边沿检测电路包括三个串联的反相器、一个与非门和由两个与非门组成的RS触发器；其中，所述三个串联的反相器适于对输入时钟CLK进行反相并得到一个反相时钟CLKN，所述输入时钟CLK和反相时钟CLKN输入至所述与非门的两个输入端，得到一个低电平时间很短的时钟CLKsw，所述时钟CLKsw输入至RS触发器的一个与非门，所述CLKdelay输入至RS触发器的另一个与非门，当时钟CLKsw下降沿到达时RS触发器的输出时钟CLKedge变为低电平得到下降沿，而当时钟CLKdelay下降沿到达时RS触发器的输出时钟CLKedge变为高电平得到上升沿。
进一步，所述电荷泵电路包括偏置产生电路、电压跟随器、PM7和NM11组成的反相器、PM5和PM6组成的一组开关、NM9和NM10组成的另一组开关、NMOS电流源NM7、PMOS电流源PM9、NM8和PM8构成的电流镜电路、电容C1和C2、电阻R、晶体管PM3、最小电流产生管PM4、二极管连接器件NM6以及包含修调控制端的修调电路；其中，所述偏置产生电路适于产生电压跟随器的偏置电压，所述NM8和PM8构成的电流镜电路确定PMOS电流源与NMOS电流源的电流比例，所述电压跟随器适于电容C2上的电压跟随电容C1上的电压，所述时钟CLKedge通过PM7和NM11组成的反相器得到一个反相时钟CLKp，当CLKedge为高电平时CLKp为低电平，开关NM9和PM6导通，而开关NM10和PM5关断，NMOS电流源对电容C1放电，PMOS电流源对电容C2充电，反之，当CLKedge为低电平时CLKp为高电平，开关NM9和PM6关断，而开关NM10和PM5导通，NMOS电流源对电容C2放电，PMOS电流源对电容C1充电，电容C1和C2上的电压控制晶体管PM3和电阻R产生电流，加上最小电流产生管PM4产生的电流，一起流过二极管连接器件NM6得到控制电压Vcont，所述修调电路通过其修调控制端对CLKedge的占空比进行设置。
进一步，所述NMOS电流源和PMOS电流源的电流比例为1：1。
进一步，所述压控延迟线电路包括第一反相器、PMOS管PM1、NMOS管NM1和NM2、施密特触发器、第二反相器和电容C；其中，所述第一反相器适于当时钟CLKedge的下降沿到达时进行反相得到上升沿，让NM1导通PM1关断，输入NM2栅极的控制电压Vcont根据MOS管的电流电压关系曲线控制电容C充放电电流Icont，在延迟时间Δt后，NM1输出端的输出时钟CLKe跳变为低电平得到下降沿，该下降沿的时钟边沿经过施密特触发器和第二反相器整形后，得到陡峭的CLKdelay下降沿并输入至所述边沿检测电路后得到CLKedge的上升沿；而当时钟CLKedge的上升沿到达时，NM1关断PM1导通，控制电压Vcont失效，流过PM1的大电流对电容C充电，在固定的小延迟后，时钟CLKdelay跳变为高电平得到上升沿。
进一步，所述第二至第N输出时钟缓冲器包括串联并按比例缩放的第一至第四反相器，每个反相器包括一个PMOS管和一个NMOS管，所述PMOS管的源极接电源电压VDD，栅极和NMOS管的栅极连接并作为该反相器的输入，漏极和NMOS管的源极连接并作为该反相器的输出，NMOS管的漏极接地电压VSS，所述第三反相器的输出时钟和第四反相器的输出时钟，分别作为第二至第N级流水线的采样和放大控制时钟。
进一步，所述第一至第四反相器的缩放比例为3。
进一步，所述第一输出时钟缓冲器包括第一至第四反相器和具有可调电容大小的M组修调位，所述M组修调位作为第一反相器的负载，所述第一反相器的输入与第一占空比稳定电路输出时钟CKD1连接，输出与M组修调位连接，所述M组修调位对反相后的时钟CKD1N延迟修调，并将延迟修调后的时钟CKD1N经串联的第二至第四反相器进行整形和驱动，在第三反相器的输出端和第四反相器的输出端，分别输出反相时钟至第一级流水线作为采样和放大控制时钟。
进一步，所述M组修调位包括电容C1、C2、…、CM和NMOS管AJ1、AJ2、…、AJM，所述电容C1、C2、…、CM的一端与第一反相器的输出连接，另一端与NMOS管AJ1、AJ2、…、AJM的源极分别对应连接，NMOS管AJ1、AJ2、…、AJM的基极分别对应连接M位修调码，漏极接地电压VSS。
附图说明
图1是是传统流水线型A/D转换器结构示意图。
图2是传统流水线型A/D转换器控制时序示意图。
图3是无采保流水线型A/D转换器结构示意图。
图4是传统无采保流水线型A/D转换器控制时序示意图。
图5是本发明提供的时钟电路总体结构示意图。
图6是本发明提供的无采保流水线型A/D转换器控制时序示意图。
图7是本发明提供的第一占空比稳定电路结构示意图。
图8是本发明提供的边沿检测电路示意图。
图9是边沿检测电路的时序示意图。
图10是本发明提供的电荷泵电路示意图。
图11是本发明提供的压控延迟线电路示意图。
图12是本发明第二至第N输出时钟缓冲器的电路结构示意图。
图13是本发明第一输出时钟缓冲器的电路结构示意图。
图14是本发明提供的第一输出时钟缓冲器延迟过小导致的时序关系图。
图15是本发明提供的第一输出时钟缓冲器延迟过大导致的时序关系图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
请参考图5所示，本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一占空比稳定电路DCS1(DCS，DutyCycleStabilizer)、第二占空比稳定电路DCS2和第一至第N输出时钟缓冲器Buffer1-BufferN，N为流水线的级数；其中，
所述第一占空比稳定电路DCS1适于对外部输入的任意占空比时钟信号CLK进行占空比调节，产生一个可调节的小于50％占空比的时钟，用于第一级流水线的时序控制；
所述第二占空比稳定电路DCS2与第一占空比稳定电路DCS1输出连接，适于对第一占空比稳定电路DCS1输出的时钟CKD1进行占空比调节，产生一个50％占空比的时钟，用于第二级至第N级流水线的时序控制；
所述第一输出时钟缓冲器Buffer1与第一占空比稳定电路DCS1输出连接，适于对第一占空比稳定电路DCS1输出的时钟CKD1进行延迟修调，实现第一级流水线与后级流水线时序对齐，增强其驱动能力；
所述第二至第N输出时钟缓冲器Buffer2-BufferN与第二占空比稳定电路DCS2输出连接，适于对第二占空比稳定电路DCS2输出的时钟CKD2进行驱动，增强其驱动能力。
本发明提供的高速高精度无采保流水线型模数转换器用时钟电路，采用两个占空比稳定电路串联，其第一占空比稳定电路产生一个可调节的小于50％占空比的时钟用于第一级流水线的时序控制，第二占空比稳定电路产生一个50％占空比的时钟用于第二级至第N级流水线的时序控制，其时序示意图如图6所示，由于第二级到第N级的工作状态和传统型流水线相同，50％占空比时钟的使用可以使得第二级到第N级时序最优化，因而增大单元电路复用度，减轻设计复杂度；而小于50％占空比时钟的使用可以对第一级的采样相时间与放大相时间进合理分配，即适当压缩采样时间而增大放大相时间，从而减轻了运放的设计压力，即增大了第一级运算放大器的设计裕度，将其用于高速高精度流水线型A/D转换器，可极大地减小A/D转换器的设计难度，提高A/D转换器的可靠性，在电源电压、温度等环境参数发生变化的时候保证运放都能有充足的时间来建立，保证了转换器的精度。
作为具体实施例，请参考图7所示，所述第一占空比稳定电路DCS1包括边沿检测电路、电荷泵电路和压控延迟线电路；其中，
所述边沿检测电路包括一个时钟输入端口和时钟输出端口，所述时钟输入端口检测外部输入的任意占空比时钟信号CLK的下降沿，当CLK下降沿到达以后，所述时钟输出端口的输出时钟CLKedge跳变为下降沿，并将输出时钟CLKedge同时输入至电荷泵电路和压控延迟线电路；
所述电荷泵电路检测输入时钟CLKedge的占空比，并根据该占空比对应输出一个控制电压Vcont至所述压控延迟线电路；
所述压控延迟线电路根据控制电压Vcont的大小来控制时钟CLKdelay的下降沿与CLKedge下降沿的延迟时间Δt，也就是说一旦CLKedge下降沿到来，Δt时间以后，CLKdelay也产生下降沿，并将时钟CLKdelay输入至边沿检测电路，所述边沿检测电路检测到CLKdelay下降沿以后，CLKedge立刻跳变为上升沿，然后保持高电平直到时钟信号CLK的下一个下降沿的到来。所以，时钟CLKedge低电平时间等于延迟时间Δt，而高电平时间等于时钟周期减去延迟时间Δt，因而延迟时间Δt决定了时钟CLKedge的占空比，而延迟时间Δt的大小是受电荷泵电路控制的，以50％占空比时钟为例，假如在初始时刻CLKedge的占空比大于50％，也就是高电平时间大于50％，那么电荷泵电路对CLKedge检测以后就会输出一个小于设定值的控制电压，以增大延迟时间Δt，也就是增加低电平时间，而减小高电平时间，使得占空比等于50％，最终环路达到稳定。
作为具体实施例，请参考图8所示，所述边沿检测电路具有两个时钟输入端口CLK和CLKdelay，一个时钟输出端口CLKedge，其中CLKdelay是一个低电平时间很短的时钟，其产生在后续压控延迟线电路的原理处有叙述。具体地，所述边沿检测电路包括三个串联的反相器、一个与非门和由两个与非门组成的RS触发器；其中，所述三个串联的反相器由PM1、NM1、PM2、NM2、PM3、NM3构成，输入时钟CLK通过这三个串联的反相器进行反相后得到一个反相时钟CLKN；一个与非门由PM4、PM5、NM4、NM5构成，所述输入时钟CLK和反相时钟CLKN输入至该与非门的两个输入端，得到一个低电平时间很短的时钟CLKsw，CLKsw的下降沿由CLK下降沿产生且延时很短，所以CLKsw的下降沿可以代表CLK的下降沿；所述RS触发器由两个与非门组成，其中PM6、PM7、NM6、NM7构成一个与非门，而PM8、PM9、NM8、NM9构成另一个与非门，这个RS触发器为低电平有效，所述时钟CLKsw输入至RS触发器的一个与非门，所述CLKdelay输入至RS触发器的另一个与非门，当时钟CLKsw下降沿到达时RS触发器的输出时钟CLKedge变为低电平得到下降沿，且对时钟CLKsw的上升沿无响应，而当时钟CLKdelay下降沿到达时RS触发器的输出时钟CLKedge变为高电平得到上升沿，且对时钟CLKdelay的上升沿无响应，因为CLKsw下降沿与CLK下降沿的等效性，所以边沿检测电路完成了对两个输入时钟CLK和CLKdelay的下降沿检测，其具体时序示意图如图9所示。
作为具体实施例，请参考图10所示，所述电荷泵电路具有一个时钟输入端口CLKedge，一个电压输出端口Vcont。具体地，所述电荷泵电路包括由IBIAS、NM1、NM2、PM1构成的偏置产生电路，由NM3、NM4、NM5、PM2构成的一个简单电压跟随器，PM7和NM11组成的反相器，PM5和PM6组成的一组开关，NM9和NM10组成的另一组开关，NMOS电流源NM7(即是In)，PMOS电流源PM9(即是Ip)，由NM8和PM8构成的电流镜电路，电容C1和C2，电阻R，晶体管PM3，最小电流产生管PM4，二极管连接器件NM6以及包含修调控制端的修调电路；其中，所述偏置产生电路适于产生偏置电压，该偏置电压用于偏置电压跟随器，所述电流镜电路NM8和PM8确定PMOS电流源与NMOS电流源的电流比例，PM8与PM9尺寸相同的情况下，如果NM7与NM8的几何尺寸为A：B，那么PMOS电流源与NMOS电流源的比例就为B：A，其中NM8的尺寸可以通过修调位进行调节，所述电压跟随器适于电容C2上的电压跟随电容C1上的电压，所述时钟CLKedge通过PM7和NM11组成的反相器得到一个反相时钟CLKp，时钟CLKp和CLKedge一起控制PM5与PM6和NM9与NM10组成的两对开关，当CLKedge为高电平时CLKp为低电平，开关NM9和PM6导通，而开关NM10和PM5关断，NMOS电流源NM7对电容C1放电，PMOS电流源PM9对电容C2充电，反之，当CLKedge为低电平时CLKp为高电平，开关NM9和PM6关断，而开关NM10和PM5导通，NMOS电流源NM7对电容C2放电，PMOS电流源PM9对电容C1充电，总的来说CLKedge的占空比决定了电容C1和C2的充放电时间比例，而电容C1和C2上的电压由电流的时间积分得到，所以电容C1和C2上的电压反应出了时钟的占空比，完成了对时钟占空比的检测；电容C1和C2上的电压控制晶体管PM3和电阻R产生电流，加上最小电流产生管PM4产生的电流，一起流过二极管连接器件NM6得到控制电压Vcont，这个控制电压Vcont接入压控延迟线电路，所述压控延迟线电路根据这个控制电压Vcont调节延迟，从而调整占空比，当占空比达到设定值时环路稳定，环路稳定的条件由下式决定：
Ip×(1-D)×T＝In×D×T
其中，D为时钟CLKedge的占空比，T为时钟周期。上式的物理意义就是要保证电容C1和C2上每个周期流入流出的电荷相等，从而到达电容C1和C2上的电压不变，最终输出控制电压Vcont恒定，从而环路进入稳态。由此可知，只要调整PMOS电流源PM9的电流Ip和NMOS电流源NM7的电流In的比值，即可方便的调整占空比，譬如常见的50％占空比，只需要设定电流Ip与In相等即可，而想要得到小于50％占空比，譬如37.5％的占空比，则需要设置5×Ip＝3×In；而通过修调电路的修调控制端ADJ1、ADJ2、…、ADJn(如图10中方框选中部分)输入不同的修调码，可以方便的对CLKedge的占空比进行设置，具体可在芯片测试阶段进行优化修调，从而达到最佳性能。前述的是第一占空比稳定电路DCS1中电荷泵电路所用的形式，而第二占空比稳定电路DCS2中的占空比固定为50％，即所述NMOS电流源NM7和PMOS电流源PM9的电流比例为1：1，所以只需要去掉修调电路，引入一个NMOS晶体管NM8，且几何尺寸等于晶体管NM7，从而A：B＝1：1。
其中，最小电流产生管PM4产生一个最小的电流，以防止在启动阶段出现Vcont等于电源电压VDD，从而导致压控延迟线的延迟无限大，电路不能启动；同时，电容C2上的电压跟随上电容C1上的电压，这一点非常关键，因为晶体管PM5与PM6和NM9与NM10这两组开关是交替导通的，电流源PM9和NM7的漏极电压交替等于电容C1和C2上的电压，如果电容C1和C2上的电压不等，电流源PM9和NM7的漏极电压就会发生瞬时跳变，产生电荷重分布效应，会影响电流Ip和In的精度，从而影响了占空比的检测精度。
作为具体实施例，请参考图11所示，所述压控延迟线电路具有CLKedge和Vcont两个输入端口，一个输出端口CLKdelay。具体地，所述压控延迟线电路包括PM5和NM6组成的第一反相器，PMOS管PM1，NMOS管NM1和NM2，PM2、PM3、PM4、NM3、NM4、NM5组成的施密特触发器，PM6和NM7组成的第二反相器以及电容C；其中，当时钟CLKedge的下降沿到达时，通过所述第一反相器进行反相得到上升沿，让NM1导通PM1关断，输入NM2栅极的控制电压Vcont根据MOS管的电流电压关系曲线控制电容C充放电电流Icont，在延迟时间Δt后，NM1输出端的输出时钟CLKe跳变为低电平得到下降沿，所述延迟时间Δt由下式得到：
Δt＝VDD×C/Icont
其中，VDD为电源电压，C为电容。
时钟CLKe下降沿的时钟边沿特性产差，经过施密特触发器和第二反相器整形后，得到陡峭的CLKdelay下降沿并输入至所述边沿检测电路后得到CLKedge的上升沿；而当时钟CLKedge的上升沿到达时，NM1关断PM1导通，控制电压Vcont失效，流过PM1的大电流对电容C充电，在一个固定的小延迟后，时钟CLKdelay跳变为高电平得到上升沿，所以CLKdelay是一个低电平时间很短的时钟，而且下降沿比时钟CLKedge的下降沿晚Δt时间到达。
作为具体实施例，所述第二占空比稳定电路DCS2除了具有与所述第一占空比稳定电路DCS1相同的边沿检测电路、电荷泵电路和压控延迟线电路外，还包括一个反相器，该反相器的输入端与第一占空比稳定电路输出连接，输出端与所述边沿检测电路连接；除此之外，在所述第二占空比稳定电路DCS2中没有设置修调电路，因而使得占空比不可调节，稳定在50％。
作为具体实施例，所述第一至第N输出时钟缓冲器被分为两类，第二至第N输出时钟缓冲器全部由反相器组成。具体地，请参考图12所示，第二至第N输出时钟缓冲器Buffer2-BufferN包括串联并按比例缩放的第一至第四反相器，每个反相器包括一个PMOS管和一个NMOS管，所述PMOS管的源极接电源电压VDD，栅极和NMOS管的栅极连接作为该反相器的输入并与第二占空比稳定电路的输出时钟CKD2连接，漏极和NMOS管的源极连接并作为该反相器的输出，NMOS管的漏极接地电压VSS，所述第三反相器的输出时钟和第四反相器的输出时钟，分别作为第二至第N级流水线的采样和放大控制时钟。
作为优选实施例，所述第一至第四反相器的缩放比例为3，由此可以更好地增大输入时钟的驱动能力。
作为具体实施例，请参考图13所示，所述第一输出时钟缓冲器Buffer1具有一个输入端口CKD1、M位修调信号输入码和一个输出端口。具体地，所述第一输出时钟缓冲器Buffer1包括第一至第四反相器和具有可调电容大小的M组修调位，所述M组修调位作为第一反相器的负载，所述第一反相器的输入与第一占空比稳定电路输出时钟CKD1连接，输出与M组修调位连接，所述M组修调位对反相后的时钟CKD1N延迟修调，并将延迟修调后的时钟CKD1N经串联的第二至第四反相器进行整形和驱动，在第三反相器的输出端和第四反相器的输出端，分别输出反相时钟至第一级流水线作为采样和放大控制时钟。其中，所述第一至第四反相器的组成与所述第二至第N输出时钟缓冲器Buffer2-BufferN中的反相器组成相同，在此不再赘述；另外，M位修调码的输入值决定了第一反相器负载电容的大小，从而决定了时钟CKD1N与CKD1的延迟大小，而M位延迟修调很关键，因为第二占空比稳定电路DCS2的输入是第一占空比稳定电路DCS1的输出，所以第二占空比稳定电路DCS2的输出时钟与第一占空比稳定电路DCS1的输出时钟有一个固有的延迟，必须利用延时电路进行边沿对齐，以第一级与第二级流水线时序关系来说明，如果Buffer1的延迟过小，如图14所示，那么第二级采样还没完成的时候，第一级也处于采样相，第二级的采样值将出现错误，转换器也出现错误；如果Buffer1的延迟过大，如图15所示，第二级采样相完成以后采样开关就关闭，但第一级仍处于放大相，所以会有一段时间t4是无效时间，所以需要t4足够小。作为一种实施方式，设计最小修调步长为5皮秒，从而达到对延迟的精确修调，最大化利用时间。
作为具体实施例，请参考图13所示，所述M组修调位包括电容C1、C2、…、CM和NMOS管AJ1、AJ2、…、AJM，所述电容C1、C2、…、CM的一端与第一反相器的输出连接，另一端与NMOS管AJ1、AJ2、…、AJM的源极分别对应连接，NMOS管AJ1、AJ2、…、AJM的基极分别对应连接M位修调码，漏极接地电压VSS；具体通过在NMOS管AJ1、AJ2、…、AJM的基极分别对应输入M位修调码值，来改变第一反相器负载电容的大小，进而决定时钟CKD1N与CKD1的延迟大小，实现第一占空比稳定电路DCS1和第二占空比稳定电路DCS2的输出时钟边沿对齐。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (10)

1.高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，包括第一占空比稳定电路、第二占空比稳定电路和第一至第N输出时钟缓冲器，N为流水线的级数；其中，
所述第一占空比稳定电路适于对外部输入的任意占空比时钟信号CLK进行占空比调节，产生一个可调节的小于50％占空比的时钟，用于第一级流水线的时序控制；
所述第二占空比稳定电路与第一占空比稳定电路输出连接，适于对第一占空比稳定电路输出的时钟CKD1进行占空比调节，产生一个50％占空比的时钟，用于第二级至第N级流水线的时序控制；
所述第一输出时钟缓冲器与第一占空比稳定电路输出连接，适于对第一占空比稳定电路输出的时钟CKD1进行延迟修调，实现第一级流水线与后级流水线时序对齐，增强其驱动能力；
所述第二至第N输出时钟缓冲器与第二占空比稳定电路输出连接，适于对第二占空比稳定电路输出的时钟CKD2进行驱动，增强其驱动能力。
2.根据权利要求1所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述第一占空比稳定电路包括边沿检测电路、电荷泵电路和压控延迟线电路；其中，
所述边沿检测电路包括一个时钟输入端口和时钟输出端口，所述时钟输入端口检测外部输入的任意占空比时钟信号CLK的下降沿，当CLK下降沿到达以后，所述时钟输出端口的输出时钟CLKedge跳变为下降沿，并将输出时钟CLKedge同时输入至电荷泵电路和压控延迟线电路；
所述电荷泵电路检测输入时钟CLKedge的占空比，并根据该占空比对应输出一个控制电压Vcont至所述压控延迟线电路；
所述压控延迟线电路根据控制电压Vcont的大小来控制时钟CLKdelay的下降沿与CLKedge下降沿的延迟时间Δt，并将时钟CLKdelay输入至边沿检测电路，所述边沿检测电路检测到CLKdelay下降沿以后，CLKedge立刻跳变为上升沿。
3.根据权利要求2所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述边沿检测电路包括三个串联的反相器、一个与非门和由两个与非门组成的RS触发器；其中，所述三个串联的反相器适于对输入时钟CLK进行反相并得到一个反相时钟CLKN，所述输入时钟CLK和反相时钟CLKN输入至所述与非门的两个输入端，得到一个低电平时间很短的时钟CLKsw，所述时钟CLKsw输入至RS触发器的一个与非门，所述CLKdelay输入至RS触发器的另一个与非门，当时钟CLKsw下降沿到达时RS触发器的输出时钟CLKedge变为低电平得到下降沿，而当时钟CLKdelay下降沿到达时RS触发器的输出时钟CLKedge变为高电平得到上升沿。
4.根据权利要求2所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述电荷泵电路包括偏置产生电路、电压跟随器、PM7和NM11组成的反相器、PM5和PM6组成的一组开关、NM9和NM10组成的另一组开关、NMOS电流源NM7、PMOS电流源PM9、NM8和PM8构成的电流镜电路、电容C1和C2、电阻R、晶体管PM3、最小电流产生管PM4、二极管连接器件NM6以及包含修调控制端的修调电路；其中，所述偏置产生电路适于产生电压跟随器的偏置电压，所述NM8和PM8构成的电流镜电路确定PMOS电流源与NMOS电流源的电流比例，所述电压跟随器适于电容C2上的电压跟随电容C1上的电压，所述时钟CLKedge通过PM7和NM11组成的反相器得到一个反相时钟CLKp，当CLKedge为高电平时CLKp为低电平，开关NM9和PM6导通，而开关NM10和PM5关断，NMOS电流源对电容C1放电，PMOS电流源对电容C2充电，反之，当CLKedge为低电平时CLKp为高电平，开关NM9和PM6关断，而开关NM10和PM5导通，NMOS电流源对电容C2放电，PMOS电流源对电容C1充电，电容C1和C2上的电压控制晶体管PM3和电阻R产生电流，加上最小电流产生管PM4产生的电流，一起流过二极管连接器件NM6得到控制电压Vcont，所述修调电路通过其修调控制端对CLKedge的占空比进行设置。
5.根据权利要求4所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述NMOS电流源和PMOS电流源的电流比例为1：1。
6.根据权利要求2所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述压控延迟线电路包括第一反相器、PMOS管PM1、NMOS管NM1和NM2、施密特触发器、第二反相器和电容C；其中，所述第一反相器适于当时钟CLKedge的下降沿到达时进行反相得到上升沿，让NM1导通PM1关断，输入NM2栅极的控制电压Vcont根据MOS管的电流电压关系曲线控制电容C充放电电流Icont，在延迟时间Δt后，NM1输出端的输出时钟CLKe跳变为低电平得到下降沿，该下降沿的时钟边沿经过施密特触发器和第二反相器整形后，得到陡峭的CLKdelay下降沿并输入至所述边沿检测电路后得到CLKedge的上升沿；而当时钟CLKedge的上升沿到达时，NM1关断PM1导通，控制电压Vcont失效，流过PM1的大电流对电容C充电，在固定的小延迟后，时钟CLKdelay跳变为高电平得到上升沿。
7.根据权利要求1所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述第二至第N输出时钟缓冲器包括串联并按比例缩放的第一至第四反相器，每个反相器包括一个PMOS管和一个NMOS管，所述PMOS管的源极接电源电压VDD，栅极和NMOS管的栅极连接并作为该反相器的输入，漏极和NMOS管的源极连接并作为该反相器的输出，NMOS管的漏极接地电压VSS，所述第三反相器的输出时钟和第四反相器的输出时钟，分别作为第二至第N级流水线的采样和放大控制时钟。
8.根据权利要求7所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述第一至第四反相器的缩放比例为3。
9.根据权利要求1所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述第一输出时钟缓冲器包括第一至第四反相器和具有可调电容大小的M组修调位，所述M组修调位作为第一反相器的负载，所述第一反相器的输入与第一占空比稳定电路输出时钟CKD1连接，输出与M组修调位连接，所述M组修调位对反相后的时钟CKD1N延迟修调，并将延迟修调后的时钟CKD1N经串联的第二至第四反相器进行整形和驱动，在第三反相器的输出端和第四反相器的输出端，分别输出反相时钟至第一级流水线作为采样和放大控制时钟。
10.根据权利要求9所述的高速高精度无采保流水线型模数转换器用时钟电路，其特征在于，所述M组修调位包括电容C1、C2、…、CM和NMOS管AJ1、AJ2、…、AJM，所述电容C1、C2、…、CM的一端与第一反相器的输出连接，另一端与NMOS管AJ1、AJ2、…、AJM的源极分别对应连接，NMOS管AJ1、AJ2、…、AJM的基极分别对应连接M位修调码，漏极接地电压VSS。
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