DE112006003542B4

DE112006003542B4 - Analog-Digital-Umsetzersystem mit Drehtakt-Flash und Verfahren

Info

Publication number: DE112006003542B4
Application number: DE112006003542.8T
Authority: DE
Inventors: John Wood
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2005-12-27
Filing date: 2006-12-27
Publication date: 2016-08-04
Anticipated expiration: 2026-12-28
Also published as: US20080272952A1; US20100238057A1; DE112006003542T5; WO2007120361A3; WO2007120361A2; US7609756B2

Abstract

System (20) zum Umsetzen eines analogen Signals (VIN) in ein digitales Signal, wobei das System aufweist: einen mehrphasigen Oszillator (22) mit einer Oszillationsperiode, der eine Vielzahl von Phasensignalen (B0 ... Bn) vorsieht, wobei jedes mit der Periode des mehrphasigen Oszillators schwingt; eine Schaltung (24) zum Abtasten und Halten, um während eines Abtastintervalls ein analoges Signal in Reaktion auf ein Phasensignal (B0 ... Bn) des mehrphasigen Oszillators zu erfassen und um das abgetastete analoge Signal (VIN) am Ende des Abtastintervalls zu halten; einen Sägezahngenerator (26), der mit dem Ausgang der Schaltung zum Abtasten und Halten bei einem Flankenknoten verbunden ist, wobei der Sägezahngenerator (26) betrieblich ist, ein Flankensignal zu erzeugen, das bei der Spannung des gehaltenen analogen Signals (VIN) startet; einen Komparator (28, 90), der einen Übergang in einem Ausgangssignal ermöglicht, wenn das Flankensignal die Referenzspannung während eines Umsetzintervalls überschreitet, das dem Abtastintervall folgt; und einen Zeit-Digital-Umsetzer (30, 56), der mit dem Ausgang des Komparators verbunden ist, wobei der Zeit-Digital-Umsetzer (30, 56) betrieblich ist, während des Umsetzintervalls unter Verwendung von Phasensignalen (B0 ... Bn) des mehrphasigen Oszillators (22) das Komparatorausgangssignal abzutasten und das Komparatorausgangssignal in ein digitales Signal mit mehreren Bits (b1 ... bN) umzusetzen.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein Analog-Digital-Umsetzer (ADU) und insbesondere Single-Slope-Umsetzer.
BESCHREIBUNG DES STANDS DER TECHNIK
Frühere Single-Slope-ADU sind extrem einfach; sie kehren eine unbekannte analoge Größe in eine Pulsweite unter Verwendung eines Pulsweitenmodulators PWM (mit einer linearen Flanke und einem Spannungskomparator 10, gezeigt in 1) um und messen dann die Länge des Pulses digital, üblicherweise unter Verwendung eines schnell laufenden Zählers, der von einem Hochgeschwindigkeitstakt angesteuert wird. Frühere Single-Slope-ADU wurden durch die Geschwindigkeit des Zählers begrenzt, wie es aus dem nachfolgenden Beispiel ersichtlich ist. Falls die Umsetzrate 1G Abtastungen pro Sekunde („1G sample per second”, 1 Gsps) beträgt und es 10 Bits pro Abtastung gibt, dann muss die Zählergeschwindigkeit ungefähr 1 TeraHertz (1 THz) betragen. Es ist offensichtlich, dass ein derartiger Zähler zurzeit nicht machbar ist, und selbst wenn ein derartiger Zähler konstruiert werden könnte, würde er zu viel Energie verbrauchen.
US 6,346,907 offenbart Analog-Digital-Wandler mit einem vierstufigen Ringoszillator, einer Sample-und-Hold-Schaltung bzw. einer Schaltung zum Abtasten und Halten, einen Sägezahngenerator, mehrere Komparatoren und mehrere Flip-Flop-Bänke. Den Komparatoren werden sowohl eine Eingangsspannung als auch das Signal des Sägezahngenerators zugeführt. Aufgrund der Sägezahnform des Signals des Sägezahngenerators entstehen so digitale Signalfolgen, die das Eingangssignal beschreiben. das Signal des Sägezahngenerators beginnt stets auf einem Spannungspegel, der unterhalb einer negativen Referenzspannung Vref(–) liegt und endet stets auf einem Spannungspegel, der oberhalb einer positiven Referenzspannung Vref(+) liegt.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Mit einem mehrphasigen Takt, wie z. B. einem Drehtakt, erhält man effektiv 1 THz (1 pS mal Umdrehung) bei einer niedrigen Leistung unter Verwendung von Mehrfachabgriffen des Drehtakts und durch Erstellen eines Zeit-Digital-Umformers („Time-to-Digital converter”, TDC).
Die vorliegende Erfindung ermöglicht 2 Gsps und einen 8- oder 9-Bit-ADU-Betrieb bei 4 GHz Eingangsbandbreite, die auf einem normalen 0,18 μm CMOS bei einer 1,8v Einzelversorgung auf ungefähr 2 mm² hergestellt wird. Der Versorgungsstrom beträgt weniger als ungefähr 100 mW, einschließlich Taktgeneratoren, die sich auf dem Chip befinden, und ungefähr 200 mW, wenn SERDES-Schnittstellen vorhanden sind. Um mit 8 Gsps zu arbeiten, werden vier Umsetzer verschachtelt; diese vier Umsetzer nehmen eine Fläche von ungefähr 6 mm² ein und ermöglichen die Rate von 8 Gsps bei weniger als 1 Watt, einschließlich einer I/O-Schaltung. Die Eingangsimpedanz beträgt 50 Ohm bei einer vollen Skalierungsspannungsreichweite von ±500 mV.
Eine Ausführungsform der vorliegenden Erfindung ist ein System zum Umsetzen eines analogen Signals in ein digitales Signal. Das System weist einen mehrphasigen Oszillator, eine Schaltung zum Abtasten und Halten, einen Sägezahngenerator, einen Komparator und einen Zeit-Digital-Umsetzer auf. Der mehrphasige Oszillator hat eine Oszillationsperiode und ermöglicht eine Vielzahl von Phasensignalen, wobei jedes Signal mit der Periode des mehrphasigen Oszillators schwingt. Die Schaltung zum Abtasten und Halten ist betrieblich, um während eines Abtastintervalls ein analoges Signal in Reaktion auf ein Phasensignal des mehrphasigen Oszillators zu erfassen und um das abgetastete analoge Signal am Ende des Abtastintervalls zu halten. Der Sägezahngenerator ist mit dem Ausgang der Schaltung zum Abtasten und Halten bei einem Flankenknoten verbunden und ist betrieblich, um ein Flankensignal zu erzeugen, das bei der Spannung des gehaltenen analogen Signals startet. Der Komparator ermöglicht einen Übergang in ein Ausgangssignal, wenn das Flankensignal die Referenzspannung während eines Umsetzintervalls überschreitet, das auf das Abtastintervall folgt. Der Zeit-Digital-Umsetzer ist mit dem Ausgang des Komparators verbunden und ist betrieblich, während des Umsetzintervalls unter Verwendung von Phasensignalen des mehrphasigen Oszillators das Komparatorausgangssignal abzutasten und das Komparatorausgangssignal in ein digitales Signal mit mehreren Bit umzusetzen.
Eine weitere Ausführungsform der Erfindung ist ein Verfahren zum Umsetzen eines analogen Signals in ein digitales Signal. Das Verfahren weist auf: (i) Abtasten und Halten des analogen Signals in Reaktion auf eine Anzahl von Phasensignalen eines mehrphasigen Oszillators, (ii) nachdem das analoge Signal gehalten ist, Erzeugen eines Flankensignals, welches bei der Spannung des gehaltenen analogen Signals startet, Vergleichen des Rampensignals mit einer Referenzspannung und Ermöglichen eines Übergangs eines Vergleichsignals, wenn das Flankensignal die Spannungsreferenz überschreitet, und Umsetzen des Vergleichsignals in ein digitales Signal mit mehreren Bit, indem das Vergleichssignal bei Phasen des mehrphasigen Oszillators abgetastet wird.
Bei einer weiteren Ausführungsform der vorliegenden Erfindung weist die eine Schaltung zum Abtasten und Halten ein Eingangsschwächungsglied, einen Kondensator, einen Abtasttransistor, eine Vorlade-/Entladeschaltung und eine Sourcefolgerschaltung auf. Das Eingangsschwächungsglied ist zwischen einem abzutastenden Eingangssignal und einer ersten Referenzspannung verbunden und weist einen ersten geschwächten Signalausgang und einen zweiten geschwächten Signalausgang auf. Der Kondensator wird zum Halten eines abgetasteten Signals verwendet und weist eine mit der ersten Referenzspannung verbundene Elektrode auf. Der Kanal des Abtasttransistors ist zwischen dem zweiten Signalausgang des Eingangsschwächungsglieds und der anderen Elektrode des Haltekondensators verbunden. Die Schaltung zum Vorladen bzw. Entladen ist zwischen der ersten Versorgungsspannung und der zweiten Versorgungsspannung verbunden und hat einen Ausgang, der mit dem Gate des Abtasttransistors verbunden ist, und einen Eingang, der mit einem ein Abtastintervall definierendes Signal verbunden ist. Die Schaltung zum Vorladen bzw. Entladen zieht das Gate des Abtasttransistors während des Abtastintervalls in Richtung einer zweiten Versorgungsspannung und entlädt das Gate des Abtasttransistors ansonsten auf die erste Versorgungsspannung. Die Sourcefolgerschaltung hat einen Freigabeeingang, der mit einem Freigabesignal verbunden ist, welches kurz vor dem Beginn des Abtastintervalls aktiviert und welches kurz vor dem Ende des Abtastintervalls deaktiviert wird. Die Sourcefolgerschaltung ist zwischen dem ersten Signalausgang des Eingangsschwächungsglieds und dem Gate des Abtasttransistors derart verbunden, dass das Gate des Abtasttransistors der Spannung des ersten Ausgangs erfolgt, wenn die Sourcefolgerschaltung freigegeben ist.
VORTEILE DER VORLIEGENDEN ERFINDUNG
Eine Aperturzeitschwankung in der Abtastschaltung ist gering. Integrierte Phasenrauschdiagramme selbst der Drehtakte mit geringster Leistung von 15 mW zeigen ein quadratisches Zeitschwankungsmittel von ungefähr 75 Femtosekunden, ohne dass Puffer benötigt werden.
Der Single-Slope-Umsetzer ist inhärent einfach und monoton.
Die vorliegende Erfindung kommt einer Flash-Architektur nahe, verwendet jedoch Zeit anstatt Spannung als Messverfahren. Sie bewegt die benötigte Präzision und Linearität aus dem Spannungs- in den Zeitbereich, was ersichtlich eine Spannungsverstärkung beim Vorgang ermöglicht, und ist deshalb weniger empfindlich gegenüber Änderungen des Vorgangschwellenwerts und der Spannung. Eine Zeitreferenz mit geringer Impedanz wird mit einem Drehtakt bei geringer Leistung versehen, und die „Kreisbedingung” ergibt eine bessere Linearitätsreferenz als sie ein beliebiger Widerstandskettenleiter erzielen kann.
Die zeitbasierte Architektur minimiert einen Energieverbrauch des Komparators, indem die meisten der Komparatoren mit Eingängen von Schiene zu Schiene („rail-to-rail”) (wobei ein CMOS die geringste Leistung hat) angesteuert werden und indem wenige Komparatoren, die nur in einem linearen Modus betreiblich sind, in diesem Modus für einen Bruchteil eines Umsetzzyklus verbleiben.
Die vorliegende Erfindung ist in Bezug auf Versatz und Verstärkung leicht zu kalibrieren. Der Kern des Umsetzers ist insofern grundlegend, als dass er lediglich einen Eingang (VIN) und einen Ausgang (Komparatorausgang) aufweist, und zwar derart, dass es möglich ist, zu fragmentieren und zu verschachteln, um eine kontinuierliche Selbstkalibrierung zu erzielen, die eine Anfälligkeit gegenüber Rauschen und Driften vollständig verringert. Durch eine achtsame Organisation kann jegliche Querkopplung zwischen einem Kalibrierungsfragment und einem Umsetzfragment unwesentlich sein. Es werden Verfahren erläutert, um eine vollständige digitale Kalibrierung unter Verwendung kapazitiver DAC zu erreichen, wobei das Bedürfnis nach analogen Vorströmen bzw. Vorspannungen hoher Leistungen vermieden wird. Eine Linearitätskalibrierung beim Mittelpunkt des Umsetzers oder bei mehreren Punkten der Antwort ist ebenfalls praktisch.
Ein Zeitverschachteln („pipelining”) der Komparatorverstärkungsstufen (unter Verwendung von Drehtakten) kann die Mehrdeutigkeitsbarriere des fT-Komparators derart brechen, so dass lediglich eine anspruchslose fT benötigt wird.
Alle digitalen PLL sind ein natürliches Nebenprodukt der vorliegenden Erfindung. Die PLL phasenverriegeln den ADU bei einer externen Kristallreferenz und kümmern sich um jegliches „close-in”-Phasenrauschen. Das Schleifenfilter ist auch digital und somit programmierbar und unempfindlich gegenüber einer Prozessänderung.
Die vorliegende Erfindung ist auf Anwendungen mit höheren Bit-Zahlen bei geringeren Raten erweiterbar, wobei ein Maximum vielleicht bei ungefähr 12 Bit liegt. Das Erfordernis einer Zeit-Digital-Taktschwankung deckt sich annähernd mit dem Aperturzeitschwankungserfordernis.
Aufgrund der Anzahl von Auflösungsbits kann die erforderliche I/O-Leistung durch die Verwendung einer Mehrweg-Seriellumsetzer/Serien-Parallel-Umsetzer-Funktion (SERDES-Funktion) mit Drehtakten bei geringer Leistung implementiert werden.
Die vorliegende Erfindung ist einfach an eine integrierte Schaltung anzupassen. Es werden keine komplexen Prozessmodifikationen benötigt, obwohl die Verwendung bipolarer Übergangstransistoren („bipolar junction transistor”, BJT) und von SiGe die Implementierung verbessern würden. Die vorliegende Erfindung kann bei geringen Versorgungsspannungen VDD, wie z. B. 0,9 V bei einem Prozess mit 65 nm, betrieben werden, da der größte Teil der Schaltung entweder geschaltet oder dynamisch ist, d. h. gezwungen wird, einen Weg oder einen anderen innerhalb einer kurzen Zeitdauer zu schalten, wodurch eine Anfälligkeit gegen Rauschen minimiert wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese und weitere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die nachfolgende Beschreibung, die angehängten Ansprüche und die beigefügten Zeichnungen besser verständlich werden, wobei:
1 einen ADU gemäß dem Stand der Technik zeigt;
2A eine Ausführungsform in Form eines Blockdiagramms zeigt, das den ADU der vorliegenden Erfindung bildet;
2B ein vereinfachtes Zeitdiagramm zum Beschreiben der Funktionsweise des Blockdiagramms in 2A zeigt;
3A ein vereinfachtes Schaltungsdiagramm eines ADU in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
3B zeigt, wie die Kondensatoranordnung eine lineare Flanke erzeugt;
4A und 4B eine komplexere Implementierung eines ADU gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
4C ein schematisches Schaltdiagramm einer Komparatorvorrichtung mit geringer Leistung zeigt;
4D einen alternativen Zeit-Digital-Umsetzer und zugehörige Wellenformen veranschaulicht;
4E eine Implementierung eines Teils des ADU gemäß der vorliegenden Erfindung zeigt, der eine signalabhängige Aperturänderung verringert;
4F eine Schaltung zum Abtasten der Anstiegsrate des umzusetzenden Eingangssignals zeigt;
5 ein Diagramm zeigt, das die Immunität des Drehoszillators gegenüber ungleichen Ausbreitungsgeschwindigkeiten im Ring veranschaulicht;
6 ein Diagramm zeigt, das ein physikalisches Layout einer Ausführungsform der Erfindung veranschaulicht;
7A ein Diagramm zeigt, das die Selbstkalibrierungsschaltung bei einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
7B ein Diagramm zeigt, das eine Alternative zur Verwendung von statischen Referenzspannungen zur Kalibrierung veranschaulicht;
7C eine alternative Ausführungsform des exponentiellen Sägezahngenerators zum Kalibrieren des ADU zeigt;
8A und 8B eine Ausführungsform der vorliegenden Erfindung veranschaulichen, bei der ein Mehrfach-Drehoszillator verwendet wird;
8C eine verschachtelte ADU-Architektur zeigt;
8D eine ausgebreitete Phasenabtastschaltung zeigt;
8E die Verwendung von Mittelflankenkorrekturen zeigt;
8F eine Anordnung von verschiedenen analogen und digitalen Erdungen für ein Layout einer verschachtelten ADU-Architektur zeigt;
8G eine Ausführungsform des Ausgangs zeigt, der eine verschachtelte ADU-Architektur multiplext;
8H einen Weg zum Abstimmen von Drehtakten in individuellen Einheitszellen zeigt, und zwar derart, dass die verschachtelte Abtastung präzise gesteuert werden kann;
9 die Verwendung von BJT in der Schaltung der vorliegenden Erfindung veranschaulicht;
10 Modellvariationen veranschaulicht, die den Zeit-Digital-Umsetzer beeinflussen;
11A und 11B die Kalibrierungs-DAC und ihre Funktionsweise bei der vorliegenden Erfindung bei einem Vier-Drehumsetzer veranschaulichen;
12 ein digitales Filter veranschaulicht, das zum Erzeugen der binären Ausgabe aus dem Kalibrierungs-TDC verwendet wird; und
13 den digitalen Vergleich und die digitale Rückkopplung zur Steuerung eines Versatzes und einer Skala veranschaulicht;
14 eine Thermometer-Dekodiereinrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
15A einen SERDES-Sender in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht; und
15B einen SERDES-Empfänger in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
2A zeigt eine Ausführungsform 20 des ADU der vorliegenden Erfindung in Form eines Blockdiagramms. Die Ausführungsform weist einen Taktschaltungsblock 22, eine Einheit 24 zum Abtasten und Halten eines analogen Signals, einen linearen Sägezahngenerator 26, einen Komparator 28 und einen Zeit-Digital-Umsetzer („time-to-digital converter”, TDC) 30 auf. Die Einheit 24 zum Abtasten und Halten eines analogen Signals empfängt das umzusetzende Signal VIN 32 und fängt das Signal während eines präzise gesteuerten Zeitintervalls ein. Der lineare Sägezahngenerator 26 erzeugt eine Flanke, die bei einer bestimmten Eingangsspannung startet. Der Komparator 28 vergleicht den Spannungsausgang des linearen Sägezahngenerators 26 mit einer Referenzspannung (oder einer Schwellenspannung), und der Zeit-Digital-Umsetzer 30 setzt einen Zeitimpuls in eine digitale Zahl 34 um, die codiert werden kann.
2B zeigt ein vereinfachtes Zeitablaufdiagramm 40 zum Beschreiben der Funktionsweise des Blockdiagramms 20 in 2A. Es gibt zwei Zeitperioden, tABTASTUNG 42 und tUMSETZUNG 44 (obwohl es bei komplexeren Ausführungsformen zusätzliche Zeitintervalle geben kann). Während des Intervalls tABTASTUNG 42 wird das Eingangssignal VIN 32 durch den Block 24 zum Abtasten und Halten erfasst. Wenn das Intervall tABTASTUNG 42 endet, geht man davon aus, dass der Block 24 zum Abtasten und Halten eine genaue Abtastung des Eingangssignals durchgeführt hat.
Während des Intervalls tABTASTUNG 44 wird eine Flanke durch den linearen Sägezahngeneratorblock 26 gestartet, die bei der Spannung des abgetasteten Signals startet. Der Komparatorblock 28 empfängt die Flanke vom Sägezahngeneratorblock 26 und erfasst, wann die Flanke die Schwellenwertspannung VTH quert. Wenn die Schwellenwertspannung überschritten wird, ändert der Komparatorblock 28 einen Zustand. Gleichzeitig wird im Intervall tUMSETZUNG 44 der TDC betrieben, um die Zeitdauer vom Beginn des Intervalls tUMSETZUNG 44 bis der Komparator einen Zustand ändert (t_VHI oder t_VLO in der Figur) in eine digitale Zahl 34 in 2A umsetzt. Der Taktschaltungsblock 22 der 2A ermöglicht die zeitliche Abstimmung zum Abtasten und Umsetzen von Intervallen für den linearen Sägezahngenerator und den Zeit-Digital-Umsetzer.
3A zeigt ein vereinfachtes Schaltungsdiagramm 50 eines ADU gemäß einer Ausführungsform der vorliegenden Erfindung. Die Ausführungsform weist Transistoren M₁ 52, M₂ 54, M_A0–M_AN 56, eine Kondensatoranordnung C_B0–C_BN 58, einen Satz von Puffern B₁–B_N 60 und einen mehrphasigen Takt auf. Der mehrphasige Takt liefert eine Vielzahl von Phasen A0–AN 62, die 180° aufspannen, und eine Vielzahl von Phasen B0–BN 64, die eine zusätzliche 180°-Phase aufspannen, wobei 360° einen Zyklus eines mehrphasigen Takts darstellen. Bei einer Ausführungsform ist der mehrphasige Takt ein Dreh-Wanderwellen-Oszillator, wie er zum Beispiel in dem Patent US 6,556,089 beschrieben ist, welches durch Bezugnahme in die vorliegende Erfindung integriert ist. Ein Kanal des Transistors M₁ 52 ist zwischen dem analogen Eingangssignal 66 und dem ing-Knoten 68 verbunden, der das abgetastete analoge Signal speichert. Das Gate des Transistors M₁ 52 ist mit der A0-Phase 62a des mehrphasigen Takts verbunden. Der gemeinsame Knoten 70 der Kondensatoranordnung 58 und der Gate-Eingang des Transistors M₂ 54 sind ebenfalls mit dem ing-Knoten 68 verbunden. Jeder Kondensator C0–CN der Kondensatoranordnung 58 weist eine Platte auf, die mit dem gemeinsamen Knoten 70 der Kondensatoranordnung verbunden ist, wobei die andere Platte mit einer der Phasen B0–BN 64 des mehrphasigen Takts verbunden ist. Jeder der Transistoren M_A0–M_AN 56 weist einen Kanal auf, der auf einer Seite mit der Drain des Transistors M₂ 54 und auf der anderen Seite mit einem der Puffer B₁–B_N 60 verbunden ist. Die Puffer B₁–B_N 60 steuern den digitalen Code, der die umgesetzte Zeit repräsentiert. Alternativ kann die Sägezahnerzeugung mittels einer digital gesteuerten Stromquelle erfolgen.
Der Transistor M₁ 52 funktioniert als Abtastvorrichtung, der Transistor M₂ 54 funktioniert als Komparator, die Kondensatoranordnung 58 ist betrieblich, um die lineare Flanke zu erzeugen, und die Transistoren M_A0–M_AN 56 und die Puffer B₁–B_N 60 sind betrieblich, um eine Zeitdauer in ein digitales Signal umzusetzen.
Ein einzelner NFET (M₂ 54) ist bei dieser Anwendung als Komparator einsetzbar. Er hat eine schnellere Antwort als ein differentieller Komparator mit einem differentiellen einseitigen Umsetzer und steuert den TDC an, der ebenfalls einseitig im Hinblick auf Leistung und Raum ist. Problemen, wie z. B. einem Schwellenwertdriften, wird mit Fragmentierungs-/Selbstkalibrierungsverfahren entgegengewirkt, die nachfolgend beschrieben werden und die kontinuierlich und transparent arbeiten.
Da die Eingangssignalreichweite des vorgeschlagenen exemplarischen ADU mit ±0,25 Volt (nach dem Schwächungsglied) gewählt ist und da die NFET-Schwelle (oder BJT v_BE) höher als diese ist – ungefähr +0,4 Volt (+0,65 Volt), leitet der Komparator während des Abtastintervalls nicht. Während des Abtastintervalls kann der comp-Knoten 72 deshalb mit einem PFET (nicht gezeigt) hoch vorgeladen werden. Die ursprüngliche Spannung am ing-Knoten 68 entspricht gerade der während des Abtastintervalls abgetasteten Spannung. Diese Spannung wird dann durch die progressive, mehrphasige lineare Schalterkondensatorflanke positiv ansteigen bis sie sich dem Schwellenwert des NFET (M₂ 54) nähert. Wenn das Signal am ing-Knoten 68 die Schwellenspannung des NFET (üblicherweise ungefähr 0,4 Volt) überschreitet, beginnt das Signal am comp-Knoten 72 einen niedrigen, am Anfang langsamen, Übergang. Lediglich bei einer signifikanten Übersteuerung erhöht sich die Anstiegsrate des Signals am comp-Knoten 72, an welchem Punkt sie durch den TDC abgetastet wird. Die Pulsweise des Signals am ing-Knoten 68 hängt von drei Dingen ab, von dem ursprünglichen Abtastwert des Signals am ing-Knoten 68 (gemeinsamer Knoten der Abtastung/Flanke C), von der Flankenanstiegszeit (eingestellt durch Vdd_analog, Kondensatorverhältnisse, Drehoszillatorperiode) und vom Schwellenwert des NFET (M₂ 54). Alles oben Erwähnte, mit Ausnahme des ersten, ist durch eine Konstruktion festgelegt, so dass die Pulsdauer lediglich in erster Ordnung von der während einer Abtastzeit abgetasteten Eingangsspannung abhängt. Höhere Eingangsspannungen resultieren in kürzeren Pulsweiten (da die Flanke eine kürzere Entfernung zurücklegen muss, um die Schwelle zu erreichen). Niedrige Eingangsspannungen werden in längere Pulsweiten übertragen. Das Signal am comp-Knoten 72 wird an den TDC unter Verwendung eines Kabels mit geringer Kapazität weitergeleitet, wie in 4A und 4B gezeigt.
Der Abtastende NFET sollte eine gewisse Eingangskapazität aufgrund seiner Oxidkapazität haben. Es gibt auch einen signifikanten Miller-Kapazitätseffekt (Rückkopplung) zwischen der Drain zum Gate, und dieser beeinflusst den Komparator 72, wenn er schaltet. Der Flankenstrom wird aufgrund einer kapazitiven Rückkopplung des Signals am comp-Knoten 72 verringert, der (das Signal am ing-Knoten 68) an das Gate rückkoppelt. Dies verringert die Anstiegsrate am Gate des NFET. Dieser Effekt ist nicht bedenklich; er fügt einfach eine feste Verzögerung zur Verzögerung des Komparators hinzu, beeinflusst aber eine Linearität nicht, da er unabhängig vom Anfangspunkt der Flanke ist. Das gleiche Anstiegsrückkopplungsereignis am comp-Knoten findet bei jedem Umsetzzyklus derart statt, dass es mittels Selbsttrimmung entfernt werden kann.
3B zeigt, wie die Kondensatoranordnung 58 eine lineare Flanke mit vier sequentiellen Phasenabgriffen aus einem Drehtakt erzeugt, der als der mehrphasige Oszillator verwendet wird. Wie oben beschrieben, ist jeder Kondensator der Anordnung mit einer der Phasen des Drehoszillators verbunden. Wenn der ansteigende Teil jedes Phasensignals aus dem Takt erscheint, wird eine kleine Stufe hinsichtlich einer Kapazität am gemeinsamen Knoten 70 der Kondensatoranordnung erzeugt, und zwar aufgrund der Wirkung eines Spannungsteilers, der durch den Anordnungskondensator und die Kapazität am gemeinsamen Knoten gebildet wird, auf das Phasensignal. Die Flanke wird somit aus den sukzessiven Spannungsstufen gebildet und weist geringfügige Mengen von Amplituden modulations-(AM-)Rauschen auf. Die Abgriffsanzahl des Drehoszillators, die benötigt wird, um eine glatte Flanke zu erzeugen, ist im Allgemeinen nicht sehr groß. Sobald die Abgriffe (zeitlich) enger beabstandet sind als die Anstiegs-/Abfallszeit des Drehtakts, laufen die Ränder ineinander und die Flanke erscheint glatt. Bei einer vorgegebenen, gewissen Flankenrate ΔV/ΔT am gemeinsamen Knoten ist der durchschnittliche Flankenstrom I = CΔV/ΔT, wobei ΔT einen halben Zyklus des Oszillators darstellt.
Die gezeigte Schaltung erzeugt eine Doppelflanke beim gleichen Arbeitszyklus. Mit diesem Aufbau bzw. mit dieser Einstellung erscheinen alle Abgriffe bei einem Punkt im Zyklus bei dem Taktpotential +Ve, und exakt einen 1/2 Zyklus später sind alle Abgriffe bei ihrem Potential von –Ve. Zu diesen beiden Zeitpunkten im Oszillationszyklus könnte der Kondensator als nicht verteilt angesehen werden, d. h. als ein großer Kondensator, der aus allen Abgriffskondensatoren in paralleler Form zum Zwecke einer Berechnung der Schwingung von Spitze zu Spitze bei dem gemeinsamen Punkt besteht. Zu Zeiten dazwischen gehen die Abgriffe einer nach dem anderen über und rufen eine Stufe in der Steigung entweder nach oben oder nach unten hervor.
Falls die Kondensatoren in der Anordnung 58 anstatt dessen an Signale gekoppelt sind, die von Zustandsmaschinen bereitgestellt werden, dann wird die Beschränkung der gleichen Arbeitszyklen überwunden und Flanken mit beliebigen Anstiegs-/Abfallszeiten können synthetisiert werden, selbst mit Perioden, die größer als ein Drehtaktzyklus sind.
Die gezeigte, schnellere Anstiegsrate (rechte Seite der Wellenform) ist für die Mehrfach-Drehversionen der vorliegenden Erfindung erforderlich, wobei ein Vorteil aus dem im Wesentlichen konstanten Strom gezogen wird, den die Schaltung an einem Knoten mit niedriger Impedanz zeigt, wie es in der Schaltung der 9 der Fall ist, die nachfolgend erläutert wird.
Es ist auch möglich, die Flankenrate unter Verwendung torgesteuerter Takte des mehrphasigen Oszillators oder von einer Zustandsmaschine zu ändern. Eine schnellere Flanke entspricht einem höheren Flankenstrom.
Wie zuvor erwähnt, ist eine digital gesteuerte Stromquelle eine Alternative zu der Kondensatoranordnungs-Stromquelle. Bei dieser Alternative werden eine variable Stromquelle oder eine Vielzahl von Stromquellen digital gesteuert, um den Strom bereitzustellen, damit die Flanke erzeugt werden kann. Bei einigen Ausführungsformen ermöglicht dies eine erhöhte Kontrolle über die Linearität der Flanke. Bei einer Version ist die digital gesteuerte Stromquelle binär gewichtet, wobei die wählbaren Ausgänge ein Verhältnis aufweisen, dass einen Faktor von Zwei darstellt. Bei einer anderen Version wird ein Thermometer-Code zum Einstellen der Größe der Stromquelle verwendet.
Die in 3A gezeigte Schaltung funktioniert wie folgt. Wenn das A0-Phasensignal 62a vom mehrphasigen Oszillator vorliegt, öffnet der Transistor M1 52, um den ing-Knoten 68 dazu zu veranlassen, das analoge Eingangssignal 66 zu verfolgen. Am Ende der ersten Phase von 180 Grad (das Ende des Abtastintervalls) schaltet das A0-Signal 62a ab und der ing-Knoten 68 hält nun das abgetastete Signal. Das Umsetzungsintervall folgt, während welchem der lineare Sägezahngenerator 58 eine Flanke aus den Phasensignalen des mehrphasigen Oszillators während der zweiten Phase von 180 Grad erzeugt. Bis zu einem gewissen Zeitpunkt während des Anstiegs des linearen Flankensignals, welches bei der an dem ing-Knoten 68 am Ende des Abtastintervalls verbliebenen Spannung startet, schaltet sich der Komparatortransistor M2 54 ein, da die Flanke die Schwelle des Transistors 54 überschreitet. Dies veranlasst die Drain des Transistors M2 54 auf Masse abzufallen. Gleichzeitig tasten die Durchgangtransistoren M_A0–M_AN 56 während des Umsetzintervalls die Drainspannung des Transistors M2 54 ab. Jede Abtastung erfolgt zu einer der Phasenzeiten während der zweiten 180 Grad (was den Enden der Phasen entspricht, die während den ersten 180 Grad auftreten, wie in der Figur gezeigt). Zum Beginn des Umsetzintervalls ist die Drainspannung des Transistors M2 54 hoch und der abgetastete Zustand ist hoch. Am Ende des Umsetzintervalls ist die Drainspannung des M2 54 niedrig, und der abgetastete Zustand ist niedrig. Zwischen diesen beiden Punkten schaltet der Transistor M2 54 und die Drainspannung fällt (mit einer gewissen Geschwindigkeit) von einer hohen Spannung auf eine tiefen Spannung. Da die Drainspannung fällt, werden Abtastwerte der fallenden Spannung durch die abtastenden Transistoren abgetastet. Das Ergebnis aller dieser Abtastwerte, die von den abtastenden Transistoren M_A0–M_AN 56 genommen werden, ist ein digitaler Code am Ausgang der Puffer B₁–B_N 60. Der digitale Code ist ein Thermometer-Code, wie z. B. „1111100000”, was anzeigt, dass der Übergang des Komparators während des Umsetzintervalls stattgefunden hat. Dieser Code kann nachfolgend in eine binäre Zahl umgesetzt werden. Die Genauigkeit des digitalen Codes hängt schließlich von der Genauigkeit und Stabilität des mehrphasigen Takts ab. Ein Dreh-Wanderwellen-Oszillator ist idealerweise für diese Aufgabe geeignet, und zwar aufgrund seiner inhärenten Genauigkeit und Stabilität. Bei der in 3A gezeigten Ausführungsform ist das Gate des Abtastungstransistors 52 direkt mit einer Phase des Dreh-Wanderwellen-Oszillators verbunden, so dass das Abtastfenster das geringe Phasenrauschen und geringe Zeitschwankungseigenschaften des Drehoszillators aufweist.
4A und 4B zeigen eine komplexere Implementierung 80 eines ADU gemäß einer Ausführungsform der vorliegenden Erfindung. Eine Anzahl von zusätzlichen Merkmalen ist vorhanden. Erstens ist ein optionaler Schwächungs- und Anpassschaltkreis 82 mit dem Kanal des Abtasttransistors 84 verbunden. Zweitens ist ein Versatz-DAC 86 und ein Skalierungs-DAC 88 zusammen mit zugehörigen Schaltungen vorhanden. Drittens weist der Komparator 90 drei Transistoren, M2 92, M3 94 und M4 96 anstatt einem auf. Viertens wird dem ing-Knoten 100 ein ladungsspeichernder Transistor M5 98 hinzugefügt. Fünftens wird ein Satz 102 aus Vorladetransistoren hinzugefügt, und zwar einer für jeden der Zeitabtastungstransistoren M_A0–M_AN 104. Sechstens wird dem vorhandenen Satz von Puffern ein Satz von Puffern und Durchgangstransistoren 106 hinzugefügt, um den digitalen Code zeitverschachtelt auszuführen. Schließlich wird zu Testzwecken eine Anzahl von Schaltern (d. h. 108, 110) hinzugefügt.
VERSATZ-DAC-SCHALTUNG
Die Versatz-DAC-Schaltung 86 weist in 4A einen Versatz-DAC, der nachfolgend detaillierter beschrieben wird, und eine Anzahl von Puffervorrichtungen auf, von denen jede mit einem Versatz-DAC-Ausgang und dem ing-Knoten 100 mittels Kopplungskondensatoren verbunden ist. Vorzugsweise sind die Kopplungskondensatoren binär gewichtet. Diese Kopplungskondensatoren werden geschaltet, genau nachdem die Abtastzeit vorüber ist und bevor die lineare Flanke beginnt. Durch Einstellen der Puffer, dass sie entweder eine „Eins” oder „Null” ansteuern, kann die die startende Spannung für die Flanke nach oben oder unten getrimmt werden. Das Ziel ist es, die Startspannung derart zu trimmen, dass der digitale Code Null ist, wenn ihr Eingang bei 0 Volt liegt. Die Auflösung des Versatz-DAC ist derart, dass das kleinste Inkrement der Versatzanpassung viel kleiner als das niederwertigste Bit („least significant bit”, LSB) der Antwort des ADU ist, um sicherzustellen, dass die Leistung des ADU nicht durch diese Kalibrierung gefährdet ist.
SKALIERUNGS-DAC-SCHALTUNG
Die Skalierungs-DAC-Schaltung 88 der 4A weist einen Skalierungs-DAC, der nachfolgend detaillierter beschrieben wird, und eine Anzahl von Puffervorrichtungen auf, von denen jede mit einem Skalierungs-DAC-Ausgang und mit dem ing-Knoten 100 mittels Koppelkondensatoren verbunden ist. Vorzugsweise sind die Koppelkondensatoren binär gewichtet. Die Skalierungs-DAC-Schaltung 88 schaltet entweder eine zusätzliche Kapazität auf den ing-Knoten 100 oder entfernt eine Kapazität vom Knoten, um die Gesamtkapazität am ing-Knoten 100 anzupassen. Dies resultiert in einer Änderung der Flankenrate des linearen Sägezahngenerators. Bei einer Alternative kann die Verbindung der Kapazität mit dem ing-Knoten 100 derart zeitlich abgestimmt werden, dass während der Flankenzeit eine Kapazität mit dem ing-Knoten verbunden ist oder nicht, womit mittlere Reichweitenkorrekturen möglich sind.
EINGANGSSCHWÄCHUNGSGLIED
Das Eingangsschwächungsglied 82 der 4A weist ein Paar von Widerständen rterm1 und rterm2 auf, die als Spannungsteiler angeordnet sind, so dass das analoge Eingangssignal auf einen Bruchteil seines Eingangswerts verringert wird. Falls das Widerstandsverhältnis 2:1 ist, wird das analoge Eingangssignal dann um einen Faktor von Zwei verringert. Das Eingangsschwächungsglied hat den Zweck eines Anpassens der Source-Impedanz des analogen Signals, die üblicherweise 50 Ohm beträgt. Es verringert die Schwingung des Eingangssignals am Abtasttransistor M1 84, so dass ein einziger Transistor verwendet werden kann, um die Abtastfunktion mit guter Linearität durchzuführen. Des Weiteren lässt es das analoge Eingangssignal eine Eingangsschwingung von ±0,50 Volt haben, so dass die Spannungsschwingung am Kanal des Abtasttransistors M1 84 ±0,25 Volt beträgt. Dies erlaubt die Verwendung einer einzigen Versorgungsspannung und eliminiert die Gefahr einer Verriegelung bzw. einer Sperre. Das Schwächungsglied 82 verringert auch die Impedanz am Abtasttransistor M1 84 auf 18,75 Ohm (18,75 entspricht 25∥75) (für ein 2:1-Schwächungsglied), um eine höhere Abtastbandbreite bereitzustellen und um eine schwerere ESD-Kapazität zu ermöglichen. Der Eingangsserienwiderstand sollte vor dem ESD-Schutz am gemeinsamen Punkt des Schwächungsglieds 82 positioniert sein, was den Eingang zumindest –1,0 Volt schwingen lässt, bevor ein Klemmen auftritt. Schließlich schwächt das Eingangsschwächungsglied 82 ein Rauschen, welches im Erdungswiderstand an das analoge Eingangssignal zurückfließt.
Die Eingangsimpedanz ist ein wichtiger Parameter, da sie die Genauigkeit des Umsetzers beeinflusst.
Insbesondere wird die Eingangszeitkonstante RC durch die Anzahl von für den Umsetzer gewünschten Ausgangsbits, das Abtastintervall und ein Rauschen bestimmt, wie z. B. thermales Rauschen. Es sei z. B. angenommen, dass man einen 8-Bit-Umsetzer für eine Eingangsspannung von 0,5 Volt haben will. Als erstes wird die Eingangskapazität C durch die Anzahl von Umsetz-Bits und ein thermales Rauschen (Spannung) festgesetzt, die auf dem Verhältnis V_Rauschen = √kT/C basiert. Dies bedeutet, dass das niederwertigste Bit (LSB) eines 8-Bit-Umsetzers ungefähr 2 mVolt repräsentiert. Um zwei 2 mVolt als LSB aufzulösen, ist es wünschenswert, dass das thermale Rauschen von Spitze zu Spitze ungefähr 1/4 des LSB beträgt, was 500 uV p-p oder 80 uV rms beträgt. Dies fixiert die Eingangskapazität bei ungefähr 0,65 pF. Der Eingangswiderstand ist durch die Anzahl von Bits und das Abtastintervall festgelegt. Das Abtastintervall sollte ungefähr n·RC sein, wobei n die Anzahl von Bits des Umsetzers ist. Falls das Abtastintervall ungefähr 256 pS ist und 8 Bits umgesetzt werden, ist R deshalb nicht größer als ungefähr 256/8C = 50 Ohm festzusetzen. Ein Eingangswiderstand, der geringer als 50 Ohm ist, stellt sicher, dass das Signal genau während des Abtastintervalls erfasst wird. Für eine AC-Leistung muss die RC-Zeitkonstante des Abtasttransistors die Kapazität am ing-Knoten 100 in der 4A niedrig genug sein, um sich bei weniger als einem LSB im Abtastintervall festzusetzen. Die Grenzfrequenz dieses RC muss auch groß genug sein, um der erforderlichen ADU-Bandbreite gerecht zu werden.
Beschränkungen des Umsetzintervalls sind ebenfalls vorhanden. Eine dieser Beschränkungen ist ein Phasenrauschen. Zeitschwankungen von z. B. 100 fS am comp-Knoten 112 der 4A gleichen ungefähr Zeitschwankungen von 1 pS von Spitze zu Spitze, d. h. ein 8-Bit-Umsetzer benötigt ungefähr 256 pS einer Umsetzzeit, um das Rauschen mit 1 pS pro LSB komfortabel zu überschreiten.
Ein Beschränken der Eingangsspannungsreichweite des ADU macht es möglich, eine einzelne NFET-Abtast-/Haltetransistorstufe zu verwenden. Niedrige Spannungen, die um ungefähr 0 V Gleichspannung zentriert sind, funktionieren für einen NMOS-Schalter in einem Masseprozess gut.
KOMPARATOR
Die Komparatorschaltung 90 weist bei der Ausführungsform der 4A und 4B drei Transistoren M2, M3 und M4 auf. Der Transistor M3 94 wird zum Vorladen des Drain-Knotens des Transistors M2 verwendet (der Transistor 92 wirkt als Komparator). Dies kann man tun, da der Komparator 92 während des Abtastintervalls nicht leitet (seine Schwellenspannung ist größer als die geschwächte Eingangssignalreichweite). Der Transistor M4 96 wird verwendet, um den Komparator 92 zu Beginn des Umsetzintervalls freizugeben. Es ist festzustellen, dass der Transistor M2 92 eine gewisse Eingangskapazität aufgrund seiner Oxidkapazität hat, und es gibt einen signifikanten Miller-Kapazitätseffekt (Rückkopplung) von der Drain zum Gate. Dies beeinflusst den Komparator, wenn er schaltet, was den Flankenstrom verringert. Diese Wirkung ist jedoch nicht gefährlich, da sie dem Komparator lediglich eine feste Verzögerung hinzufügt, ohne eine Linearität zu beeinflussen. Im Wesentlichen ist die Wirkung von der Anfangsspannung der Flanke unabhängig und erfolgt bei jedem Umsetzzyklus, so dass der Effekt durch eine Schaltungskalibrierung entfernt werden kann.
LADUNGSZWISCHENSPEICHERTRANSISTOR
In der 4A wird ein Transistor M5 98 zum Wiederherstellen des ing-Knotens 100 auf 0 Volt vor einem Erfassungsintervall verwendet. Dies verhindert, dass der Abtasttransistor M1 84 eine neu abgetastete Spannung am ing-Knoten 100 gegen eine große Spannung am ing-Knoten 100 eines vorhergehenden Zyklus ansteuern muss. Dies ist auch zum Implementieren einer aktiven Eingangsimpedanz von Vorteil, was nachfolgend beschrieben wird.
ZEIT-DIGITAL-UMSETZER
4B zeigt eine Ausführungsform des Zeit-Digital-Umsetzer(„time-to-digital converter”, TDC)-Teils der Schaltung. Zusätzlich zu den Zeitabtasttransistoren M_A0–M_AN 104 sind ein Satz von Vorladetransistoren 102, einer für jeden der Abtasttransistoren, und ein Satz von zeitverschachtelten Puffern 106 vorhanden. Jeder der Vorladetransistoren 102 weist einen zwischen der Versorgungsspannung und dem Ausgang von einem der Abtasttransistoren 104 verbundenen Kanal auf. Die Gate-Elektroden von allen Vorladetransistoren 102 sind mit dem Abtastsignal verbunden, welches das Gate des Abtasttransistors M1 derart ansteuert, dass die Ausgangsknoten der Zeitabtasttransistoren 104 cmpbit0–N während des Abtastintervalls auf die Versorgungsspannung vorgeladen werden. Während des Umsetzintervalls wird der Ausgang des Komparators 90 durch jede der Phasen A0–AN des mehrphasigen Oszillators zeitlich abgetastet. Falls der Ausgang des Komparators 90 zur Zeit der Zeitabtastung hoch ist, dann bleibt der vorgeladene Ausgang des Zeitabtasttransistors (in 104) hoch, und das Hoch wird in den Puffer 60 eingegeben. Falls der Ausgang des Komparators zur Zeit der Zeitabtastung niedrig ist, wird der vorgeladene Ausgang nach unten gezogen und das Tief wird in den Puffer 60 eingegeben. Da der Ausgang des Komparators abfällt, tasten die Zeitabtastungstransistoren den Komparatorausgang ab und einige der Abtasttransistoren erfassen ein hohes Signal und einige der Abtasttransistoren erfassen ein tiefes Signal, abhängig von der Schwelle der Puffer 60. Der präzise Punkt, bei dem der Komparatorausgang einen Zustand wechselt, wird abwärts zur nächsten Phase des mehrphasigen Takts aufgelöst. Der Code, der durch einen Zeitabtastprozess erhalten wird, wird dann in einen zweiten Satz von Puffern 106 über Durchgangtransistoren QA0–QAN (in 106) getaktet und vorteilhafterweise in einem Latch zur weiteren Bearbeitung gespeichert.
Falls eine über die aus dem mehrphasigen Takt erhältliche hinaus gehende Genauigkeit gewünscht ist, kann ein Satz von Flash-ADU in einer zweiten Umsetzstufe verwendet werden. Die Spannung, die von jedem der Zeitabtasttransistoren erfasst wird, ist eine Quelle von zusätzlichen Daten, aus der eine zusätzliche Genauigkeit erhalten werden kann. Kleine ADUs, z. B. 2-Bit-Umsetzer, die mit dem Ausgang von jedem Zeitabtasttransistor verbunden sind, werden verwendet, um die zusätzlichen Genauigkeitsbits zu extrahieren. Diese zusätzlichen Bits werden mit jenen des Thermometer-Codes für eine zusätzliche Auflösung kombiniert, und zwar zur präzisen Zeit, bei der ein Übergang des comp-Signals stattfindet. Während dies eine Anzahl von ADUs erfordert, kann die Extraleistung minimal sein, da lediglich ein ADU basierend auf dem Thermometer-Code-Bit auf jeder Seite des Übergangs freigegeben ist.
WELLENFORMEN FÜR TDC
4B zeigt die Wellenformen 120 für den Zeit-Digital-Umsetzvorgang. Signale A0–A10 122 werden vom mehrphasigen Takt genommen, vorzugsweise einem Dreh-Wanderwellen-Oszillator. Beim abfallenden Übergang von jedem dieser Signale wird eine Zeitabtastausgabe des Komparators 112 abgenommen. In der Figur sind cmpbit0...3 124 alle hoch, da die Abtastsignale A0–A3 ausgeschaltet wurden, bevor der Übergang des Komparatorausgangs cmpbit4–7 126 den Übergang des Komparatorausgangs abtastet, und zwar mit einigen hoch und einigen tief, in Abhängigkeit von der zeitlichen Abstimmung der Abtastsignale A4–A7 und dem Schwellenwert des Puffers, und die cmpbit8...10 128 sind alle tief, da die Abtastsignale A8–A10 nach dem Übergang des Komparatorausgangs abgeschaltet wurden. Wie oben erläutert ist der Ausgang der Puffer ein digitaler Thermometer-Code, cmpbit0–10, der ”11111100000” in der Figur gleicht.
4C zeigt ein schematisches Schaltungsdiagramm einer Komparatorvorrichtung 130 geringer Leistung. Die Komparatorvorrichtung 130 weist eine gepulste Stromversorgungsschaltung 132 und eine Komparatorschaltung 134 auf. Die Komparatorvorrichtung 130 zeigt einen geringen Energieverbrauch, da sie Energie lediglich verbraucht, wenn sie während sehr kurzen, gepulsten Intervallen benötigt wird, die durch die gepulste Stromversorgungsschaltung 132 gesteuert werden.
Die Komparatorschaltung 134 weist ein differentielles Paar 136 mit den zwei Transistoren 166, 176, die über einen gemeinsamen Knoten 174 verbunden sind und die zum Vergleichen eines ersten Eingangssignals, das mit SIGNAL_1 bezeichnet ist, mit einem zweiten Eingangssignal, das mit SIGNAL_2 bezeichnet ist, betrieblich sind; eine Lastschaltung 138, die zwischen die Ausgänge des differentiellen Paars und eine erste Spannungsversorgung gekoppelt ist; und eine Vorspannungsschaltung 142 auf, die zwischen dem gemeinsamen Knoten 174 des differentiellen Paars und eine zweite Spannungsversorgung 144 gekoppelt ist. Die differentielle Komparatorschaltung 134 vergleicht SIGNAL_1 mit SIGNAL_2 und liefert ein Ausgangssignal über Ausgangsanschlüsse, die mit V_OUT1 und V_OUT2 bezeichnet sind. Optional kann das Ausgangssignal an ein Latch (nicht gezeigt) geliefert werden, um die Ergebnisse des Vergleichs zu speichern.
Die gepulste Stromversorgungsschaltung 132 weist einen Dreh-Wanderwellen-Oszillator 152, der ein Taktsignal mit einer gesteuerten Randrate („edge rate”) erzeugt, und einen Kondensator 154 mit einem ersten Anschluss 156 zum Empfangen des Taktsignals und mit einem zweiten Anschluss 158 auf, der mit dem gemeinsamen Knoten 174 der Komparatorschaltung 134 verbunden ist. Der Kondensator 154 koppelt einen Impuls an die Komparatorschaltung 134. Wie nachfolgend erläutert, liefert der Impuls nur dann eine Leistung an die Komparatorschaltung, wenn sie benötigt wird. Der gemeinsame Knoten 174 weist eine sehr geringe Impedanz auf, so dass der Ausgang des Drehtakts eine reale Kapazität mit einem sehr geringen Widerstand gegenüber Masse ”sieht”. Diese geringe Impedanz am gemeinsamen Knoten ermöglicht eine bessere Kontrolle der gepulsten Stromquelle.
Das differentielle Paar 136 weist einen ersten bipolaren Transistor 166, der mit Q1 bezeichnet wird, mit einer Basis 168 zum Empfangen des SIGNAL_1, mit einem Kollektor 170, der mit dem ersten Ausgangsknoten 171 verbunden ist, der mit V_OUT1 bezeichnet ist, und mit einem Emitter 172, der mit dem gemeinsamen Knoten 174 verbunden ist; einen zweiten bipolaren Transistor 176, der mit Q2 bezeichnet wird, mit einer Basis 178 zum Empfangen des SIGNAL_2, mit einem Kollektor 180, der mit dem zweiten Ausgangsknoten 181 verbunden ist, der mit V_{OUT_2} bezeichnet wird, und mit einem Emitter 182 auf, der mit dem gemeinsamen Knoten 174 verbunden ist. Eine ähnliche Schaltung kann mit CMOS konstruiert werden.
Die Lastschaltung 138 weist einen ersten Widerstand 188, der zwischen der ersten Spannungsquelle 140 und dem ersten Ausgangsknoten 171 gekoppelt ist, und einen zweiten Widerstand 190 auf, der zwischen der ersten Spannungsquelle 140 und dem zweiten Ausgangsknoten 181 gekoppelt ist. Bei einer alternativen Ausführungsform werden die Widerstände 188 und 190 mit Metalloxid-Halbleiter-(MOS-)Lasten ersetzt.
Die Vorspannungsschaltung 142 weist einen dritten bipolaren Transistor 200, der mit Q3 bezeichnet wird, mit einer Basis 202, die mit dem gemeinsamen Knoten 144 verbunden ist, mit einem Kollektor 204, der mit der Basis 202 verbunden ist, und mit einem Emitter 206, der mit der zweiten Spannungsversorgung 144 verbunden ist; und eine Stromquelle 203 auf, die mit der Basis 202 des Transistors Q3 verbunden ist. In der veranschaulichten Ausführungsform ist die zweite Spannungsversorgung 144 auf Masse eingestellt. Bei anderen Ausführungsformen kann die zweite Spannungsversorgung jedoch auf ein beliebiges, geeignetes Spannungsniveau eingestellt werden. Anstatt eines bipolaren Transistors Q3 kann ein MOS-Transistor verwendet werden.
Teilweise basierend auf der Schaltung der 4C veranschaulicht die 4D einen alternativen Zeit-Digital-Umsetzer 210 und eine zugehörige Wellenform 212. In der Figur gibt es vier Zeitintervalle T1, T2, T3 und T4 (gezeigt in 212), während denen der TDC arbeitet. Der TDC weist in dieser Ausführungsform einen Komparator 214 (der ähnlich zum oben beschriebenen Komparator ist) und eine erste Vorladeschaltung 216, einen ersten Verstärker 218, eine zweite Vorladeschaltung 220, eine Transferschaltung 222 und einen zweiten Verstärker 224 auf. Der Komparator 214 weist den nclmttod-Transistor 226 und den npmpttod-Transistor 228 (die als Transistoren eines differentiellen Paars wirken), zwei Vorspannungen 230, 232 (die erste liegt innerhalb eines Bereichs von 0 bis 0,35 Volt, und die zweite beträgt üblicherweise 0,5 Volt) und einen Taktabgriffskondensator 234 auf. Die erste Vorladeschaltung 216 weist ein Paar von PMOS-Transistoren 236, 238 auf, deren Kanäle in Reihe verbunden sind und deren Gate-Elektroden mit den p90- und p180-Taktsignalen verbunden sind. Der gezeigte Verstärker 218 ist ein normaler CMOS-Inverter. Die zweite Vorladeschaltung 220 ist ein Paar von PMOS-Transistoren 240, 242, deren Kanäle parallel verbunden sind und deren Gate-Elektroden mit den p180- und p270-Taktsignalen verbunden sind, und ein NMOS-Transistor 244, der zum Empfangen des Ausgangs des Verstärkers verbunden ist. Die Transferschaltung 222 weist ein Paar von NMOS 246 und PMOS-Transistoren 248 auf, die als Durchgangsgatter angeordnet sind und die mit den p90-, p180-, p0- und p270-Taktsignalen getaktet werden. Der gezeigte Ausgangsverstärker 224 ist ein normaler CMOS-Inverter.
Diese Ausführungsform 210 des TTOD ist betrieblich, um den Übergang des comp-Signals 250 basierend auf dem Auftreten des abfallenden Rands des Taktsignals p0 (welches den Anfang T3_s darstellt) des T3-Intervalls aufzulösen. Im Intervall T1 ist die erste Vorladeschaltung 216 betrieblich, um den comp-Knoten 252 vorzuladen. Im Intervall T2 ist die zweite Vorladeschaltung 220 betrieblich, um den cmpx-Knoten 254 vorzuladen. Zu Beginn des Intervalls T3 tritt ein Rand des p0-Signals des Takts in Erscheinung. Dieser Rand wird über den Taktabgriffskondensator 234 an den cnode 256 des Komparators 214 gekoppelt. Falls der Rand auftritt, wenn das comp-Signal 250 (um ein Vgs) höher als die erste Vorspannung 230 ist, so wirkt sich dies nicht auf den cmp-Knoten 252 aus, da Strom aus der ersten Vorspannung 230 zum cnode 256 gezogen wird. Falls der Rand auftritt, wenn das comp-Signal 250 tief ist, dann wird der Strom vom cmp-Knoten 252 zum cnode 256 gezogen, wodurch der cmp-Knoten 252 entladen wird. Dies veranlasst das Signal des cmp-Knotens 252 in einen tiefen Zustand überzugehen, der mit dem ersten Verstärker 218 verstärkt (und invertiert) wird und an die zweite Vorladeschaltung 220 weitergeleitet wird. Das nun hohe Logikniveau entlädt den vorgeladenen cmpx-Knoten 254 (sehr schnell) auf ein logisches Tief, und im nächsten T1-Intervall wird dieses logische Niveau (auf eine zeitverschachtelte Weise) an den zweiten Verstärker 224 geleitet, und zwar über die Transferschaltung 222. Falls der Rand auftritt, wenn das comp-Signal 250 von einem Hoch in ein Tief übergeht, arbeiten der Komparator 214, die erste Vorladeschaltung 216 und der erste Verstärker 218 daran, das Signal am cmp-Knoten 252 in einem logischen Zustand aufzulösen. Das Ergebnis hängt davon ab, wie weit der cmp-Knoten 252 von seinem vorgeladenen Zustand und dem Schwellenwert des ersten Verstärkers 218 abgefallen ist. Aufgrund der Verwendung der Vorladeschaltungen verbraucht die Schaltung nur wenig Energie, ist aber sehr schnell im Auflösen des Zustands des comp-Signals 250 am Rand des Taktsignals p0.
4E zeigt eine Implementierung 260 eines Teils des ADU, der eine signalabhängige Aperturänderung verringert, und zwar in Übereinstimmung mit der vorliegenden Erfindung. Insbesondere wird dem Steuergate des Abtasttransistors M1 262 eine Schaltung hinzugefügt. Das mehrphasige Taktsignal B0 wird anstatt des A0-Signals als Apertursignal verwendet, da das Signal durch die Transistoren M10 und M13 invertiert wird. Der Transistor M11 266 wird verwendet, um eine Sourcefolgerklemme 264 einzustellen, und der Transistor M12 268 gibt den Betrieb der Klemme 264 frei, wenn das Signal A11 vorliegt. Das Signal A11 weist eine leicht frühere Phase im Vergleich zum Signal B0 auf. Im Betrieb funktioniert die Klemme 264 derart, dass sie die Gate-Source-Spannung des Transistors 1 262 steuert, was während des ansteigenden Übergangs des Taktsignals B0 kritisch ist. Wenn das Freigabesignal (kurz vor den Beginn von B0) eingeschaltet ist und B0 ansteigt, steuert die Sourcefolgerklemme 264 die Vgs-Spannung des M11 266 durch Abgreifen eines Teils der Eingangsspannung am Eingangsschwächungsglied 270 für das Gate des Transistors M11 266. Der Abgriff wird auf einen Punkt eingestellt, der ausreicht, um die weniger als einheitliche Verstärkung des Sourcefolgers M11 266 zu überwinden. Das Ergebnis ist, dass die Gate-Spannung von M11 266 dem Eingangssignal während dem Abtastintervall folgt, jedoch bei einer Spannung, die höher als die Eingangsspannung vin beim Abtasttransistor ist. Falls die Eingangsspannung bei vin50 272 z. B. ±0,5 Volt von Spitze zu Spitze (p-p) beträgt, dann ist die Eingangsspannung vin 274 am Abtasttransistor ungefähr ±0,25 Volt p-p (vorausgesetzt, ein 2:1-Schwächungsglied wird verwendet) und die Gate-Spannung am pgdrsf-Transistor 266 beträgt ±0,40 Volt p-p (die Widerstände rterm1A und rterm1B sind vorhanden, wie gezeigt). Dies bedeutet, dass die Gate-Spannung des M11 266 einen Bereich von ungefähr 1,1 bis 1,6 Volt p-p hat, was wesentlich höher als die Eingangsspannung vin beim Abtasttransistor ist, so dass eine wesentliche Gate-Steuerung für den Abtasttransistor 262 sichergestellt ist. Dies steuert nicht nur die signalabhängige Aperturänderung, sondern es steuert auch eine Ladungseinspeisung, die vom Gate des M1 262 zurück zum Eingangssignal auftreten kann. Es wird erwartet, dass die Aperturzeitschwankung bei der Verwendung eines Drehtakts gering ist. Diagramme eines integrierten Phasenrauschens von Drehtakten mit selbst geringer Leistung von 15 mW zeigen eine geringe mittlere Zeitschwankung von weniger als ungefähr 75 fS, ohne Puffer zu benötigen.
4F zeigt eine Schaltung 280 zum Abtasten der Anstiegsrate des umzusetzenden Eingangssignals. Die Anstiegsrate des Eingangssignals hat eine Wirkung auf das Abtastfenster. Falls die Gate-Spannung an der Abtastvorrichtung abgeschaltet wird und das Eingangssignal positiv läuft, wird die Abschaltzeit des NFET-Abtasters verringert. Falls das Eingangssignal jedoch negativ läuft, erhöht sich die Abschaltzeit des NFET-Abtasters, da sich sowohl das Gate als auch das Eingangssignal in die gleiche Richtung bewegen. Dies erzeugt eine Nichtlinearität in der Abtastschaltung, wobei eine von der Anstiegsrate des Eingangssignals (möglicherweise auch von seiner Richtung) abhängt. Die Schaltung in der Figur weist eine CR-Schaltung 282, die als Differenzierschaltung angeordnet ist, und eine Zusatzabtastschaltung 284 zum Abtasten des Ausgangs der CR-Schaltung 282 auf.
Der Widerstand der CR-Schaltung 282 wird aus einer Vielzahl von Widerständen gebildet, die jeweils zwischen einem Auswahltransistor (bei 286) und dem Eingangskondensator 288 verbunden sind. Jeder dieser Auswahltransistoren 286 ist zwischen Masse und dem jeweiligen Widerstand verbunden und weist ein Gate auf, welches mit einem digitalen Signal verbunden ist, um so eine Anpassung des Widerstands, und deshalb die Größe der erfassten Anstiegsrate, mittels eines DAC zuzulassen.
Die Zusatzabtastschaltung 284 weist einen Zusatzabtasttransistor 292, dessen Gate mit dem samp-Signal 290 verbunden ist (das auch den Hauptabtasttransistor betreibt), einen Zusatzhaltekondensator 294 und eine Auswahlschaltung mit Eingängen offset_inv und offset_true und einem Korrekturausgang auf, der mit dem ing-Knoten 296 verbunden ist. Die Auswahlschaltung weist erste, zweite und dritte Pull-Down-Transistoren 289, 300, 302 und erste und zweite Durchgangstransistoren 304, 306 auf. Der Kanal des Zusatzabtasttransistors 292 ist zwischen dem Ausgang der Differenzierschaltung 282 (der Verbindung von C und R der CR-Schaltung) und einem ersten Knoten eines Zusatzhaltekondensators 284 verbunden. Der Kanal des ersten Pull-Down-Transistors 298 ist zwischen Masse und dem zweiten Knoten des Zusatzhaltekondensators 294 verbunden. Das Gate des ersten Pull-Down-Transistors ist auch mit dem samp-Signal 290 verbunden. Der Kanal des zweiten Pull-Down-Transistors 300 ist zwischen Masse und dem ersten Knoten des Zusatzhaltekondensators 294 verbunden. Der Kanal des dritten Pull-Down-Transistors 302 ist zwischen Masse und dem zweiten Knoten des Zusatzhaltekondensators 294 verbunden. Der Kanal des ersten Durchgangstransistors 304 ist zwischen dem ersten Knoten des Zusatzhaltekondensators 294 und dem ing-Knoten 296 verbunden. Der Kanal des zweiten Durchgangstransistors 306 ist zwischen dem zweiten Knoten 294 des Zusatzhaltekondensators und dem ing-Knoten 296 verbunden. Die Gate-Elektroden des zweiten Durchgangstransistors 306 und des zweiten Pull-Down-Transistors 300 sind miteinander und mit einem Signal offset_inv verbunden. Die Gate-Elektroden des ersten Durchgangstransistors 304 und des dritten Pull-Down-Transistors 302 sind miteinander und mit einem Signal offset_true verbunden.
Die Schaltung arbeitet als passive Differenzierschaltung (282), die das Derivat des Eingangssignals zur gleichen Zeit abtastet, wenn sich der Hauptabtaster ausschaltet, wie nachfolgend erläutert wird. Wenn das Abtastsignal samp abgeschaltet wird, werden die Ergebnisse des Ausgangs der CR-Schaltung 282 abgetastet und im Zusatzhaltekondensator 294 gehalten, dessen zweiter Knoten während des Abtastintervalls durch den ersten Pull-Down-Transistor 298 geerdet wurde. Die Kalibrierungssteuerschaltung schaltet dann entweder offse_inv oder offset_true ein, um eine erforderlich Korrektur durchzuführen. Falls eine positive Korrektur erforderlich ist, dann wird offset_true eingeschaltet, was die Spannung am ersten Knoten des Zusatzhaltekondensators 284 an den ing-Knoten 296 koppeln lässt und was den zweiten Knoten des Zusatzhaltekondensators erdet. Falls eine negative Korrektur erforderlich ist, wird offset_inv eingeschaltet, was das Negative der Spannung am Zusatzhaltekondensator 294 an den ing-Knoten 296 koppelt, da der erste Knoten des Zusatzhaltekondensators 294 geerdet ist. Das an den ing-Knoten 296 gekoppelte Signal wird dann verwendet, um den Hauptabtastwert auf die Anstiegsrateneffekte zu korrigieren.
LASTUNGLEICHGEWICHTUNG EINES DREHOSZILLATORS
Bei der Verwendung eines Drehoszillators 310 als mehrphasiger Oszillator der vorliegenden Erfindung kann der Drehoszillator einen Abschnitt einer Übertragungsleitung aufweisen, der eine sehr verschiedene Geschwindigkeit zur Geschwindigkeit eines anderen Abschnitts der Übertragungsleitung aufweist. 5 zeigt einen Fall, in dem eine Hälfte (in der Figur die linke Hälfte) des Drehoszillators eine Geschwindigkeit aufweist, die zweimal so groß wie die Geschwindigkeit der anderen Hälfte (der rechten Hälfte) ist. Unter diesen Umständen wird der 180°-Phasenpunkt lediglich 25% bewegt, d. h. 45° vom 180°-Punkt, falls die Geschwindigkeit gleichmäßig wäre. Somit ist der Drehoszillator sehr immun gegenüber einer Lastungleichgewichtung.
ÜBERLEGUNGEN ZUM PHYSIKALISCHEN LAYOUT
6 zeigt ein Diagramm, das ein physikalisches Layout 320 einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Die ungefähre Entfernung jeder Abmessung beträgt ungefähr ein Millimeter. In der Figur sind zwei Drehtaktgeber, ein äußerer Drehtaktgeber 322 und ein innerer Drehtaktgeber 324, gezeigt. Der äußere Drehtaktgeber 322 ist eine Zweiphasenschleife, und der innere Taktgeber 324 ist eine Vierphasenschleife. Der äußere Drehtaktgeber 322 wird für ein digitales Takten verwendet und ist mittels eines PLL 326 auf einen Referenztakt 328 verriegelt, der am REF-CLK-IN-Pad bereitgestellt wird. Ein separater PLL 330, der vom Referenztakt angesteuert wird, wird verwendet, um die Phase des inneren Takts 324 einzustellen.
Die Kondensatoranordnung 332 ist in der Mitte des inneren Taktgebers 324 gezeigt, wobei die Kondensatoren die Vierphasentakte nahe den Mittelpunkten von jeder der Seiten der inneren Schleife 324 abgreifen. Der Abtasttransistor 334 und der Komparatortransistor 336 sind ebenfalls innerhalb des inneren Taktgebers positioniert. Der Abtasttransistor 334 ist mit einem Abgriff am vierphasigen inneren Taktgeber gezeigt, wobei der ing-Knoten mit einem gemeinsamen Knoten der Kondensatoranordnung 332, des Abtasttransistors 334 und des Komparatoreingangs 336 verbunden ist. Das Eingangsschwächungsglied 338 befindet sich außerhalb des äußeren Taktgebers 322 und ist zwischen einem Eingangs-Pad 340 und dem Abtasttransistor 334 verbunden. Die Abtasttransistoren 342 des Zeit-Digital-Umsetzers sind in vergrößerter Ansicht gezeigt und entlang jeder der Leiter des inneren Rings verbunden. Ein typischer Weg von Abtasttransistoren 342 verwendet eine Fläche von ungefähr 60 μm × 100 μm. Die Blöcke 344a–d zum binären Umsetzen des Thermometer-Codes befindet sich zwischen dem inneren Taktgeber 324 und dem äußeren Taktgeber 322 und sind um die Schleife verteilt. Auf jeder Seite und außerhalb der äußeren Schleife befindet sich ein SERDES-Block 346a–d, der den parallelen digitalen Code in einen seriellen Bit-Code umsetzt. Ausgänge und Ausgangspads 348a–d, 350a–d sind bei jedem SERDES-Block 346a–d vorgesehen, der mit den Phasen des äußeren Taktgebers 322 getaktet wird.
7A zeigt ein Diagramm, das die Selbstkalibrierungsschaltung 360 in einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Selbstkalibrierungsschaltung 360 basiert auf dem Konzept eines Implementierens des Abtasttransistors und des Komparators als multiple parallele Vorrichtungen. In der Figur sind der Abtasttransistor und der Komparator in drei Scheiben bzw. Fragmente unterteilt. Diese Anordnung erlaubt es, zwei der Fragmente für einen normalen Betrieb miteinander zu verbinden, während eines der Fragmente zum Kalibrieren von den anderen beiden getrennt ist. Jedes der Fragmente weist seine eigene Kondensatoranordnung auf, die mit dem Phasensignal des mehrphasigen Oszillators und mit seinem eigenen ing-Knoten verbunden ist.
Insbesondere weist das Fragment 0 einen Abtasttransistor M1a und einen Abtastkalibrierungstransistor N1a (362) auf, die mit dem ing0-Knoten 364 verbunden sind. Das Fragment 0 weist auch einen Kondensatoranordnung ARRY0 366 und Komparatortransistoren M2a, N2a und einen Komparatorkalibrierungstransistor T2a (alle bei 368) auf. Das Fragment 1 weist einen Abtasttransistor M1b, einen Abtastkalibrierungstransistor N1b (372), einen ing1-Knoten 374, eine Kondensatoranordnung ARRY1 376, Komparatortransistoren M2b, N2b und einen Komparatorkalibrierungstransistor T2b 378 auf. Das Fragment 2 weist einen Abtasttransistor M1c, einen Abtastkalibrierungstransistor N1c 382, einen ing2-Knoten 384, eine Kondensatoranordnung ARRY2 386, Komparatortransistoren M2c, N2c und einen Komparatorkalibrierungstransistor T2c 388 auf.
Jeder der Komparatorkalibrierungstransistoren ist mit dem calcomp-Knoten 390 verbunden, der einen Kalibrierungs-Zeit-Digital-Umsetzer („calibration time-to-digital converter”, CTDC) 392 ansteuert. Der CTDC 392 weist Kalibrierungsabtasttransistoren L1–L5, einen Satz von Puffern 394, wobei jeder mit einem der Kalibrierungsabtasttransistoren verbunden ist, einen Multiplexer 396, der durch ein neg/*pos-Signal 398 gesteuert wird, und einen Digitalumsetzblock für den Skalierungs-DAC 402 und den Versatz-DAC 404 auf. Jede digitale Umsetzblock 402, 404 weist einen Thermometer-Binär-Umsetzblock, ein digitales Filter und einen Block zum Vergleichen und Steuern auf. Optional kann der Multiplexer einen Mittelbereich-Kalibrierungsabschnitt („midspan calibration section”) 406 aufweisen.
Um die in 7A gezeigte Kalibrierungsschaltung zu steuern, werden verschiedene Kalibrierungssteuersignale benötigt. Diese Signale weisen die folgenden Signale auf: frag0_calsel, frag1_calsel und frag2_calsel, frag0_ansel, frag1_ansel und frag2_ansel, calpos, calmid und calneg, samp0, samp1 und samp2.
Jedes der Signale frag0_calsel, frag1_calsel und frag2_calsel wählt eines der Fragmente zum Kalibrieren aus, d. h. nimmt das ausgewählte Fragment aus dem normalen Schaltungsbetrieb und wendet über eine torgesteuerte Schaltung ein mehrphasiges Taktsignal auf den ausgewählten Kalibrierungsabtasttransistor N1a, N1b oder N1c an.
Jedes der Signale frag0_ansel, frag1_ansel und frag2_ansel wählt ein Fragment für einen normalen Schaltungsbetrieb. Somit wird z. B. dann, wenn frag0_calsel wahr ist, Fragment 0 zur Kalibrierung ausgewählt. Dies bedeutet, dass frag1_ansel und frag2_ansel wahr sind, um die restlichen Fragmente für einen normalen Schaltungsbetrieb zu verbinden.
Jedes der Signale calpos, calmid und calneg wählt eine der Eingangsschwächungsschaltungen 408 aus. Das calpos-Signal wählt das Eingangsschwächungsglied aus, das ein angelegtes Referenzsignal von +1 Volt hat. Das calmid-Signal wählt das Eingangsschwächungsglied aus, das 0 Volt angelegt hat, und das calneg-Signal wählt das Eingangsschwächungsglied aus, das –1 Volt angelegt hat.
Die Signale samp0, samp1 und samp2 tragen das Abtastphasensignal für jedes der Segmente. Diese Signale werden mittels einer Torschaltung 410 vorgesehen, die die Signale frag0_calsel, frag1_calsel und frag2_calsel derart empfängt, dass, wenn ein Fragment für einen normalen Betrieb ausgewählt ist, das Phasensignal vom mehrphasigen Oszillator an den ausgewählten Abtasttransistor M1a, M1b oder M1c (bei 362, 372, 382) angelegt wird.
Der Kalibrierungs-Zeit-Digital-Umsetzer (CTDC) 392, der die Abtasttransistoren L1–L5 aufweist, ist mit den mehrphasigen Oszillatorphasensignalen clk10, clk5, clk360, clk355 und clk350 verbunden, die die Phasen innerhalb eines engen Bereichs beim minimalen und maximalen Ende der möglichen digitalen Codes darstellen.
Eine Kalibrierung erfolgt, wie nachfolgend erläutert. Wenn das Fragment 0 zum Kalibrieren bei +1 Volt ausgewählt wird, wird das +1 Volt-Eingangsschwächungsglied (bei 408) ausgewählt. Die Fragmente 1 und 2 werden dann für einen normalen Betrieb beim Komparator mittels frag1_ansel und frag2_ansel verbunden, um das comp-Signal anzusteuern. Der Fragment-0-Komparator wird zum Kalibrieren mittels des frag0_calsel-Signals ausgewählt und sein Ausgang wird an den CTDC über das Signal calcomp 390 umgelenkt. Mit +1 Volt am Eingang erfasst eine der Phasen clk350, Takt 355 oder clk360 den Übergang des calcomp-Signals, und der Kalibrierungsthermometercode reflektiert das erfasste Signal. Nach einer binären Umsetzung und einem Filtern (was nachfolgend detaillierter beschrieben wird) empfängt der Skalierungs-DAC 402 einen Eingabecode, der zum Steuern der Skalierungskondensatoranordnung der 4A verwendet wird. Falls es einen Skalierungsfehler gibt, passt der DAC-Ausgang die Flankenrate derart an, dass der Code mit dem abgetasteten Kalibrierungssignal übereinstimmt.
Wenn eine Kalibrierung für 0 Volt gewählt wird, wird das 0-Volt-Eingangschwächungsglied ausgewählt. Eines der Fragmente wird zur Kalibrierung wieder abgetrennt („singled-out”) und die beiden anderen werden für einen normalen Betrieb verbunden. Bei einem 0-Volt-Eingang erfasst eine der Phasen clk5 oder clk10 den Übergang des calcomp-Signals 390, und der Thermometercode reflektiert das erfasste Signal. Eine binäre Umsetzung und ein Filtern (um die mit einer Verwendung lediglich eines Fragments verknüpften Probleme zu verhindern) wird wieder durchgeführt, und der Versatz-DAC 404 empfängt den Eingabecode, der zum Steuern der Versatzkondensatoranordnung in 4A verwendet wird. Falls es einen Versatzfehler gibt, passt der DAC-Ausgang die Startspannung der Rampe derart an, dass der Code mit dem abgetasteten Kalibrierungseingangssignal übereinstimmt.
7B zeigt ein Diagramm, das eine Alternative zur Verwendung statischer Referenzspannungen für eine Kalibrierung veranschaulicht. Anstatt statische Spannungen als Referenzen für eine Kalibrierung zu verwenden, zeigt das System der 7B die Verwendung einer exponentiellen Wellenform zum Kalibrieren eines ADC-Fragments. Ein Multiplexer 422 niedriger Geschwindigkeit ist zwischen den Eingangsschwächungsgliedern 424a, b und der Abtasttransistorschaltung 426 (als sampler_v2-Fragment gezeigt) angeordnet. Wenn eine Kalibrierung stattfindet (wenn en_cal 428 wahr ist) wird eine exponentielle Wellenform 430 mit einer bekannten Zeitkonstanten zum Abtasten durch den Umsetzer ausgewählt. Die exponentielle Wellenform 430 resultiert aus 1,25 Volt oder einer 0-Volt-Referenzspannung, die einen Kondensator von 1 nF (von hoher Qualität) 432 und 300 Ohm 434 ansteuert (was das Ergebnis der Kombination eines Präzisionswiderstands und des Eingangsschwächungsglieds ist). Wenn die Referenz von 1,25 Volt mit der Präzisions-RC-Schaltung 432, 434 verbunden wird (refplusdrv ist tief), springt die Spannung bei der Verbindung des Widerstands und des Kondensators auf die Versorgungsspannung (in diesem Fall auf 1,25 Volt) und die Spannung am Eingang zum Schwächungsglied 424b folgt. Die Spannung fällt dann exponentiell auf null ab und wird während des Abfalls an verschiedenen Punkten durch den Umsetzer abgetastet. Wenn die Referenz von 0 Volt mit der Präzisions-RC-Schaltung 432, 434 (rfnegdriv ist hoch) verbunden ist, springt die Spannung bei der Verbindung des Widerstands und des Kondensators zum negativen der Versorgungsspannung (–1,25 Volt) und die Spannung am Eingang zum Schwächungsglied 424b folgt. Die Spannung fällt dann exponentiell auf Null ab, während sie wieder durch den Umsetzer abgetastet wird. Da die Spannung an verschiedenen Punkten entlang des Abfalls der Exponentiellen bekannt ist, kann das Umsetzerschaltungsfragment gut kalibriert werden.
7C zeigt eine alternative Ausführungsform des exponentiellen Sägezahngenerators zur Kalibrierung des ADU. Diese Ausführungsform weist ein Paar von Pulstreiberschaltungen mospulsedrv_a mospulsedrv_b 442, 444, wobei jeweils eine Implementierung mit gepunkteter Umrandung gezeigt ist, eine Bootstrap-Schaltung 445, einen vref-Treibertransistor pp0n3 446, eine Serien-RC-Schaltung 448, ein vref-Latch 450 und ein Kalibrierungsschwächungsglied 452 auf.
Jede der Pulstreiberschaltungen 442, 444 empfängt einen Ein-Impuls und einen Aus-Impuls an seinen Eingängen und steuert die „Ausgangsleitung” zum Öffnen der Drain an. Eine erste 442 des Paars von mospulsedrv_a wird zum Erzeugen des ersten Teils der exponentiellen Wellenform verwendet, und die zweite 444 des Paars wird zum Erzeugen des zweiten Teils der exponentiellen Wellenform verwendet, wie in der Figur gezeigt. Ein anderer Ausgang des Pulstreibers, nout_weak, wird vom Gate-Treiber des Ausgangstransistors zum Öffnen der Drain genutzt und der Ausgang wird mit der Bootstrap-Schaltung 445 verbunden.
Die Bootstrap-Schaltung 445 empfängt das „Aus”-Signal und das nout_weak-Signal und steuert das Gate des vref-Treiberstransistors pp0n3 an. Der Kanal des vref-Treiberstransistors pp0n3 446 ist zwischen vref 450 und der Reihen-RC-Schaltung 448 verbunden. Der Ausgang der zweiten Schaltung 444 des Paars von Pulstreiberschaltungen mospulsedrv_b ist ebenfalls mit dem Eingang der Serien-RC-Schaltung verbunden.
Die Serien-RC-Schaltung 448 ist zwischen calout_pcb und dem calin_pcb-Knoten verbunden, da sie außerhalb der integrierten Schaltung sein sollte, deren I/O-Pads in der Figur gezeigt sind.
Das vref-Latch 450 ist mit dem Ausgang der mospulsedrv_b-Schaltung und dem vref-Treibertransistor 446 verbunden.
Das Kalibrierungsschwächungsglied 452 ist mit dem calin_pcb-Pad auf die gleiche Weise verbunden, wie das Eingangsschwächungsglied mit dem umzusetzenden Eingangsglied verbunden ist.
Der exponentielle Sägezahngenerator arbeitet unter Bezugnahme auch auf 7C wie folgt. Ein Ein-Impuls pon wird durch den mospulsedrv_a-Pulstreiber 442 empfangen, und der Treiber antwortet durch Einschalten seiner „Aus”-Leitung. Dies veranlasst die Bootstrap-Schaltung, den vref-Treibertransistor 446 einzuschalten, wodurch vref 450 mit dem Eingang der Serien-RC-Schaltung 448 verbunden wird. Dies veranlasst einen schnellen Sprung der +vref-Spannung auf den Kalibrierungseingang. Da die andere Seite der Serien-RC-Schaltung geerdet ist, und zwar über das Kalibrierungsschwächungsglied 452, beginnt der Kondensator in der RC-Schaltung zu laden, was die Spannung am Kalibrierungseingang dazu veranlasst, mit der RC-Zeitkonstantenrate in Richtung Masse abzufallen. Zu einer Zeit, wenn der Abfall ausreichend eng an der Masse ist (z. B. nach ungefähr 15 Zeitkonstanten), wird ein Aus-Impuls poff an den mospulsedrv_a-Pulstreiber 442 ausgegeben, was die „Aus”-Leitung schaltet. Eine kurze Zeit später wird ein Ein-Impuls non an den mospulsedrv_b-Pulstreiber 444 ausgegeben. Dies veranlasst die „Aus”-Leitung dieses Pulstreibers, sich einzuschalten, wodurch der Eingang der Serien-RC-Schaltung mit der Masse verbunden wird. Da der Kondensator vollständig auf vref geladen ist, erzeugt dies einen negativen Sprung in der Wellenform auf –vref am Kalibrierungseingang und den Beginn des Zerfalls der RC-Schaltung zurück zur Masse. Nachdem der Abfall einen Zustand erreicht, der ausreichend nah an der Masse ist, schaltet der noff-Puls den mospulsedrv_b-Pulstreiber 444 aus. Während der Zeit, wenn die Kalibrierungsspannung zu +vref oder –vref springt, ist es günstig, eine Aperturfehlanpassung zu überprüfen.
Der Abtaster ist Teil der vollständigen Kalibrierungsschleife, und so werden alle Gleichstrom-Nichtlinearitäten entfernt. Hochfrequenzeffekte, einschließlich einer Aperturfehlanpassung beim Verschachteln und einer Fehlanpassung in der Bandbreite des Eingangsabtasters, sind durch eine Abtasttaktinterpolation oder durch Anpassen der Ringgeschwindigkeitsteile zu korrigieren. Die Bandbreite ist zu trimmen, indem die Abtastkapazität angepasst wird.
BESCHRÄNKUNGEN DES GROB VEREINFACHTEN 2-DREHUMSETZERS
Es gibt einige Beschränkungen, die bei einem 2-Drehumsetzer auftauchen. Diese umfassen die Tatsache, dass ein halber Zyklus (eine Umdrehung) einem Abtasten gewidmet ist, was zu lang sein kann, und dass ein halber Zyklus (eine Umdrehung) für die TDC-Umsetzung gewährt wird, was zu kurz sein kann. Außerdem werden für einen 8-Bit-Umsetzer, der einen Dreh-Wanderwellen-Oszillator verwendet, 256 Taktphasenabgriffe des Oszillators benötigt. Diese 256 Abgriffe müssen bestenfalls in eine Phase von 180 Grad gedrückt werden (der halbe Umsetzzyklus). Eine weitere Beschränkung ist darin zu sehen, dass es eine Nichtlinearität bei kleinen Ausgabecodes gibt. Kein Komparator ist sofort derart, dass der comp-Ausgang bei hohen Eingangsspannungen, bei denen eine Flankenzeit von nahezu Null zum Überqueren der Schwelle benötigt wird, zu tief übergehen soll, und zwar nahezu sobald das Umsetzintervall beginnt. Eine Verzögerung von Null ist ebenfalls nicht möglich und Codes nahe Null leiden unter einer Nichtlinearität. Diese Beschränkungen werden unter Verwendung einer Umsetzzeit mit mehreren Intervallen entfernt, wie nachfolgend beschrieben, was eine ausreichende „Totzeit” vor dem Übergang des Komparators ermöglicht, um in dem hochlinearen Bereich zu arbeiten.
8A und 8B veranschaulichen eine Ausführungsform, bei der ein Mehrfachdrehoszillator verwendet wird. Bei dieser Ausführungsform werden anstatt eines Teilens eines Taktzyklus des Mehrfachphasenoszillators in zwei Intervalle, tABTASTUNG und tUMSETZUNG, zusätzliche Intervalle verwendet. In 8A wird der Umsetzvorgang z. B. in vier Intervalle I1–I4 geteilt, wobei bei dem Beispiel jedes 125 Picosekunden (pS) lang ist. Ein Abtastwert taucht im Intervall I1 auf, eine Zeit-Digital-Umsetzung erfolgt im Intervall I3 und I4, und eines der Intervalle, I2, ist für eine Komparatortotzeit bestimmt. Im Dreh-Wanderwellen-Oszillator stellt jedes Intervall in geeigneter Weise eine Drehung des Oszillators dar, wobei eine Drehung als 180 Grad eines Zyklus oder als die Zeit definiert ist, die es braucht, bis eine Wellenfrontumkehrung erfolgt. Um die Drehung zu bestimmen, in der die Umsetzung stattfindet, wird ein Drehzähler eingesetzt. In 8A beträgt die Abtastrate 2 Gsps und die Auflösung beträgt 9 Bit.
8B zeigt einen 6-Intervall-Umsetzer, der in geeigneter Weise unter Verwendung von sechs Drehungen eines Drehtakts implementiert werden kann. Bei dieser Version findet eine Abtastung im I1-Intervall statt, gefolgt von einem Totzeit-Intervall I2. Die TDC-Umsetzung findet in den Intervallen I3–I6 statt, was einem noch mehr Zeit für den TDC-Vorgang lässt. Der lineare Sägezahngenerator beginnt im Intervall I2, die Flanke wird jedoch lediglich während I3–I6 benutzt, wodurch die Linearität des Systems verbessert wird. Eine Mittelflankenkalibrierung ist bei dieser Version möglich. Es wird wieder ein Drehzähler verwendet, um mehrere Drehungen zu verfolgen. Falls jedes Intervall 125 pS hat, beträgt die Abtastrate 1,33 Gsps und die Auflösung beträgt 10 Bit.
Die Anordnungen der 8A und 8B weisen eine Anzahl von Vorteilen auf. Erstens gibt es mehr Zeit für die TDC-Teile des Prozesses. Zweitens kann ein vorsichtig gewählter Teil der linearen Flanke verwendet werden, da die Flanke im Totzeit-Intervall beginnt, das aber nicht verwendet wird, bis das Umsetzintervall beginnt. Drittens können Drehungen (unter Verwendung des Drehzählers 462) für die höchstwertigen Bits („most significant bits”, MSB) einer Umsetzung gezählt werden, während die TDC-Schaltung die LSBs liefern kann. Dies verringert die Anzahl von Phasen, die für die TDC benötigt werden. Viertens gibt es eine Möglichkeit, mehrere Umsetzer zu verschachteln, die parallel betrieben werden. Schließlich erlaubt die Anordnung die Trimmung des Mittelpunktbereichs der linearen Flanke.
8C zeigt eine verschachtelte ADU-Architektur 470. Bei dieser Architektur gibt es eine Anzahl von identischen Einheitszellen 472a–f, wobei eine dieser Zellen für eine Kalibrierung ausgewählt ist und die restlichen Zellen für eine normale Umsetzung ausgewählt sind. Jede Einheitszelle 472a–f umfasst die zuvor beschriebenen Umsetzkomponenten, d. h. einen Dreh-Wanderwellen-Oszillator, einen Abtaster für analoge Signale, einen Sägezahngenerator, einen Komparator und einen TDC. Außerdem weist jede Einheitszelle einen Multiplexer, um es der Zelle zu ermöglichen, ausgewählt zu werden, eine Kalibrierungsschaltung, die einen Versatz-DAC und einen Skalierungs-DAC aufweist, einen Thermometer-zu-binärem-Code-Umsetzer und, optional, einen SERDES zum Übertragen der Umsetzungsergebnisse auf.
Der Dreh-Wanderwellen-Oszillator in jeder Einheitszelle, in der verschachtelten Architektur, ist ein Mehrfachdrehoszillator, wie oben beschrieben. Der Mehrfachdrehoszillator verwendet bei einer Version zehn (10) Drehungen mit jeweils 208 pS (wobei eine Drehung als eine Runde um den Ring definiert ist, so dass der Ring bei 4,8 GHz arbeitet und zehn Drehungen fünf Perioden des Oszillators darstellen). Die zehn Drehungen mit 208 pS ergeben ein Gesamtumsetzintervall von 2080 pS pro Ring. Von dieser Zeit werden zwei Drehungen (416 pS) für das Abtastintervall verwendet und acht (1664 pS) werden für das TDC-Umsetzintervall verwendet. Jeder Ring 472a–f ist in der Lage, 10 Bit aufzulösen, von denen 3 (die MSB) durch die acht Drehungen und 7 (die LSB) durch den TDC bereitgestellt werden. Somit repräsentiert jedes durch die Umsetzung auflösbare Bit eine Zeit von ungefähr 1,625 pS.
Die Figur zeigt, dass fünf Einheitszellen 472a–e zu jeder Zeit aktiv sind und eine zusätzliche 472f kalibriert wird. Mit fünf aktiven Ringen, wobei jeder einen Abtastwert in 2080 pS umsetzt (1 Abtastwert/2080 pS = 480 Msps, wobei sps Abtastwerte pro Sekunde („samples per second”, sps) sind), beträgt die gesamte Abtastrate 5 × 480 Msps = 2,4 Gsps, wobei jeder Abtastwert 10 Bit lang ist. Es wird geschätzt, dass die Gesamtleistung beim Betrieb eines derartigen Systems ungefähr 300 mW beträgt.
Wie es auch in der Figur gezeigt ist, sind die Dreh-Wanderwellen-Oszillatoren jedes Rings 472a–f derart miteinander verbunden, dass sie miteinander phasensynchronisiert sind, so dass eine Anordnung aus Drehoszillatoren gebildet wird, was ihre Stabilität verbessert und ein sehr geringes Phasenrauschen zeigt. Dies garantiert, dass das Umsetzsintervall in einem Ring in fast perfekter Synchronisierung mit jedem anderen Ring ist, wodurch die Verschachtelung der Ringe einfach gemacht wird.
Ein Referenztakt 474 wird an die Starterschaltung 476, die den Startup-Mechanismus für die Ringe bereitstellt, und an eine Phasenregelschleife 478 geliefert, um sicherzustellen, dass die Ringe alle bei der Referenztaktfrequenz verriegelt sind.
Jeder Ring empfängt eine Spannungseingabe zum Umsetzen oder eine Kalibrierungseingabe zum Kalibrieren. Die Kalibrierungseingabe 480 ist vorzugsweise die in Bezug auf 7B erläuterte bipolare exponentielle Wellenform.
Wenn ein Ring zum Kalibrieren ausgewählt wird, läuft ein Algorithmus ab, um sicherzustellen, dass die Umsetzung linear ist und dass die TDC-Codes monoton sind und die Zeit einer Drehung umspannen. Bei dem Algorithmus wird zuerst der Sägezahngenerator kalibriert, dann wird der TDC kalibriert. Die Sägezahngeneratorkalibrierung umfasst sowohl eine Flankenversatzkalibrierung als auch eine Flankensteigungskalibrierung. Eine Flankenversatzkalibrierung wird mit 0 Volt als Kalibrierungseingabe durchgeführt. Die Rampensteigungskalibrierung folgt dann. Da das TDC-Umsetzintervall mehrere, wenn nicht gar viele, Umdrehungen lang ist, sind mehrere Anpassungen der Flankensteigung möglich. 8E zeigt Mittelflankenkorrekturen während der zehn Umdrehungen eines Rings. Falls es Nichtlinearitäten in den abgetasteten analogen Signalen gibt, nachdem die Abtastung abgeschlossen ist, dann wird die Flankensteigung angepasst, um das richtige Endergebnis zu erzielen. Jede Korrektur für eine kleinere Eingangsspannung wird in der Kalibrierung einer größeren Spannung beibehalten. Bei einer Ausführungsform sind vier Korrekturen möglich, und zwar eine bei jeder anderen Umdrehung. Bei einer anderen Ausführungsform sind acht Korrekturen möglich, und zwar eine bei jeder Umdrehung während des TDC-Intervalls. Dies bedeutet, dass Nichtlinearitäten in der Flanke mit einer guten Genauigkeit entfernt werden können. Wie zuvor erwähnt, ist es einfacher, wenn eine digital gesteuerte Stromquelle als Sägezahngenerator verwendet wird, die Korrekturen zu steuern, die in der Mittelflanke benötigt werden. Der digitale Code an die digital gesteuerte Stromquelle wird einfach geändert, um die Korrektur durchzuführen.
Nachdem der Versatzgenerator und Flankengenerator für einen ausgewählten Ring kalibriert wurden, muss der TDC kalibriert werden. Diese Kalibrierung ist möglich, nachdem die Zeitkonstante für die bipolare exponentielle Kalibrierungswellenform bestimmt ist. Die bipolare exponentielle Wellenform ist in 7B gezeigt und weist einen maximalen positiven Wert von 1,25 Volt und einen maximalen negativen Wert von –1,25 Volt auf und ist synchron zu den Ringtakten. Abtastwerte der bipolaren exponentiellen Wellenform werden in einer Speichervorrichtung gespeichert, die Teil einer Kalibrierungsschaltung ist, so dass der Schaltung die präzise Spannung der Wellenform als Funktion der Zeit bekannt ist. Deshalb ist die korrekte Umsetzercodeausgabe am Ende jeder Drehung während des TDC-Intervalls durch die Kalibrierungsschaltung bekannt. Die Kalibrierungsschaltung muss somit das monotone Verhalten und den Bereich des TDC zwischen ganzen Umdrehungen bestimmen. Dies erfolgt, indem die aus dem abgetasteten Signal resultierenden Codes überprüft werden, um sicherzustellen, dass jedes Bit in dem Code zu einer „Eins” wird, und zwar nur nachdem es das vorherige Bit tut. Korrekturen am TDC, um ein monotones Verhalten beizubehalten, umfassen ein Anpassen der Schwelle jeder TDC-Abtastschaltung, wie z. B. die in 4D gezeigte.
8D zeigt eine Abtastschaltung 490 für eine verteilte Phase zur Verwendung bei der verschachtelten Ausführungsform der 8C. Der Abtaster 490 für eine verteilte Phase ermöglicht eine präzise Abstimmung der Abtastschaltung für ein analoges Signal. Wie zuvor erläutert, ist das Schließen des Abtastfensters in dem ADU eine kritische Operation. Um das Schließen des Fensters präziser und abstimmbarer zu machen, wird die Schaltung der 8D verwendet. Statt eines einzigen Abtasttransistors, wie z. B. dem in der 3A gezeigten Transistor, wird der Abtasttransistor 492 in eine Anzahl kleinerer Transistoren geteilt, die parallel verbunden sind. Jeder der kleineren Transistoren hat sein Gate mit einem Gate-Treibertransistor verbunden, dessen Gate wiederum mit einem Abgriff des Drehoszillators verbunden ist. Jeder Abgriff, der mit einem der Gate-Elektroden verbunden ist, ist phasenweise nahe dem Gate des benachbarten Abgriffs. Ein besonderer Transistor der kleineren Transistoren ist anpassbar zeitlich abgestimmt, was durch einen auswählbaren Drehtaktabgriff für das Gate des Gate-Treibertransistors für den besonderen Transistor implementiert ist, wodurch eine digitale Feinabstimmung des Schließens des Abtastfensters möglich wird. Die in 8D gezeigte Anordnung erzeugt eine kontrolliertere Ausschaltung des zusammengesetzten Abtasttransistors 492 und verhindert die Nichtlinearitäten eines einzelnen Abtasttransistors.
8F zeigt eine Anordnung 500 von verschiedenen analogen und digitalen Erdungen für ein Layout einer verschachtelten ADU-Architektur. Beim Errichten eines Erdungssystems, das ein Mischen eines Erdungsstroms von nicht verbundenen Schaltungen verhindert, sollte man vorsichtig sein. In der Figur gibt es eine große Erdungsinsel 502 und einen separaten Satz von Segmenten 504a, b, die die Peripherie des Chips umgeben. Der große, U-förmige Teil des Erdungsrings 504a wird für digitale Ströme verwendet. Das zweite kleinste Segment 504b auf der linken Seite des Chips wird für Erdungssignalleitungen verwendet, die in die Einheitszellen queren. Schließlich gibt es ein kleines Segment 504c, das für die Erdung der Kalibrierungsschaltung verwendet wird. Das umzusetzende Eingangssignal wird über ein Koaxialkabel von 50 Ohm in die Schaltung eingespeist, dessen Abschirmung 506 mit der großen Erdungsinsel 502 verbunden ist und dessen Zentralleiter 508 mit dem Eingangsschwächungsglied nahe der großen Erdungsinsel verbunden ist. Das Kalibrierungssignal wird auf eine ähnliche Weise in die Schaltung eingespeist, d. h. über ein Koaxialkabel von 50 Ohm, wobei die Abschirmung 510 bei der großen Erdungsinsel 502 geerdet ist. Die Einheitszellen werden über einen synchronisierenden Bus verbunden, der über die große Erdungsinsel verläuft. Am Ende des synchronisierenden Busses ist ein PLL 512 vorgesehen, der mit einem Referenztakt 514 verbunden ist. Dies ermöglicht es den Ringen, synchron mit dem Referenztakt zu arbeiten. Das umzusetzende Signal und das Kalibrierungssignal werden ebenfalls über den Bus über die große Erdungsinsel zu Abtastern von jeder der Einheitszellen geleitet.
8G zeigt eine Ausführungsform des Ausgangsmultiplexens 520 für eine verschachtelte ADU-Architektur. Es gibt fünf Einheitszellen ADU0–4 522a–e, die Umsetzungen zu allen Zeiten durchführen. Einer der ADUs ADU_SI 522f wird als Ersatzzelle bezeichnet und kann seinen Ausgang mit irgendeinem der anderen ADU-Ausgänge multiplexen. Der Multiplexer für jedes Bit 524 ist in der Figur gezeigt. Wenn das ausgewählte Signal 526 tief ist, werden die adc_data 528 vom Ausgangspuffer 530 geblockt und die stand_in-data 532 werden substituiert.
Eine Umsetzeinheit der normalen Umsetzeinheiten und die Ersatzeinheit werden synchron geschaltet, nachdem eine Abtastung erfolgt. Dies bedeutet, dass es zumindest einen Abtastwert gibt, der nicht an den Ausgangspin gesendet wurde, nachdem die Schaltung stattfand. Deshalb gibt es eine Verzögerung, die den Ausgangsmultiplexer ändert. Die Verzögerung muss den letzten Abtastwert einer ausgeschalteten Einheitszelle an den Ausgang fortschreiten lassen.
8H zeigt einen Weg zum Abstimmen von Drehtakten in den individuellen Einheitszellen, so dass die verschachtelte Abtastung präzise gesteuert werden kann. 8C zeigt die Drehoszillatoren der Einheitszellen, die derart miteinander verbunden sind, dass die Oszillatoren einspeisungsverriegelt sind. Jedoch kann es sein, dass die einspeisungsverriegelten Oszillatoren abgestimmt werden müssen, um den Abtastpunkt in einer Zelle präzise auszurichten. Dies wird dadurch erzielt, dass man erkennt, dass es Abgriffspunkte (0 und 180 Grad sind gezeigt, 540, 542) am Oszillator gibt, die im Wesentlichen phasenfest sind (die Abgriffe, die den Oszillator mit einem benachbarten Oszillator verbinden), aber dass die Teile des Oszillatorrings beschleunigt oder abgebremst werden können, ohne die zeitliche Abstimmung dieser phasenfesten Abgriffe zu stören. Falls die Abtastpunkte versetzt sind, z. B. bei der 90-Grad-Position und der 270-Grad-Position, wie bei 544, 546 gezeigt, und zwar gegenüber den verriegelten Punkten, werden geschaltete Kondensatoren 548a–c verwendet, um einen Teil des Rings zwischen einem verriegelten Punkt (z. B. 0 Grad) und dem Abtastpunkt (z. B. 90 Grad) zu beschleunigen, wodurch der Abtastpunkt zeitlich näher an den verriegelten Punkt geschoben wird, und durch Abbremsen (über 548d–f) des Teils des Rings zwischen dem Abtastpunkt (90 Grad) und dem anderen verriegelten Punkt (180 Grad), um so nicht die zeitliche Abstimmung des verriegelten Punkts (180 Grad) zu stören. Falls der Abtastpunkt auf ähnliche Weise nominell bei 270 Grad liegt und es gewünscht ist, den Abtastpunkt nahe an den 180 Grad-Punkt zu bewegen, wird der Teil zwischen 180 und 270 beschleunigt und der Teil zwischen 270 und 0 wird verlangsamt, um so nicht den Verriegelungspunkt von 0 Grad zu stören. Die geschalteten Kondensatoren 548a–f werden digital gesteuert, wie gezeigt.
VERSCHACHTELUNG
Eine verschachtelte ADU-Konstruktion, bei der viele der ADU-Blöcke in Phase versetzt sind, um eine höhere effektive Abtastrate des Eingangs zu erhalten, stellt die Möglichkeit für eine Alternative zu einer Widerstandsschwächungsschaltung dar. In einem verschachtelten Umsetzer (bei dem die Eingänge im höchsten Maße übertastet werden) kann eine Abschlussimpedanz durch geschaltete Kondensatorverfahren angenähert werden. Ein Kondensator stellt während seiner ursprünglichen Ladung von 0 Volt eine Impedanz dar, die annähernd linear ist. Diese Impedanz Z ist ungefähr T/C, wobei T die Zeit ist, die zum Überladen des kleinen linearen Teils der RC-Exponentiellen benötigt wird. Falls die Abtastzeit in Form eines Zahlenbeispiels 125 pS beträgt, dann ergibt eine Kapazität von 2,5 pF eine Eingangsimpedanz von 50 Ohm. Dieses Konzept ist bei sehr hohen verschachtelten Abtastraten attraktiv. In 4A kann das dump-Signal am Ende der Flankenzeit und vor einem Abtasten jedes Umsetzers, der das Eingangssignal abarbeitet, aktiviert werden, um sicherzustellen, dass das Laden der Eingangskapazität bei 0 Volt beginnt. Man beachte, dass die Abschluss-„Impedanz” nicht 50 Ohm betragen muss. Eine Fehlanpassung bei einer Impedanz, die größer als 50 Ohm ist, ergibt einen Spannungsschub am Eingang (aufgrund der positiven Fehlanpassung). Dies kann für eine niedrigste Leistung für eine gegebene ADU-Eingangsspannung ausgenutzt werden. Ein zurückterminierter („back-terminated”) Treiber, der den ADU speist, kann mit einer kleineren Schwingung und weniger Leistung angesteuert werden, wenn der ADU bei einer Impedanz „abgeschlossen” („terminated”) ist, die höher als eine charakteristische Impedanz ist, und der zurückterminierte Treiber kann die Reflexionen absorbieren.
VERWENDUNG VON BIPOLAREN TRANSISTOREN
Eine Alternative zum CMOS ist die Verwendung von bipolaren Transistoren. 9 veranschaulicht die Verwendung von BJT in der Schaltung der vorliegenden Erfindung. Ein bipolarer NPN-Transistor 602 ist als Emitterfolger angeordnet, der die Steigung der Flanke als Stromquelle nutzt. Eine Abtastung endet, wenn der Stufenpuls 604 eintrifft. Dies erzeugt eine kleine Spannungsstufe vstep 606, die Q1 602 ausschaltet, da die Eingangsanstiegsrate viel geringer als die Anstiegsrate der nachfolgenden Flanke ist. Der Komparator Q1 verwendet die Vbe des bipolaren Transistors Q2 608, um zu bestimmen, wann die lineare Flanke die Schwelle überschreitet, wobei bei diesem Punkt das comp-Signal 610 abfällt. Ein Kaskodenvorspannungsschema 612 wird für den Transistor Q2 608 verwendet. Das Stufensignal 604, welches an die Stufenschaltung angelegt wird, ist ein kurzer negativ Puls, der durch den Transistor P1 614 erzeugt wird. Da sich P1 614 nach dem Puls ausschaltet, wird die Kapazität nicht durch die Schaltung während der Flankenzeit gesehen. Der kurze Puls 604 hat auch den vorteilhaften Effekt eines Anhebens der Flanke, was ein Verringern einer Totzeit unterstützt. Der Transistor N1 616 wird zum Löschen des Kondensators während der Abtastzeit verwendet.
10 veranschaulicht eine modellhafte Änderung, die den TDC beeinflusst. Diese modellhaften Änderungen, die die Genauigkeit der TDC beeinflussen, umfassen eine Länge und eine Breite des Abtasttransistors und einen Puffer und die Schwellenspannung des Puffers. Die Längenänderung beträgt ungefähr ±5%. Auch ist in 10 ein Weg zum Trimmen der Parameter des Modells gezeigt, um die Schwellenspannung von Abtasttransistoren in dem TDC zu steuern. Bei Option 1 632 wird die Körperspannung des PFET getrimmt, um die Schwellenspannung zu steuern. Bei Option 2 634 wird einem NFET ein Widerstand (vorzugsweise binär gewichtet) hinzugefügt. Anpassungen im Bereich von ungefähr 30 mV sind möglich.
11A und 11B veranschaulichen den Kalibrierungs-DAC und seinen Betrieb bei der vorliegenden Erfindung mit einem Vier-Drehumsetzer. Wie zuvor erwähnt, weist ein Vier-Drehumsetzer vier Intervalle I1–I4 auf, während denen die Abtastung und die TDC-Operationen durchgeführt werden. Bei dem in 11B gezeigten Beispiel erscheint das samp-Signal in I1, genauso wie ein Löschsignal, ein preset_offset-Signal und ein preset_gain-Signal. Diese Signale beeinflussen den Versatz-DAC und den Skalier-(Verstärkungs-)DAC, die in 11A gezeigt sind, und diese beiden DAC steuern die Versatzspannung bzw. -rate der Flanke am ing-Knoten. Der Versatz-DAC 642 wird in 11B gelöscht, und der Skalierungs-DAC 644 wird in 11B voreingestellt, und zwar während des Abtastintervalls, um so die Abtastung nicht zu beeinflussen. Die DAC 642, 644 werden dann (an den Rändern) beim Ende des Abtastintervalls aktualisiert, um einen Versatz und eine Skalierung auf die folgende Flanke anzuwenden. Der Versatz-DAC 642 kann bipolar sein, wie in 11B gezeigt, indem entweder über das Löschsignal gelöscht wird oder indem über das preset_offset-Signal voreingestellt wird, und zwar alle Ausgänge während der Abtastzeit, um das Vorzeichen einzustellen.
12 veranschaulicht ein digitales Filter 650, welches zum Erzeugen der binären Ausgabe aus dem Kalibrierungs-TDC (CTDC) verwendet wird. Ergebnisse aus dem CTDC sind im Wesentlichen Fehlermessungen. Der Fehlercode, falls das Kalibrierungsfragment mit einer Nullkalibrierungsspannung präsentiert wird, zeigt die Größe des Versatzfehlers. Der Fehlercode, wenn das Fragment mit der maximalen Kalibrierungsspannung präsentiert wird, zeigt die Größe des Fehlers im Skalierungsfaktor. Die Fehlermessungen können nicht direkt als Rückkopplung auf den Kalibrierungs-DAC wirken, da die Messungen aufgrund eines einzel verwendeten Fragments Rauschen unterworfen sind. Deshalb wird ein lang laufendes Mittel der Fehlermessungen separat für den Versatzfehler und den Verstärkungsfehler akkumuliert, um das Rauschen zu filtern und abzuschwächen. Dies erzeugt eine stabile Fehlermessung mit mehr Auflösung als sie der natürliche Umsetzer hat. Um alle Fragmente zu kalibrieren, die den Umsetzer bilden, wird das zur Kalibrierung ausgewählte Fragment regelmäßig geändert und mehrere digitale Filter werden verwendet, um die Endpunktfehler jedes Fragments unabhängig zu mitteln (oder aus Gründen der Einfachheit werden alle Ergebnisse gemeinsam akkumuliert). Unten findet sich ein geeigneter Algorithmus in C-Code, der auch einfach in Verilog übersetzt werden kann, um ein (RC-ähnliches) exponentielles Filter zu erzeugen.
13 veranschaulicht den digitalen Vergleich und die digitale Rückkopplung für eine Versatz- und Skalierungssteuerung. Digitale Steuerungsschaltungen 660 wirken auf das Paar bzw. die Paare von gefilterten Ergebnissen, um Werte des Versatz-DAC und des Skalierungs-DAC jeweils anzusteuern, um einen stetigen Mittelbereichcode im mittelnden Filter zu erhalten. Es besteht die Möglichkeit, den Umsetzer als Ganzes zu trimmen oder verschiedene DAC für jedes Fragment zu haben.
MITTELBEREICHSTRIMMUNG(EN)
Selbst wenn die Endpunkte des Umsetzers getrimmt sind, besteht eine Wahrscheinlichkeit für einen ”Bogen” in der Übertragungscharakteristik. Für Mehrfachdrehumsetzer, bei denen ein Zähler Taktzyklen für MSB hochzählt, ist es geeignet, den CTDC (Verdopplungsabschnitt in diesem Fall) zu verwenden, um jeweils das Fehlermessergebnis zu erhalten, wenn ein vollständiger Zyklus abgeschlossen ist, d. h. bei einem minimalen Mittelbereich entsprechend einer Eingabe von 0 Volt in einen Eingangsumsetzer mit Vorzeichen, der vier Drehungen (zwei vollständige Taktzyklen) zum Umsetzen verwendet. Durch eine Steuerung der zeitlichen Abstimmung und des Einstellens der Skalierungs-DAC-Bits kann die Flankenrate verstärkt werden (oder durch eine umgekehrte Logik verzögert werden, indem die Skalierungskondensatoren nicht freigegeben werden), um einen Hügel in der Übertragungscharakteristik zu korrigieren, und zwar unbeachtlich des Grundes, weswegen er auftritt. Dieses System schließt eine komplexere Selbsttrimmung von vielleicht allen Codes nicht aus, wobei der TDC-Abschnitt ebenfalls abgestimmt wird, bis die richtigen Codes gefunden werden.
FRAGMENTIERUNGSAUFWAND
Der Aufwand des Fragmentierungssystems kann relativ gering gehalten werden. Die Gesamtgröße von allen Komponenten, um einen Umsetzer mit geringem Rauschen zu erhalten, ist schon so groß, dass sie üblicherweise durch eine parallele Verbindung von FET-Streifen und Kondensatoreinheitszellen konstruiert würden. Offensichtlich gibt es eine Vergeudung von Fläche durch einen Faktor von 1,333 für eine Konstruktion mit 3 Fragmenten, da lediglich zwei Fragmente eine brauchbare Umsetzung durchführen. Die Größe der digitalen Filter ist bei DSM-CMOS tragbar.
14 veranschaulicht einen Thermometer-Decoder 680 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
THERMOMETER→BINÄRUMSETZER (Blasenkorrektur)
Die Flash-ähnliche Ausgangsstufe stellt einen Thermometercode dar (sie könnte auch einen zirkulären Code bei einer anderen Ausführungsform darstellen, wobei das comp-Signal die Gate-Elektroden der FETs ansteuert und die Takte die Quellen der TTOD-FETs ansteuerten) und leidet als solches unter der Möglichkeit von ”Blasen” im Code, die Stellen im Thermometercode mit falschen Übergängen darstellen. Nimmt man z. B. den idealen Thermometercode von ”11111100” (von LSB zu MSB) für ein Eingangssignal an, das sich der vollen Skala eines 3-Bit-ADU nähert, kann ein fehlerhaftes Ergebnis, wie z. B. ”11110100” stattfinden, wobei das vierte Bit von rechts eine Ziffer 0 anstatt einer Ziffer 1 aufweist. Dies ist typischerweise ein Ergebnis einer Schwellenspannungsfehlanpassung zwischen Transistoren, die den TTOD bilden. Falls sich die Eingangsspannung ein bisschen mehr erhöht, ist es wahrscheinlich, dass die ”Blase” verschwindet, da der Komparator mit der fehlangepassten Schwelle mit der leicht höheren Eingangsspannung läuft. Die Möglichkeit von Blasen im Thermometercode erschwert die Umsetzung des Codes ins Binäre. Blasen sind typischerweise nur um den Übergangscodebereich der Ausgaben präsent; weiter vom Übergang entfernt gibt es große ununterbrochene Ketten von Einsen und Nullen. Der zum Beheben der Blasen gewählte Ansatz ist hier einfach ”die Einsen zu zählen”; ein Schema mit geringer Leistung ist in 14 gezeigt, wobei eine Kombination von ”Einserzählern” und Gruppen- und Tabellenvergleiche verwendet werden. Im nachfolgend angegebenen Beispiel geht man von einem 8-Bit-Umsetzer (255 Thermometer-Codes) und einer Untergruppe von 4 Codes aus.
Ein Zählen der Anzahl von Einsen im Thermometer-Code kann mit einem sequenziellen (Schieberegister-)Verfahren bewerkstelligt werden, obwohl dies sehr viel Zeit kostet. Stattdessen kann die Aufgabe in kleinere Aufgaben heruntergebrochen werden. Erstens wird der Thermometercode in Sätze von z. B. 4 Bits (gezeigt in 14) gruppiert, die schnell hinsichtlich der Bedingung ”alles Einsen” überprüft werden kann. Falls die Bedingung ”alles Einsen” nicht vorliegt, dann werden die 4 Bit weiter untersucht. Lokale Ausgangssignale ”4 Einsen” 682-Übergänge sind wahr, wenn alle Mitglieder der Gruppe hoch sind, und für jeden derartigen aktiven Ausgang sollte eine 4 (dezimal) zur endgültigen binären Zahl hinzugefügt werden. Zum Zählen der restlichen Bits wird eine spezielle Schaltung 684 betrieben, um die Einsen zu zählen. Eine Freigabelogik untersucht eine 4-Bit-Codegruppe links von einer aktuellen 4-Bit-Gruppe, um zu bestimmen, ob es links einen ”4 Einsen”-Code gibt und die aktuelle 4-Bit-Gruppe keine ”4 Einsen”-Bedingung aufweist (”schau nach links und gebe frei”). Wenn diese Bedingungen erfüllt sind, wird das Signal ”localen” in der aktuellen Gruppe und der Gruppe rechts zur lokalen Gruppe aktiviert. Diese zählen die potentiellen ”Blasen”-Bereiche und können erweitert werden, falls es erforderlich ist.
Während es ausreichend erscheint, nur die 4 Bits unmittelbar nach rechts der 4-Bit-Gruppe mit dem Übergang zu überprüfen, lässt dies nicht allzu viele Blasen zu, wie z. B. ein Code, wie z. B. 1111.1110.1000, was gerade eine einzige Blase repräsentiert, und würde nicht richtig gezählt werden. An statt dessen werden zwei Sätze von 4 Bits auf ”Einsen gezählt”. (Es wird angenommen, dass es keine Blasen in den Gruppen gibt, die sich um drei oder mehr Plätze rechts zu der letzten ”4 Einsen”-Gruppe befinden; man nimmt an, dass diese alle Null sind). Um ein Beispiel zu geben, wird folgender Thermometercode angenommen ”111.1111.1110.0111.0000.0000”. Das oben beschriebene System findet die ”4 Einsen”-Bedingung links von der aktuellen Gruppe (die unterstrichen ist). Dies aktiviert den Einser-Zähler für die aktuelle Gruppe und die Gruppe unmittelbar rechts von der aktuellen Gruppe (gezeigt mit einer doppelt unterstrichenen Linie). Der Einser-Zähler für die aktuelle Gruppe beträgt +3 und für die Gruppe rechts davon beträgt er +3.
Man beachte, dass in der Darstellung aus Gründen der Einfachheit der Code 1111.1110.1111.0000 ein illegaler Code ist. Ein ”4 Einser”-Code auf der rechten Seite einer Blase, wie gezeigt, ist nicht zulässig, solange eine zusätzliche Decodierung eingesetzt wird. Diese Beschränkung stellt sicher, dass die ”4 Einsen”-Ausgaben selbst blasenfrei sind. In einem Gruppe-4-System bedeutet dies, dass die Toleranzen derart sein müssen, dass eine ”0”-Blase in den Nullen nicht mehr als 4 Bit links von der Hauptkette aus Nullen auftaucht. Man beachte auch, dass die am weitesten rechts gelegene ”0” immer tief ist, um den Umsetzer zu zwingen, die Codes im Bereich von 0 ... 255 und nicht von 0 bis 256 zu handhaben, was ein zusätzliches Bit in der Ausgabe erfordern würde.
FINALES BEDINGUNGSINKREMENT (IMPLEMENTIERUNG)
Die oberen 6 Bits des Umsetzers werden durch eine Tabellenabfrage ausgesendet, eine nur aus NMOS bestehende Gruppe verwendet einen vorgeladenen Bus mit niedriger Schwingung und einen leseverstärkerartigen Empfänger. Die lokalisierten „Einser-Zähler” erzeugen eine kombinierte binäre Ausgabe zwischen 0 und 6. Eine Tabellenabfrage kann basierend auf der Position des am weitesten rechts liegenden „4 Einsen”-Signals freigegeben werden. Man beachte, dass es lediglich 255 Komparatoren gibt, so dass der Code während einer Hinzufügung nicht überläuft. Falls es einen Übertrag vom hinzugefügten 2-Bit gibt, wählt die Schaltung einfach das NEXT-Element eines Tabellencodes anstatt die 6 Bits höherer Ordnung zu inkrementieren (effektiv die gleiche Sache). Der Tabellencode wurde als binär codiert gezeigt, obwohl eine Grey-Codierung aus dem Gesichtspunkt einer mittleren Leistung im Übertragungsschaltkreis von Vorteil wäre. Die exakte Anzahl ist nicht wichtig, da binäre Zahlen am besten funktionieren. Es ist z. B. möglich, Gruppen aus 8 Codes zu haben und dann Paare aus 4-Zählern zu verwenden, um die Einsen in den Blasenbereichen zu zählen.
MASSNAHMEN ZUM ENERGIESPAREN
Wie zuvor erwähnt, kann Energie (vorladen dynamischer Energie) eingespart werden, falls lediglich ein kurzer Streifen von Nullen gespeichert wird (der Fall, wenn der Komparator sich selbst auf Hoch zurücksetzt). Solange wie die Streifen von Nullen mehr als einige Gruppenbreiten betragen, arbeitet die oben beschriebene Logik dann wie erwartet. Für Gruppen innerhalb des zweiten Bands (rechtes Band) aus „Einsen” im Niederenergiemodus wird es niemals einen Satz geben, bei dem das localen-Signal aktiv ist, da es für jede Gruppe keine linke Gruppe gibt, die ein „4 Einsen”-Signal aussendet. Folglich wird der Ausgabecode nicht durch ein „Kehre-schnell-zu-VDD-zurück”-Schema zum Energiesparen für comp beeinflusst.
15A veranschaulicht einen SERDES-Sender, der in der ebenfalls anhängigen Anmeldung US 2008/0260049 mit dem Titel „SERIALIZER/DESERIALIZER DEVICE” beschrieben ist. Eine kurze Beschreibung der SERDES-Vorrichtung folgt. Drei SERDES-Kanäle 692, 694, 696 sind gezeigt, obwohl der Mittelstufenkanal 694 optional ist. Der Sender (z. B. 698) für jeden Kanal ist dazu bestimmt, eine differentielle positive oder negative Spannung an ein differentielles Paar von 100 Ohm zu senden. Die Figur zeigt, wie ein Vollbrücken-FET-Schalter ein differentielles Push-Pull-Signal mit kleinen Schwingungen ansteuern kann, d. h. ohne eine volle VDD-Schwingung zu benötigen. Die Schaltungen 698 stellen analog Double-Pull-Double-Through-Schalter („double pull-double through”, DPDT) dar, deren Serienwiderstand eingestellt ist, mit der charakteristischen Impedanz des Übertragungsleitungsmediums zusammen zu passen. Das Wählen der Transistorgrößen auf nominal 50 Ohm Ein-Widerstand ermöglicht einen „Rückterminierungs”-Widerstand für die Übertragungsleitung, und dies ist ein sehr wichtiges Merkmal für die zweite Energiesparquelle, die aus der Empfängerimplementierung kommt. Der gleiche Versorgungsstrom durchläuft alle Kanäle, die effektiv „in Reihe” sind, teilt die Versorgungsspannung VDD (1,8 v gezeigt, 700) unter sich auf. Obwohl es nicht gezeigt ist, können aktive Regler die Zwischenspannungen steuern, und Shunt-Regler, die zwischen den verschiedenen Versorgungsschienen betrieben werden, würden die Ströme weiterhin geteilt halten.
Um zwei Schaltungen auf einen 1,8v-CMOS-Vorgang zu stapeln, werden PFETs 698 gewählt, um die Oberseite zu schalten, und NFETs 702 gewählt, um die Unterseiten zu schalten. Die Figur zeigt einen dritten „mittleren” Kanal 704, der NFETs verwendet, jedoch mit der Option, den FET mit höherer Spannung als Sourcefolger arbeiten zu lassen (wiederum für einen ungefähren Z0/2-charakteristischen Widerstand dimensioniert).
Die differentielle Spannung des SERDES-Senders beträgt 500 mV p-p (±250 mV) in Übereinstimmung mit PCI-Express-Mobile-Signalpegeln. Ein Strom in dem differentiellen Paar von Leitern 706 beträgt ±2,5 mA. Die Transistoren, die die positive oder negative differentielle Spannung errichten, sind kapazitiv an die Leitung gekoppelt, so dass das mittlere Gleichspannungsniveau an der Leitung Null ist. Eine optionale Vorverzerrungsschaltung wird vorgesehen.
Transistoren p50a und p50d (bei 698) weisen jeweils ein mit pserdrvb verbundenes Gate auf. Die Transistoren p50b und p50c (bei 698) weisen jeweils ein mit pserdrva verbundenes Gate auf. Wenn pserdrvb eingeschaltet ist (tief) steuern die Transistoren p50a und p50d die Übertragungsleitung mit einer differentiellen Spannung an tx0p, die positiver als tx0n ist und die ungefähr gleich 250 mV ist. Wenn pserdrva eingeschaltet ist (tief), steuern die Transistoren p50b und p50c die Übertragungsleitung mit einer differentiellen Spannung an tx0p, die negativer als tx0n ist und die ungefähr gleich 250 mV ist.
Man beachte, dass für die Übertragungsschaltung, die eine AC-gekoppelte Übertragungsleitung ansteuert, der Gleichstromleistungsverbrauch auf 0 abfällt, falls sich die Ausgangscodes nicht ändern. Dies unterstützt die Verwendung eines Grey-Codes in den Ausgangsbits anstatt eines binären Codes für die Senderdatenquelle. Ein Stapeln der Transmitter „in Reihe” spart Energie, indem drei Kanäle mit dem gleichen Strom laufen, ergibt aber das Problem, dass die Gleichstrompegel jeder Ausgabe sehr verschieden sind. Die Kondensatorkopplung eliminiert die Gleichstromkomponente, um jede Ausgabe hinsichtlich eines Signalpegels bei dem Übertragungsleitungsmedium identisch zu machen.
EMPFÄNGER
15B veranschaulicht einen SERDES-Empfänger 720 in Übereinstimmung mit der vorliegenden Erfindung. Für jeden der oben beschriebenen Kanäle gibt es einen SERDES-Empfänger 720, wie z. B. den in 3A gezeigten. Der Empfänger, der wie hier gezeigt, von einer Konstruktion mit geringer Leistung ist, ist als ein IP-Block oder als ein Schnittstellenchip geeignet. Der Empfänger kombiniert die Funktionen eines Abschlusses und eines Empfängerverstärkers.
Der SERDES-Empfänger weist in einer Ausführungsform der vorliegenden Erfindung ein Pegel-getriggertes Latch 722, das eine Spannungsänderung an dem differentiellen Paar 724 von Leitern erfasst und den zuletzt erfassten Zustand hält, eine Stromquelle 726 für den Latch, ein Paar von Kondensatoren 728 zum Koppeln des Latch an das differentielle Paar von Leitern, ein Paar von Pullups 730, die mit dem Latch verbunden sind, und ein Paar von Gleichstromabschlüssen 732 auf, deren Wert nicht notwendigerweise der Wert der charakteristischen Impedanz des differentiellen Leiterpaars 724 sein muss.
Der Empfänger ist für eine AC-Kopplung ausgelegt, braucht jedoch keinerlei speziell Gleichstrom-gewichtetes Codierungsschema und weist eine volle Kanalkapazität auf. Dies ist unterschiedlich von einem 8b/10b-Schema, bei dem das Medium dazu bestimmt sein muss, Signale einer sehr hohen Wiedergabetreue über einen Bereich der Bit-Rate/5 bis zur Bit-Rate/2 durchzulassen, was die effektiv benötigte Bandbreite mehr als 2:1 werden lässt, falls ein Rand für die stark vereinfachte RC-Koppelnatur des Filterns vorgegeben ist. Die Schaltung der vorliegenden Erfindung arbeitet durch einfaches Ignorieren des niederfrequenten Abfallens (welches als Konsequenz dessen erscheint, dass man ein potentielles Gleichstromausgangsschema hat), und zwar unter Verwendung eines RC-Filters und eines Pegel-getriggerten Latchs. Eine optionale, annähernde Spannungsverdopplung durch einen Abschluss mit hoher Impedanz kann dazu beitragen, mehr Leistung bzw. Energie einzusparen.
Das Pegel-getriggerte Latch 722 hat eine ersichtliche Schwelle mit Null-Differential, da das Latch einem differentiellen Verstärker ähnelt. Das Latch beginnt sich im Sinne eines empfangenen Signals von seinem bistabilen Zustand zu bewegen, wenn sich der positive (+) Eingang und der negative (–) Eingang nicht auf dem gleichen Potential befinden. Jenseits dieser Schwelle tendiert das Latch dazu, das Ungleichgewicht zu verstärken und unterstützt die Schwingung in Richtung des anderen bistabilen Zustands. Die „Abfall”-Natur des Signals bei den Empfängerabschlusswiderständen ist hier nicht von Belang, obwohl es für einen herkömmlichen Empfänger nicht akzeptabel erscheint, da keine Schaltung bei der vorliegenden Erfindung direkt diese Signale relativ zu einer besonders fixierten Erdung oder Spannungsreferenz durch eine Gleichstromverbindung erfasst.
Ein idealer Betrieb des Latch 722 tritt dann auf, wenn das bei einem Übergang empfangene Signal mit den selbstvorgespannten „Flip-Spannungen” übereinstimmt (d. h., die bistabilen Spannungen, die das Latch beibehalten würde, falls der Eingang getrennt würde). Für ein frequenzabhängiges verlustbehaftetes Medium wird die erwartete, ansteigende Schwingung, die jenseits der Übergangszeit gemessen wird, größtenteils durch das Hochpassfilter an der Vorderseite absorbiert.
Die Stromquelle 726 weist eine programmierbare Referenzquelle 734 mit einem Transistor nrxcm 736 auf, der diodenverbunden ist. Die Gate-Spannung des Transistors nrxcm 736 stellt den Strom in Transistoren nrxa und nrxb über Transistoren nlima und nlimb des Latch 722 ein. Die Empfindlichkeit des Latch 722 wird durch die Größe des Stroms in dem Latch eingestellt. Wenn eine positive Spannungsänderung an dem differentiellen Paar von Leitern stattfindet, wird ein positiv laufender Puls auf rxb, verglichen zu rxa, erzeugt. Dies lässt den Transistor nrxa einschalten und den Transistor nrxb ausschalten. Da das Gate von nrxa mit der Drain von nlimb verbunden ist und das Gate von nrxb mit der Drain von nlimb verbunden ist, hält das Latch 722 die zuletzt erfasste Änderung bei dem differentiellen Paar von Leitern auf der Leitung. Wenn eine negative Spannungsänderung im differentiellen Leiterpaar stattfindet, wird ein negativ verlaufender Puls, im Vergleich zu rxa, auf rxb erzeugt. Dieser Puls schaltet den Transistor nrxb ein und nxra aus, wobei ein neuer Zustand am differentiellen Leiterpaar gehalten wird.
Das Paar aus Kondensatoren 728, welches das Latch an das differentielle Paar 724 von Leitern koppelt, und die Pull-Up-Widerstände 730 stellen eine RC-Zeitkonstante ein, die länger als eine einzelne Bitzeit an der Leitung ist. Dies ermöglicht mehr als das Koppeln der Wellenfront an die Änderung auf der Leitung an das Latch und ermöglicht es dem Latch, eine Wirkung auf die Leitung zu haben.
Eine Vorverzerrung ist hier nicht streng erforderlich, selbst wenn der Kanal eine große frequenzabhängige Schwächung aufweist. Mit der richtigen Wahl der RC-Zeitkonstanten werden lediglich Übergänge durch das Latch bewirkt, nicht aber auf das tatsächliche Niveau der Eingänge. Auch gibt es wenig Speicher für frühere Bits, der länger als eine Bitzeit ist. Das Latch tendiert tatsächlich dazu, jeglichem Anstieg eines Signalsniveaus jenseits des ersten Übergangs, automatisch kompensierend, bis zu einem gewissen Grad für eine Dispersion entgegenzuwirken. Es ist wichtig festzustellen, dass die Schaltung nicht eine Differenzierschaltung ist und einer hochfrequenten Rauschempfindlichkeit nicht unterworfen ist. Wie zuvor erwähnt, sind alle Zeitkonstanten in der Größenordnung von bzw. länger als eine Bitzeit. In den gegebenen Beispielschaltungen ist die RC-Zeitkonstante der Sendeschaltung ungefähr 100 pF × 50 Ω = 5 ns und die Zeitkonstante des Latch ist 1 kΩ × 2 pF = 2 ns. Die Signale bei rxa und rxb sind im Wesentlichen genaue Reproduktionen der über die Übertragungsleitungen übertragenen Signale, wobei alle Gleichstromkomponenten und niederfrequenten Komponenten im Wesentlichen entfernt sind. Schwingungen, die höher als eine Schwelle (Übersteuerung) der Eingangsstufe sind, sind ebenfalls akzeptabel und die Schaltung verhält sich richtig; es ist jedoch am besten, die Schwelle für eine optimale Rauschimmunität anpassend anzupassen.
ADAPTIVER ABSCHLUSS
Eine verbesserte Implementierung trimmt sich selbst auf einer Bit-um-Bit-Basis (oder länger), um die Eingangs-„Schwelle” des Pegel-getriggerten Latch anzupassen. Vorausgesetzt, dass der Differenzstrom im Latch 722 die „Flip-Spannungen” des Latch effektiv einstellt und die „Schwelle” exakt halb so groß wie diese „Flip-Spannungs”-Differenz ist (der Signalpegel, der überwunden werden muss, um den Eingangszustand zu ändern), gibt es einen Mechanismus, um die Schwelle zu ändern. Idealerweise springt das Eingangssignal bei exakt einem Doppelten dieses Minimums. Um zu bestimmen, wann die korrekte Schwelle erreicht ist, wirkt eine „Welligkeitdetektor”-Schaltung 736 als synchroner Demodulatordetektor mit einem Ausgang, der +ve oder –ve differentiell gegenüber einem Überschwingen oder Unterschwingen relativ zum Doppel der Schwelle entspricht. Wenn man bei der richtigen Schwelle arbeitet (Vorstrom stellt dies ein), gibt es nahezu keine Ausgabe aus dem synchronen Demodulator/Detektor, und das Überschwingen und Unterschwingen sind näherungsweise gleich.
Ein Merkmal dieser Schaltung ist die statische Leitung von Null im Sender. Ungleich der Schemata, die einen Gleichstrominhalt bei der Quelle verbieten, fällt bei der vorliegenden Erfindung der Übertragungsleitungsstrom schnell und vorteilhafterweise auf Null ab, wenn eine kontinuierliche Kette von Nullen oder Einsen gesendet wird.
EINSEITIGE IMPLEMENTIERUNG
Das angegebene Beispiel diente für ein differentielles Meldeformat. Ein äquivalentes einseitiges System ergibt sich ohne Umschweife und kann eine Bandbreite potentiell erhöhen bzw. einen Pin-Zähler verringern. Die größten Teile der Signalintegritätsvorteile, die verschiedenen Systemen eigen sind, werden hier durch eine AC-Kopplung und eine niederfrequente Unterdrückung des HochpasfFilters erzielt. Um den allgemeingültigen Glauben zu widerlegen, dass der differentielle Weg der einzige Weg ist, um geringes Rauschen zu erhalten, ist zu bemerken, dass RF-Quellen mit niedrigem Rauschen historisch immer einseitig waren, während eine Rauschimmunität über die Frequenzselektivität der RF-Schaltung erzielt wird. Kommerzielle AM- und PM-Frequenzsynthesizer mit sehr niedrigem Rauschen verwenden universell ein koaxiales, einseitiges Kabel mit 50 Ohm und einen Stecker.
Ein einpoliger RC-Hochpassfilter ist gezeigt, ein mehrpoliger RC- bzw. andere Arten von Filter können verwendet werden. Niederfrequentes Rauschen ist vollkommen unwichtig. Es ist wiederum festzustellen, dass dies keine Differenzierschaltung ist, wobei die Zeitkonstante im Allgemeinen nicht kleiner als 1 Bitzeit oder höher ist.
15C zeigt die für den einseitigen Empfänger erforderliche Schaltung. Bei der bevorzugten Implementierung hat die Konstruktion ohne Widerstände und unter Verwendung angepasster Transistoren vier Hauptteile, (i) eine aktive Widerstandsvorrichtung 820, (ii) ein erstes invertierendes Übertragungswirkleitwert-Verstärkerungselement 822, (iii) einen Rückkopplungsweg für Hysteresen 824a, b und (iv) ein zweites invertierendes Übertragungswirkleitwert-Verstärkerelement 826. Das zweite invertierende Übertragungswirkleitwert-Verstärkerelement 826 ist optional und unterstützt das Verbringen der empfangenen Signale auf vollständige logische Pegel. Eine aktive Widerstandsvorrichtung 820, wie z. B. ein selbstvorgespannter CMOS-Inverterer (der Ausgang des Inverterers ist mit dem Eingang verbunden), wird zum Implementieren des Eingangs-„Widerstands” verwendet. Der Widerstand arbeitet mit dem Eingangskoppelkondensator 828 (wahrscheinlich auf dem Chip), um ein einpoliges Hochpassfilter zu bilden. Ein selbstvorgespannter CMOS-Inverterer (wie z. B. 820) weist einen stabilen Spannungspunkt auf, der ungefähr 1/2 VDD beträgt, wobei der Widerstand aber, der in dem gemeinsamen Ausgangs-/Rückkopplungsknoten schaut, 1/g_m der Vorrichtungen beträgt, wobei g_m der Übertragungswirkleitwert des Transistors ist. Dieser Widerstand hat typischerweise 550 Ohm bei den gezeigten Transistorgrößen. Deshalb weist das Hochpassfilter einen Pol bei 1/RC = 1/(550 × 0,6 pF) ≈ 0,5 GHz. Bei einer Ausführungsform sind die ersten und zweiten invertierenden Übertragungswirkleitwert-Verstärkerungselemente 822, 826 erste und zweite CMOS-Inverter. Der erste CMOS-Inverter 822 weist eine normale Inverter-Konfiguration mit relativ großen Transistoren auf. Die Rückkopplungstransistoren 824b im Rückkopplungspfad, die hinsichtlich einer Größe kleiner als diese im ersten Inverter sind, weisen eine normale Inverter-Konfiguration auf und erzeugen Hysteresen um die Schwelle des selbstvorgespannten Inverters. Der zweite Inverter 826 ist konfiguriert, um das rxampl-Signal auf eine volle Schwingungslogik beim rx-Ausgang zu verstärken, um einen Flip-Flop-D-Eingang (nicht gezeigt) anzusteuern. Die Vorspannung und das Eingangsfilter unterstützen ebenfalls eine Unterdrückung eines Leistungsversorgungsrauschens.
Obwohl die vorliegende Erfindung mit beachtlichem Detail unter Bezugnahme auf gewisse bevorzugte Versionen davon beschrieben wurde, sind andere Versionen möglich. Deshalb ist der Schutzbereich nicht auf die Beschreibung der bevorzugten Versionen, die hier enthalten sind, beschränkt, sondern wird lediglich durch die beigefügten Ansprüche definiert.

Claims

System (20) zum Umsetzen eines analogen Signals (V_IN) in ein digitales Signal, wobei das System aufweist: einen mehrphasigen Oszillator (22) mit einer Oszillationsperiode, der eine Vielzahl von Phasensignalen (B0 ... Bn) vorsieht, wobei jedes mit der Periode des mehrphasigen Oszillators schwingt; eine Schaltung (24) zum Abtasten und Halten, um während eines Abtastintervalls ein analoges Signal in Reaktion auf ein Phasensignal (B0 ... Bn) des mehrphasigen Oszillators zu erfassen und um das abgetastete analoge Signal (V_IN) am Ende des Abtastintervalls zu halten; einen Sägezahngenerator (26), der mit dem Ausgang der Schaltung zum Abtasten und Halten bei einem Flankenknoten verbunden ist, wobei der Sägezahngenerator (26) betrieblich ist, ein Flankensignal zu erzeugen, das bei der Spannung des gehaltenen analogen Signals (V_IN) startet; einen Komparator (28, 90), der einen Übergang in einem Ausgangssignal ermöglicht, wenn das Flankensignal die Referenzspannung während eines Umsetzintervalls überschreitet, das dem Abtastintervall folgt; und einen Zeit-Digital-Umsetzer (30, 56), der mit dem Ausgang des Komparators verbunden ist, wobei der Zeit-Digital-Umsetzer (30, 56) betrieblich ist, während des Umsetzintervalls unter Verwendung von Phasensignalen (B0 ... Bn) des mehrphasigen Oszillators (22) das Komparatorausgangssignal abzutasten und das Komparatorausgangssignal in ein digitales Signal mit mehreren Bits (b1 ... bN) umzusetzen.
System zum Umsetzen nach Anspruch 1, wobei der mehrphasige Oszillator (22) ein Dreh-Wanderwellen-Oszillator (152) ist.
System zum Umsetzen nach Anspruch 1, wobei die Schaltung (24) zum Abtasten und Halten einen NMOS-Transistor (52) mit einem Gate, einer Source und einer Drain und einen Kanal aufweist, der zwischen der Source und der Drain definiert ist, wobei das Gate mit dem Phasensignal (B0 ... Bn) des mehrphasigen Oszillators (22) verbunden ist und wobei der Kanal zwischen dem analogen Signal (V_IN) und dem Flankenknoten verbunden ist.
System zum Umsetzen nach Anspruch 1, wobei die Schaltung (24) zum Abtasten und Halten aufweist: ein Eingangsschwächungsglied (82), das zwischen dem analogen Signal (V_IN) und einer ersten Referenzspannung verbunden ist und das einen ersten geschwächten Signalausgang und einen zweiten geschwächten Signalausgang aufweist; einen Kondensator zum Halten eines abgetasteten analogen Signals mit einer Elektrode, die mit der ersten Referenzspannung verbunden ist; einen Abtasttransistor (84) mit einem Gate, einer Source und einer Drain und einem Kanal, der zwischen der Source und der Drain definiert ist, wobei der Kanal des Abtasttransistors (84) zwischen dem zweiten Signalausgang des Eingangsschwächungsglieds (82) und der anderen Elektrode des Haltekondensators verbunden ist; einer Vorlade-/Entladeschaltung, die zwischen der ersten und zweiten Versorgungsspannung verbunden ist und die einen mit dem Gate des Abtasttransistors (84) verbundenen Ausgang und einen mit einem das Abtastintervall definierenden Signal verbundenen Eingang aufweist, wobei die Vorlade-/Entladeschaltung das Gate des Abtasttransistors (84) in Richtung einer zweiten Versorgungsspannung während des Abtastintervalls zieht und das Gate des Abtasttransistors (84) ansonsten auf die erste Versorgungsspannung entlädt; und einer Sourcefolgerschaltung (264) mit einem Freigabeeingang (A12), der mit einem Signal vom mehrphasigen Oszillator verbunden ist, wobei das Signal hinsichtlich einer Phase im Vergleich zu dem Abtastintervallsignal leicht früher ist, wobei die Sourcefolgerschaltung (264) zwischen dem ersten Signalausgang des Eingangsschwächungsglieds (82) und dem Gate des Abtasttransistors (84) derart verbunden ist, dass das Gate des Abtasttransistors (84) der Spannung des ersten Ausgangs folgt, wenn die Sourcefolgerschaltung (264) freigegeben ist.
System zum Umsetzen nach Anspruch 1, wobei das analoge Signal (V_IN) eine Anstiegsrate aufweist; und des Weiteren eine Zusatzschaltung (284) zum Abtasten und Halten aufweist, um eine Anzeige der Anstiegsrate des analogen Signals (V_IN) abzutasten und um die abgetastete Anstiegsrate zur Verwendung bei einem Korrigieren des abgetasteten und gehaltenen analogen Signals halt.
System zum Umsetzen nach Anspruch 5, wobei die Zusatzschaltung (284) zum Abtasten und Halten aufweist: eine RC-Schaltung (282) zum Bereitstellen einer differenzierten Version des analogen Signals (V_IN) bei einem Ausgangsknoten; eine Zusatzschaltung (284) zum Abtasten und Halten, die mit dem Ausgangsknoten der RC-Schaltung (282) verbunden ist und die betrieblich ist, das differenzierte analoge Signal (V_IN) während des Abtastintervalls zu erfassen und das abgetastete differenzierte analoge Signal am Ende des Abtastintervalls zu halten; und eine Auswahlschaltung, die mit dem Ausgang der Zusatzschaltung (284) zum Abtasten und Halten verbunden ist und die betrieblich ist, eine Auswahl von entweder einer positiven oder einer negativen Version des abgetasteten differenzierten analogen Signals freizugeben, wobei das positive oder negative Signal verwendet wird, um das abgetastete und gehaltene analoge Signal zu korrigieren.
System zum Umsetzen nach Anspruch 1, wobei der Sägezahngenerator (26) eine Vielzahl von Kondensatoren (C_B0 ... C_BN) aufweist, die jeweils eine erste Platte, die mit einem gemeinsamen Knoten (70) verbunden ist, und eine zweite Platte aufweisen, die mit einem der Phasensignale (B0 ... Bn) des mehrphasigen Oszillators verbunden ist, wobei der gemeinsame Knoten (70) der Vielzahl von Kondensatoren (C_B0 ... C_BN) mit dem Flankenknoten (ing) verbunden ist.
System zum Umsetzen nach Anspruch 1, wobei der Sägezahngenerator (26) eine Stromquelle aufweist, die mit einer Stromquelle in dem Flankenknoten (ing) verbunden ist.
System zum Umsetzen nach Anspruch 8, wobei die Stromquelle aufweist: eine Referenzstromquelle; und einen Stromspiegeltransistor, in welchen die Referenzstromquelle reflektiert wird, wobei der Stromspiegeltransistor einen Strom in dem Flankenknoten (ing) ansteuert.
System zum Umsetzen nach Anspruch 1, wobei der Komparator (28) einen NMOS-Transistor (54) aufweist, der ein Gate, eine Source und eine Drain aufweist und der einen Kanal zwischen der Source und der Drain definiert, wobei das Gate mit dem Flankenknoten (ing) verbunden ist, wobei der Kanal zwischen dem Ausgang des Komparators (28) und dem Referenzspannungsknoten verbunden ist.
System zum Umsetzen nach Anspruch 1, wobei der Komparator (90) erste, zweite und dritte NMOS-Transistoren (92, 94, 96) mit jeweils einem Gate, einer Source und einem Drain und einem Kanal aufweist, der zwischen der Source und der Drain definiert ist, wobei die Kanäle der ersten, zweiten und dritten NMOS-Transistoren (92, 94, 96) in Serie zwischen einer ersten Referenzspannung und einer zweiten Referenzspannung verbunden sind, wobei das Gate des ersten Transistors (96) mit einem Phasensignal (B0) des mehrphasigen Oszillators verbunden ist, wobei das Gate des dritten Transistors (94) mit dem Komplement des Phasensignals (B0) verbunden ist, welches mit dem Gate des ersten Transistors verbunden ist, wobei das Gate des zweiten Transistors mit dem Flankenknoten (ing) verbunden ist und wobei der Ausgang (comp) des Komparators (90) mit der Drain des zweiten Transistors verbunden ist.
System zum Umsetzen nach Anspruch 1, wobei der Zeit-Digital-Umsetzer (56) eine Vielzahl von NMOS-Transistoren (A0 ... An) aufweist, die jeweils ein Gate, eine Source und eine Drain und einen Kanal aufweisen, der zwischen der Source und der Drain definiert ist, wobei jeder Kanal zwischen dem Komparatorausgang (comp) und einem Bit (b0 ... bN) des digitalen Signals verbunden ist und wobei jedes Gate mit einem der Phasensignale (B0 ... Bn) des mehrphasigen Oszillators (22) verbunden ist.
System zum Umsetzen nach Anspruch 1, das des Weiteren eine Eingangsschwächungsschaltung (82) aufweist, die mit einem primären analogen Signal verbunden ist, um das primäre analoge Signal zur Verwendung durch die Schaltung (24) zum Abtasten und Halten zu schwachen.
System zum Umsetzen nach Anspruch 1, wobei die Schaltung (24) zum Abtasten und Halten aus einer Vielzahl von Fragmenten zum Abtasten und Halten gebildet wird; wobei der Sägezahngenerator (26) aus einer Vielzahl von entsprechenden Sägezahngeneratorfragmenten gebildet wird; wobei der Komparator (28) aus einer Vielzahl von entsprechenden Komparatorfragmenten gebildet wird; und wobei das System des Weiteren eine Kalibrierungsschaltung (360) zum Kalibrieren des Umsetzers während des Betriebs des Umsetzers aufweist, wobei die Kalibrierungsschaltung (360) ein Fragment aus der Vielzahl von Abtast- und Halte-, und entsprechenden Sägezahngenerator- und Komparatorfragmenten kalibriert, während die anderen Abtast- und Halte-, und entsprechenden Sägezahngenerator- und Komparatorfragmente beim Betrieb der Schaltung zum Abtasten und Halten verwendet werden.
System zum Umsetzen nach Anspruch 14, wobei jedes der Fragmente zumindest eine Versatzschaltung und eine Skalierschaltung aufweist, wobei die Versatzschaltung in Reaktion auf einen Kalibrierungseingang betrieblich ist, um die Startspannung der Flanke zu ändern, und wobei die Skalierungsschaltung in Reaktion auf einen Kalibrierungseingang betrieblich ist, um die Anstiegsrate der Flanke zu ändern; und wobei die Kalibrierungsschaltung aufweist: eine erste Referenzspannungsquelle zum Vorsehen einer Spannung, die beim Kalibrieren des Versatzes des Systems verwendet wird; eine zweite Referenzspannungsquelle zum Vorsehen einer Spannung, die beim Kalibrieren der Skalierung des Systems eingesetzt wird; einen Controller zum Vorsehen von Kalibrierungssignalen, der eines der Fragmente zum Kalibrieren, der andere Fragmente für einen Betrieb und der entweder die erste oder zweite Referenzspannung zur Verwendung bei der Kalibrierung auswählt, einen Kalibrierungs-Zeit-Digital-Umsetzer (392), der mit dem ausgewählten Fragment des Komparators verbunden ist und betrieblich ist, ein digitales Signal vorzusehen, das die Spannung einer ausgewählten Referenzspannungsquelle für das ausgewählte Fragment repräsentiert; einem Versatz-DAC (404), der mit dem Kalibrierungs-Zeit-Digital-Umsetzer verbunden ist, um das digitale Signal zu empfangen und der betrieblich ist, um eine Kalibrierungseingabe an die Versatzschaltung bereitzustellen; und einem Skalierungs-DAC (402), der mit dem Kalibrierungs-Zeit-Digital-Umsetzer verbunden ist, um das digitale Signal zu empfangen und der betrieblich ist, um eine Kalibrierungseingabe an die Skalierungsschaltung zu liefern.
System zum Umsetzen nach Anspruch 1, wobei der mehrphasige Oszillator (22) ein Drehoszillator (152) mit Schaltelementen ist, die eine Wanderwelle im Oszillator beibehalten.
Verfahren zum Umsetzen eines analogen Signals in ein digitales Signal, wobei das Verfahren aufweist: Abtasten und Halten des analogen Signals (V_IN) in Reaktion auf eine Anzahl von Phasensignalen (B0 ... Bn) eines mehrphasigen Oszillators (22); und nach einem Halten des analogen Signals (V_IN), Erzeugen eines Flankensignals, das bei der Spannung des gehaltenen analogen Signals beginnt, Vergleichen des Flankensignals mit einer Spannungsreferenz und Vorsehen eines Übergangs eines Vergleichssignals, wenn das Rampensignal die Spannungsreferenz überschreitet, und Umsetzen des Vergleichssignals in ein digitales Signal mit mehreren Bit (b0 ... bN) durch Abtasten des Vergleichssignals mit Phasen des mehrphasigen Oszillators (22).
Verfahren zum Umsetzen nach Anspruch 17, wobei das digitale Signal mit mehreren Bit (b0 ... bN) ein Thermometer-Code ist; und des Weiteren ein Umsetzen des Mehrbitsignals in ein binäres codiertes Signal aufweist.
Verfahren zum Umsetzen nach Anspruch 17, wobei die Schritte eines Abtastens und Haltens und eines Flankenerzeugens durch eine Schaltung durchgeführt werden, die aus einer Vielzahl von Fragmenten gebildet wird, wobei jedes Fragment einen Versatz- und Skalierungseingang aufweist; und wobei ein Durchführen der Kalibrierungsoperation aufweist: Auswählen eines Fragments aus der Vielzahl der Schaltungsfragmente zum Kalibrieren; Auswählen eines ersten Spannungsreferenzsignals oder eines zweiten Spannungsreferenzsignals; Erfassen eines Fehlers zwischen dem Schaltungsfragment und dem ausgewählten Spannungsreferenzsignal; und Anwenden des Fehlers auf den Versatzeingang oder den Skalierungseingang des Schaltungsfragments in Abhängigkeit von dem ausgewählten Spannungsreferenzsignal, um den Fehler zu verringern.
Analog-Digital-Umsetzersystem (470), das aufweist: eine Vielzahl N von Umsetzereinheiten (472), wobei jede Einheit (472) ein Umsetzersystem (20) gemäß Anspruch 1 ist, wobei der mehrphasige Oszillator (22) jeder Einheit ein Dreh-Wanderwellen-Oszillator (152) ist, wobei jeder Dreh-Wanderwellen-Oszillator (152) mit zumindest einem benachbarten Oszillator derart verbunden ist, dass jede Einheit (472) mit der gleichen Frequenz und Phase betrieblich ist, wobei jede Umsetzereinheit (472) das umzusetzende analoge Signal empfängt, wobei jeder Umsetzer (472) Steuereingänge aufweist, die es ermöglichen, dass er für einen normalen Betrieb oder eine Kalibrierung ausgewählt wird, und wobei jede Umsetzereinheit (472) eine Umsetzrate von R und ein gleich großes digitales Signal mit mehreren Bits aufweist; eine Steuerschaltung (660) zum Auswählen einer der Umsetzeinheiten (472) zum Kalibrieren und zum Auswählen der restlichen Einheiten (472) für einen normalen Betrieb, wobei die Anzahl von Einheiten N – 1, die für einen normalen Betrieb ausgewählt wird, die Umsetzrate (N – 1)·R sein lassen, wobei jede Umsetzung eine bestimmte Anzahl von Bits aufweist, wobei die Steuerschaltung betrieblich ist, das digitale Signal mit mehreren Bits aus jeder Umsetzung bereitzustellen; eine Hochfahrschaltung (476), die mit einem Referenztakt (474) und mit jedem der Oszillatoren verbunden ist, um jeden Oszillator in der gleichen Richtung drehen zu lassen; und einem Phasenregelkreis (478), der mit dem Referenztakt (474) verbunden ist, um jeden der Oszillatoren mit dem Referenztakt (474) zu verriegeln.
Analog-Digital-Umsetzsystem nach Anspruch 20, wobei jede Umsetzeinheit eine Kalibrierungsschaltung (480) aufweist und einen Satz von Kalibrierungen steuert, die die Kalibrierungsschaltung (480) betreiben; das des Weiteren einen Kalibrierungsgenerator aufweist, der ein analoges Kalibrierungssignal an jede der Umsetzeinheiten (472) liefert; wobei die Steuerschaltung (660) betrieblich ist, eine der Umsetzeinheiten (472) für eine Kalibrierung auszuwählen, das analoge Kalibrierungssignal zu erzeugen und die Kalibrierungssteuerungen der ausgewählten Umsetzeinheit (472) anzupassen, damit die Einheit (472) kalibriert wird.
Analog-Digital-Umsetzsystem nach Anspruch 21, wobei die Kalibrierungsschaltung einen Flankenversatz-DAC aufweist.
Analog-Digital-Umsetzsystem nach Anspruch 21, wobei die Kalibrierungsschaltung eine Flankenverstärkungs-DAC aufweist.