JP5800028B2 - Ａｄｐｌｌ - Google Patents

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Description

本発明は、ＡＤＰＬＬに関する。
従来より、基準信号生成器、制御発振器、ＴＤＣ（Time to Digital Converter）、デジタルフィルタ、位相検出器、アナログフィルタ、増幅器、ロック検出器及びスイッチを有する位相同期回路がある。
特開２００９−１９４６１１号公報
しかしながら、ＴＤＣは複数のインバータを有し、インバータの遅延時間を用いて量子化を行っているため、従来の位相同期回路の分解能は、ＴＤＣのインバータの遅延時間の制約を受けていた。インバータの遅延時間には限界があるため、従来の位相同期回路は、高いクロック周波数に十分に対応できず、分解能が低いという課題があった。
そこで、分解能の高いＡＤＰＬＬ（All Digital Phase Locked Loop）を提供することを目的とする。
本発明の実施の形態のＡＤＰＬＬは、デジタル制御発振器と、前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第２カウンタと、前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、前記第２カウンタによってカウントされる逓倍数と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるＡＤＣと、前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣでロックさせた状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣでのロックポイントを実現するスルーレートに設定する制御部とを含む。
分解能の高いＡＤＰＬＬを提供することができる。
比較例のＡＤＰＬＬ３００の構成を示すブロック図である。 比較例のＡＤＰＬＬ３００の動作を示すタイミングチャートである。 比較例のＡＤＰＬＬ３００のＴＤＣ３の回路構成を示す図である。 比較例のＡＤＰＬＬ３００のＴＤＣ３の動作の一例を示すタイミングチャートである。 実施の形態１のＡＤＰＬＬ１００を含む携帯電話端末機５００を示す図である。 実施の形態１のＡＤＰＬＬ１００の構成を示すブロック図である。 実施の形態１のＡＤＰＬＬ１００の８ビットのＡＤＣ７０の分解能を説明する図である。 実施の形態１のＡＤＰＬＬ１００のＤＣＯ１の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＤＣＯ１に含まれる可変キャパシタの回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＬＰＦ４０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のスルーレート調整バッファ６０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。 実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合のＡＤＣ７０の出力コードの平均値の変化の一例を示す図である。 実施の形態１のＡＤＰＬＬ１００と、比較例のＡＤＰＬＬ３００とのインバンド位相ノイズのシミュレーション結果を示す図である。 実施の形態２のＡＤＰＬＬの構成を示すブロック図である。 実施の形態２のＡＤＰＬＬ２００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。 実施の形態２のＡＤＰＬＬ２００がＴＤＣ５０からＡＤＣ７０に切り替える際の処理で用いる４ビットのテーブルデータの一例を示す図である。
以下、本発明のＡＤＰＬＬ（All Digital Phase Locked Loop）を適用した実施の形態について説明する。
まず、実施の形態のＡＤＰＬＬについて説明する前に、比較例のＡＤＰＬＬとその課題について説明する。
図１は、比較例のＡＤＰＬＬ３００の構成を示すブロック図である。
比較例のＡＤＰＬＬ３００は、主な構成要素として、ＤＣＯ（Digital Controlled Oscillator：デジタル制御発振器）１、ロジック回路２、及びＴＤＣ（Time to Digital Converter）３を含む。ロジック回路２は、主な構成要素として、ＤＣＯＣＫカウンタ２Ａ、ＦＣＷ（Frequency Command Word）カウンタ２Ｂ、加算器２Ｃ、及びＬＰＦ（Low Path Filter）２Ｄを有する。
ＤＣＯ１は、ロジック回路２の出力側に接続されており、ＬＰＦ２Ｄから出力される制御電圧が入力される。ＤＣＯ１は、ＬＰＦ２Ｄから入力される制御電圧に基づいて位相を調整したクロックＤＣＯＣＫを出力する。
ロジック回路２は、ＡＤＰＬＬ３００のうち、例えば、半導体集積回路（ＬＳＩ：Large Scale Integration circuit）によって実現されるデジタル回路である。
ロジック回路２の内部では、ＤＣＯＣＫカウンタ２Ａ及びＦＣＷカウンタ２Ｂの出力が加算器２Ｃの入力端子に接続されている。ＤＣＯＣＫカウンタ２Ａの出力は、極性が反転されて加算器２Ｃに入力される。加算器２Ｃの入力端子には、ＴＤＣ３も接続されている。加算器３Ｃの出力端子は、ＬＰＦ２Ｄの入力端子に接続されている。ＬＰＦ２Ｄの出力端子は、ＤＣＯ１の入力端子に接続されている。
ＤＣＯＣＫカウンタ２Ａには、ＤＣＯ１のクロックＤＣＯＣＫが帰還されて入力される。ＤＣＯＣＫカウンタ２Ａは、ＤＣＯ１から入力されるクロックＤＣＯＣＫをカウントし、ＴＤＣ３からリタイミング信号RETIMINGが入力されると、カウント数を加算器２Ｃに出力する。ＤＣＯＣＫカウンタ２Ａのカウント数は、極性が負の符号に反転されて加算器２Ｃに入力される。
ＦＣＷカウンタ２Ｂは、逓倍数を表すＦＣＷ（Frequency Command Word）が設定される。ＦＣＷは、リファレンスクロックの１周期に含まれるクロックＤＣＯＣＫの数を表す設定値である。
ここで、リファレンスクロックは、ＡＤＰＬＬ３００の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、ＦＣＷが１００に設定されていることとする。
ＦＣＷカウンタ２Ｂは、ＴＤＣ３からリタイミング信号RETIMINGが入力される度に逓倍数ＦＣＷを積分することによってカウントを行い、カウント数を加算器２Ｃに出力する。
加算器２Ｃは、ＦＣＷカウンタ２Ｂから入力されるカウント数からＤＣＯＣＫカウンタ２Ａから入力されるカウント数を減算した値に、ＴＤＣ３から入力される遅延量を加算して出力する。加算器２Ｃの出力は位相誤差を表す位相誤差信号PHASEであり、ＬＰＦ２Ｄに入力される。
ＬＰＦ２Ｄは、所謂ループ回路である。ＬＰＦ２Ｄは、加算器２Ｃから入力される位相誤差信号PHASEを積分し、ＤＣＯ１の制御電圧として出力するフィルタである。ＬＰＦ２Ｄは、ＴＤＣ３からリタイミング信号RETIMINGが入力されると、制御電圧をＤＣＯ１に出力する。
ＴＤＣ３は、スタート端子(START)にリファレンスクロックＲＥＦＣＬＫが入力され、ストップ端子(STOP)にクロックＤＣＯＣＫが入力される。ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を表す遅延信号を加算器２Ｃに入力する。
ＴＤＣ３が出力する遅延量は、リファレンスクロックＲＥＦＣＬＫの立ち上がりから、そのリファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
また、ＴＤＣ３は、スタート端子(START)にリファレンスクロックＲＥＦＣＬＫが入力された後に、ストップ端子(STOP)に最初のクロックＤＣＯＣＫが入力されると、リタイミング信号RETIMINGを出力する。リタイミング信号RETIMINGは、ＤＣＯＣＫカウンタ２Ａ、ＦＣＷカウンタ２Ｂ、及びＬＰＦ２Ｄに入力される。
このようなＡＤＰＬＬ３００は、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
次に、図２を用いて、逓倍数設定１００の場合の比較例のＡＤＰＬＬ３００の動作について説明する。
図２は、比較例のＡＤＰＬＬ３００の動作を示すタイミングチャートである。
図２（Ａ）は、リファレンスクロックＲＥＦＣＬＫを示す。図２（Ｂ）は、クロックＤＣＯＣＫを示す。図２（Ｃ）は、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯを実線で示し、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷを破線で示す。カウント数ＮＦＣＷがカウント数ＮＤＣＯと等しい部分については、実線のみを示す。また、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは、リタイミング信号RETIMINGがＤＣＯＣＫカウンタ２Ａに入力された時点の値を示す。
図２（Ｄ）は、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣを示す。図２（Ｅ）は、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値を示す。図２（Ｆ）は、カウント数ＮＤＣＯの期待値Ｘから、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙを引いた値を示す。
ここで、カウント数ＮＤＣＯの期待値Ｘは、リファレンスクロックＲＥＦＣＬＫの立ち上がりの度に、１００ずつ増大する値であり、リファレンスクロックＲＥＦＣＬＫの周期数Ｎに１００を乗じて求まる値である。なお、周期数Ｎは、１以上の整数である。
また、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差は、期待値Ｘ個分のクロックＤＣＯＣＫの幅から、Ｎ周期分のリファレンスクロックの幅を引いた値である。
図２（Ｇ）は、リファレンスクロックＲＥＦＣＬＫの各周期において、加算器２Ｃから出力される位相誤差信号PHASEを示す。
図２（Ａ）に示すリファレンスクロックＲＥＦＣＬＫに対して、ＤＣＯ１が出力するクロックＤＣＯＣＫが図２（Ｂ）に示すように得られているとする。
ＤＣＯＣＫカウンタ２Ａは、リタイミング信号RETIMINGが入力される度にカウント数ＮＤＣＯを出力する。すなわち、ＤＣＯＣＫカウンタ２Ａは、リファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックの一つ前のクロックまでのカウント数をリタイミング信号RETIMINGが入力される度に出力する。
図２（Ｂ）に示すように、時刻ｔ０からＤＣＯＣＫカウンタ２Ａがカウントを開始し、時刻ｔ１において、１００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α１だけ遅延しているとする。
このような状況では、図２（Ｃ）に示すように、時刻ｔ１の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯと、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは、ともに１００になる。
そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α１となる。遅延量α１は、時刻ｔ１におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、１００−α１となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（１００）から期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（α１）を引いた値は、１００−α１となる。
この結果、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEは、α１となる。
次に、時刻ｔ２では、図２（Ａ）及び（Ｂ）に示すように、２００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α２'だけ進んでいるとする。
このような状況では、図２（Ｃ）に示すように、時刻ｔ２の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは２０１になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは２００になる。
すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ１から時刻ｔ２の間に、クロックＤＣＯＣＫを１０１個カウントしたことになる。
そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α２となる。遅延量α２は、時刻ｔ２におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、２０１−α２となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（２００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（−α２'）を引いた値は、２００＋α２'となる。
ここで、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α２）については、α２＝１−α２'が成立する。このため、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値（２０１−α２）と、カウント数ＮＤＣＯの期待値Ｘ（２００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（−α２'）を引いた値（２００＋α２'）は等しくなる。
そして、カウント数ＮＦＣＷ（２００）からカウント数ＮＤＣＯ（２０１）を減算した値に、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α２＝１−α２'）を加算すると、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEとして、−α２'が求まる。
ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫの立ち上がりと、この立ち上がりよりも後で最初のクロックＤＣＯＣＫの立ち上がりとの位相差を遅延量ＤＴＤＣとして出力する。遅延量ＤＴＤＣは、時間軸方向で正方向における遅延量である。
ＴＤＣ３は、時間軸方向における正方向の遅延量を検出することはできるが、時間軸方向における負方向の位相差を検出することはできない。すなわち、ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫの立ち上がりよりも前に立ち上がったクロックＤＣＯＣＫとの位相差を検出することはできない。
従って、上述のように、リファレンスクロックＲＥＦＣＬＫの立ち上がりよりも前に、本来位相差を検出したい２００個目のクロックＤＣＯＣＫの立ち上がりがある場合は、ＴＤＣ３は、２０１個目のクロックＤＣＯＣＫと、リファレンスクロックＲＥＦＣＬＫの立ち上がりとの位相差である遅延量α２を検出する。
そして、ＡＤＰＬＬ３００は、遅延量α２を用いて、位相誤差信号PHASE（−α２'）を求めている。
次に、時刻ｔ３では、図２（Ａ）及び（Ｂ）に示すように、３００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α２だけ遅れているとする。
このような状況では、図２（Ｃ）に示すように、時刻ｔ３の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは３００になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは３００になる。
すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ２から時刻ｔ３の間に、クロックＤＣＯＣＫを９９個カウントしたことになる。
そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α３となる。遅延量α３は、時刻ｔ３におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、３００−α３となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（３００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（α３）を引いた値は、３００−α３となる。
この結果、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEは、α３となる。
次に、時刻ｔ４では、図２（Ａ）及び（Ｂ）に示すように、４００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α４'だけ進んでいるとする。
このような状況では、図２（Ｃ）に示すように、時刻ｔ４の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは４０１になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは４００になる。
すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ３から時刻ｔ４の間に、クロックＤＣＯＣＫを１０１個カウントしたことになる。
そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α４となる。遅延量α４は、時刻ｔ４におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、４０１−α４となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（４００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（−α４'）を引いた値は、２００＋α４'となる。
ここで、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α４）については、α４＝１−α４'が成立する。このため、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値（４０１−α４）と、カウント数ＮＤＣＯの期待値Ｘ（４００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（−α４'）を引いた値（４００＋α４'）は等しくなる。
そして、カウント数ＮＦＣＷ（４００）からカウント数ＮＤＣＯ（４０１）を減算した値に、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α４＝１−α４'）を加算すると、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEとして、−α４'が求まる。
以上のように、比較例のＡＤＰＬＬ３００では、ＴＤＣ３で検出される遅延量ＤＴＤＣだけでは最終的な位相誤差信号PHASEを正しく求めることができない。
このため、カウント数ＮＤＣＯとカウント数ＮＦＣＷを用いて、正しい位相誤差信号PHASEを求めている。
次に、図３を用いて、比較例のＡＤＰＬＬ３００のＴＤＣ３の詳細について説明する。
図３は、比較例のＡＤＰＬＬ３００のＴＤＣ３の回路構成を示す図である。図４は、比較例のＡＤＰＬＬ３００のＴＤＣ３の動作の一例を示すタイミングチャートである。
図３に示すＴＤＣ３は、コンバータ３Ａ、Ｄ−ＦＦ３Ｂ１〜３Ｂ８、及びインバータ３Ｃ１〜３Ｃ８を含む。図３には、一例として、８段のＤ−ＦＦ３Ｂ１〜３Ｂ８、及び、８段のインバータ３Ｃ１〜３Ｃ８を含むＴＤＣ３を示すが、Ｄ−ＦＦとインバータの数は同一であれば、８段に限られるものではない。
コンバータ３Ａは、Thermometer-to-Binaryコンバータであり、図３には一例として８ビットのThermometerコードを出力するコンバータ３Ａを示す。
Ｄ−ＦＦ３Ｂ１〜３Ｂ８は、データ入力端子Ｄがストップ端子(STOP)（図１参照）に接続され、データ出力端子ＱがThermometer-to-Binaryコンバータ３Ａの入力端子に接続されている。
また、インバータ３Ｃ１〜３Ｃ８は、直列に接続されており、Ｄ−ＦＦ３Ｂ１〜３Ｂ８のクロック入力端子は、それぞれ、添え数字（１〜８）が等しいインバータ３Ｃ１〜３Ｃ８の入力端子に接続されている。
また、Ｄ−ＦＦ３Ｂ１のクロック入力端子とインバータ３Ｃ１の入力端子は、スタート端子(START)(図１参照)に接続されており、リファレンスクロックＲＥＦＣＬＫが入力される。Ｄ−ＦＦ３Ｂ２〜３Ｂ８のクロック入力端子は、それぞれ、添え数字が１少ないインバータ３Ｃ１〜３Ｃ７の出力端子に接続されている。また、Ｄ−ＦＦ３Ｂ２、３Ｂ４、３Ｂ６、及び３Ｂ８のクロック入力端子には、それぞれ、インバータ３Ｃ１、３Ｃ３、３Ｃ５、及び３Ｃ７の出力が反転されて入力されるように、反転演算子が挿入されている。
インバータ３Ｃ１に入力したリファレンスクロックＲＥＦＣＬＫは、反転されながら、インバータ３Ｃ１〜３Ｃ８を伝搬する。ここで、各インバータ３Ｃ１〜３Ｃ８に入力するリファレンスクロックＲＥＦＣＬＫを、それぞれ、ＲＥＦＣＬＫ［０］〜ＲＥＦＣＬＫ［７］と区別する。
このようなＴＤＣ３に、例えば、図４に示すようにクロックＤＣＯＣＫが入力したとする。この場合に、クロックＤＣＯＣＫがＬレベル（"０"）からＨレベル（"１"）に遷移する境界において、位相αだけ遅延している。ＴＤＣ３は、この位相αを、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量として出力する。
以上のように、ＴＤＣ３は、クロックＤＣＯＣＫがＬレベル（"０"）からＨレベル（"１"）に遷移する境界において、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を量子化して出力する。ＴＤＣ３は、遅延量を出力するにあたり、インバータ３Ｃ１〜３Ｃ８の遅延時間を利用している。
ところで、ＴＤＣ３はインバータ３Ｃ１〜３Ｃ８の遅延時間を利用しているため、ＴＤＣ３の分解能は、インバータの遅延時間による制約を受ける。すなわち、ＴＤＣ３は、インバータ３Ｃ１〜３Ｃ８の遅延時間よりも短い遅延量を検出することはできない。インバータの遅延時間は、最も短いもので、例えば、５ｐｓ（ピコ秒）程度である。
従って、比較例のＡＤＰＬＬ３００は、分解能に限界があり、クロックＤＣＯＣＫの高周波数化に十分に対応できなかった。
また、ＡＤＰＬＬ３００のインバンド位相ノイズは、ＴＤＣ３の分解能によって決まり、ＡＤＰＬＬ３００の出力に含まれるジッターの支配項になる。
このため、比較例のＡＤＰＬＬ３００は、インバンド位相ノイズを十分に低減できない場合があった。
以上より、比較例のＡＤＰＬＬ３００では、分解能に限界があり、また、インバンド位相ノイズを十分に低減できない場合があるという問題があった。
従って、以下では、このような問題を解決したＡＤＰＬＬについて説明する。
＜実施の形態１＞
図５Ａは、実施の形態１のＡＤＰＬＬを含む携帯電話端末機５００を示す斜視透視図であり、図５Ｂは携帯電話端末機５００に含まれる基板５０４を示す図である。
図５Ａに示すように、携帯電話端末機５００の筐体５０１の外面には、表示部５０２及び操作部５０３が設けられており、筐体５０１の内部には、破線で示す基板５０４が収納されている。
ここで、携帯電話端末機５００は電子装置の一例であり、基板５０４は、回路基板の一例である。
筐体５０１は、樹脂製又は金属製の筐体であり、表示部５０２及び操作部５０３を設置するための開口部を有する。表示部５０２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部５０３は、テンキーに加え、携帯電話端末機５００の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機５００は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。
また、図５Ｂに示す基板５０４は、例えばＦＲ４（Flame Retardant type 4：ガラス布基材エポキシ樹脂基板）規格の基板であり、表面５０４Ａには銅箔をパターニングすることにより配線部５０５が形成されている。配線部５０５は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部５０５は、例えば、レジストを用いたエッチング処理によってパターニングされている。
なお、図５Ｂには、基板５０４の表面に形成される配線部５０５を示すが、基板５０４は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。
基板５０４には、携帯電話端末機５００で通話等の通信を行うために必要なアンテナ５１１、ＲＦ通信部５１２、ベースバンド処理部５１３、及びＣＰＵ（Central Processing Unit）チップ５１４が実装されている。ＲＦ通信部５１２は、ＤＡ (Digital to Analog)コンバータを含む。
アンテナ５１１、ＲＦ通信部５１２、ベースバンド処理部５１３、及びＣＰＵチップ５１４は、例えば、半田ボールによって配線部５０５に接続されることにより、基板５０４に実装されている。
実施の形態１のＡＤＰＬＬは、例えば、ＲＦ通信部５１２に含まれる。
データを送信する場合、ＣＰＵチップ５１４で処理が行われた音声等の信号は、ベースバンド処理部５１３でベースバンド処理が行われた後に、ＲＦ通信部５１２でアナログ信号に変換されるとともに増幅処理とフィルタ処理等が行われた後に、アンテナ５１１から放射される。
基板５０４として用いるＦＲ４は、一般に、複数の絶縁層を積層し、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。
また、基板５０４は、配線部５０５を形成でき、回路を搭載することのできる誘電体製の基板であれば、ＦＲ４以外の基板であってもよい。
また、配線部５０５は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。
なお、図５には、電子装置の一例として携帯電話端末機５００を示したが、電子装置は、携帯電話端末機５００に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、ＰＣ（Personal Computer）又はサーバ等であってもよい。
次に、図６を用いて、実施の形態１のＡＤＰＬＬについて説明する。
図６は、実施の形態１のＡＤＰＬＬの構成を示すブロック図である。
実施の形態１のＡＤＰＬＬ１００は、主な構成要素として、ＤＣＯ１、ＤＣＯＣＫカウンタ１０、ＦＳＷカウンタ２０、加算器３０、切替部３５、ＬＰＦ４０、ＴＤＣ５０、スルーレート調整バッファ６０、ＡＤＣ（Analog to Digital Converter）７０、スルーレート検出回路８０、及びロック検出部９０を含む。
また、ＡＤＰＬＬ１００は、Ｄ−ＦＦ１１、４２、５１、５２、デコーダ４１、及び、ノーマライズ部５３、７１を含む。
ＡＤＰＬＬ１００のうち、ＤＣＯ１、ＴＤＣ５０、スルーレート調整バッファ６０、及びＡＤＣ７０以外の部分は、半導体集積回路（ＬＳＩ）によって実現されるデジタル回路である。
ＤＣＯ１は、比較例のＡＤＰＬＬ３００(図１参照)のＤＣＯ１と同様のデジタル制御発振器である。ＤＣＯ１は、デコーダ４１及びＤ−ＦＦ４２を介してＬＰＦ４０の出力側に接続されており、ＬＰＦ４０から出力される制御電圧が入力される。ＤＣＯ１は、ＬＰＦ４０から入力される制御電圧に基づいて位相を調整したクロックＤＣＯＣＫを出力する。
図６にはＤＣＯ１の出力を１本で示すが、実際にはＤＣＯ１が出力するクロックＤＣＯＣＫは、差動クロックであり、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、ＴＤＣ５０、及びスルーレート調整バッファ６０等にも差動クロックとして入力される。
しかしながら、図中では、見易さを優先してクロックＤＣＯＣＫの信号線を１本で表す。
ＤＣＯＣＫカウンタ１０は、クロック入力端子がＤＣＯ１の出力端子に接続されており、出力端子がＤ−ＦＦ１１のデータ入力端子Ｄに接続されている。ＤＣＯＣＫカウンタ１０は、第１カウンタの一例である。
ＤＣＯＣＫカウンタ１０には、ＤＣＯ１のクロックＤＣＯＣＫが帰還されて入力される。ＤＣＯＣＫカウンタ１０は、ＤＣＯ１から入力されるクロックＤＣＯＣＫをカウントし、カウント数を表すデータをＤ−ＦＦ１１のデータ入力端子Ｄに入力する。
Ｄ−ＦＦ１１は、データ入力端子ＤがＤＣＯＣＫカウンタ１０の出力端子に接続され、データ出力端子Ｑが加算器３０の入力端子に接続され、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続されている。
Ｄ−ＦＦ１１は、Ｄ−ＦＦ５１からリタイミング信号RETIMINGが入力されると、ＤＣＯＣＫカウンタ１０からデータ入力端子Ｄに入力されるカウント数をデータ出力端子Ｑに反映する。これにより、ＤＣＯＣＫカウンタ１０のカウント値は、加算器３０に入力される。ＤＣＯＣＫカウンタ１０のカウント数は、Ｄ−ＦＦ１１の出力側で、極性が負の符号に反転されて加算器３０に入力される。
ＦＣＷカウンタ２０は、逓倍数を表すＦＣＷ（Frequency Command Word）が設定される。ＦＣＷカウンタ２０のクロック入力端子はＤ−ＦＦ５１のデータ出力端子Ｑに接続されており、出力端子は加算器３０の入力端子に接続されている。ＦＣＷカウンタ２０は、第２カウンタの一例である。
ＦＣＷは、リファレンスクロックＲＥＦＣＬＫの１周期に含まれるクロックＤＣＯＣＫの数を表す設定値である。
ここで、リファレンスクロックは、ＡＤＰＬＬ１００の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、ＦＣＷが１００に設定されていることとする。
ＦＣＷカウンタ２０は、Ｄ−ＦＦ５１からリタイミング信号RETIMINGが入力される度に逓倍数ＦＣＷを積分することによってカウントを行い、カウント数を加算器３０に出力する。
加算器３０は、入力端子がＤ−ＦＦ１１のデータ出力端子Ｑ、ＦＣＷカウンタ２０の出力端子、ノーマライズ部５３の出力端子、及びスルーレート検出回路８０に接続され、出力端子が切替部３５のスイッチ３５Ａの入力端子に接続される。
加算器３０は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ−ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ−ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して出力する。加算器３０の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部３５のスイッチ３５Ａを介してＬＰＦ４０に入力される。
また、加算器３０には、スルーレート調整バッファ６０のスルーレートを設定する際に、スルーレート検出回路８０から固定値が入力される。スルーレートの設定の仕方については後述する。
切替部３５は、スイッチ３５Ａ及びスイッチ３５Ｂを有する。スイッチ３５Ａの入力端子は加算器３０の出力端子に接続され、出力端子はＬＰＦ４０の入力端子に接続される。スイッチ３５Ｂの入力端子は、ノーマライズ部７１を介してＡＤＣ７０の出力端子に接続され、出力端子はＬＰＦ４０の入力端子に接続される。
切替部３５のスイッチ３５Ａ及び３５Ｂは、スルーレート検出回路８０から出力される切替信号によって切り替えられる。スイッチ３５Ａ及び３５Ｂは、スルーレート検出回路８０から入力される切替信号により、いずれか一方がオン（閉成）にされ、いずれか他方がオフ（開放）にされる。
スイッチ３５Ａがオンの場合は、加算器３０の出力端子とＬＰＦ４０の入力端子が接続される。すなわち、ＬＰＦ４０の入力端子には、ＴＤＣ５０で検出された遅延量を含む位相誤差信号PHASE1が入力される。
一方、スイッチ３５Ｂがオンの場合は、ノーマライズ部７１を介して、ＡＤＣ７０の出力端子がＬＰＦ４０の入力端子に接続される。
ＬＰＦ４０は、所謂ループ回路である。ＬＰＦ４０は、入力端子が切替部３５のスイッチ３５Ａ及びスイッチ３５Ｂの出力端子に接続され、出力端子がデコーダ４１の入力端子に接続される。
ＬＰＦ４０は、スイッチ３５Ａがオンされているときは、加算器３０から入力される位相誤差信号PHASE1を積分し、ＤＣＯ１を制御する制御電圧として出力する。制御電圧は直流電圧である。また、ＬＰＦ４０は、スイッチ３５Ｂがオンされているときは、ノーマライズ部７１を介してＡＤＣ７０から入力される位相誤差信号PHASE2を積分し、ＤＣＯ１の制御電圧として出力する。
ＬＰＦ４０は、ＴＤＣ５０からリタイミング信号RETIMINGが入力されると、制御電圧をデコーダ４１に出力する。
デコーダ４１は、入力端子がＬＰＦ４０の出力端子に接続され、出力端子がＤ−ＦＦ４２のデータ入力端子Ｄに接続されている。デコーダ４１は、ＬＰＦ４０から入力される制御電圧をデコードして、ＤＣＯ１に入力するデジタルデータ形式の制御電圧に変換する。
Ｄ−ＦＦ４２は、データ入力端子Ｄがデコーダ４１の出力端子に接続され、データ出力端子ＱがＤＣＯ１の入力端子に接続され、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続されている。Ｄ−ＦＦ４２は、Ｄ−ＦＦ５１からリタイミング信号RETIMINGがクロック入力端子に入力されると、デコーダ４１からデータ入力端子Ｄに入力されるデジタルデータ形式の制御電圧をデータ出力端子Ｑに反映する。この結果、Ｄ−ＦＦ４２のデータ出力端子Ｑからデジタルデータ形式の制御電圧がＤＣＯ１に入力される。
ＴＤＣ５０は、スタート端子(START)が水晶発振器１１０の出力端子に接続され、ストップ端子(STOP)がＤＣＯ１の出力端子に接続され、出力端子がＤ−ＦＦ５２のデータ入力端子Ｄに接続される。
ＴＤＣ５０は、スタート端子(START)に水晶発振器１１０からリファレンスクロックＲＥＦＣＬＫが入力され、ストップ端子(STOP)にＤＣＯ１からクロックＤＣＯＣＫが入力される。ＴＤＣ５０は、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を表す遅延信号をＤ−ＦＦ５２のデータ入力端子Ｄに入力する。
ＴＤＣ５０が出力する遅延量は、リファレンスクロックＲＥＦＣＬＫの立ち上がりから、そのリファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
Ｄ−ＦＦ５１は、データ入力端子Ｄが水晶発振器１１０に接続され、クロック入力端子がＤＣＯ１の出力端子に接続される。また、Ｄ−ＦＦ５１のデータ出力端子Ｑは、Ｄ−ＦＦ１１、４２、及び５２の各クロック入力端子、ＦＣＷカウンタ２０、ＬＰＦ４０、及びスルーレート検出回路８０の各クロック入力端子に接続される。
Ｄ−ＦＦ５１は、データ入力端子ＤにリファレンスクロックＲＥＦＣＬＫが入力された後に、クロック入力端子に最初のクロックＤＣＯＣＫが入力されると、リタイミング信号RETIMINGを出力する。
Ｄ−ＦＦ５２は、データ入力端子ＤがＴＤＣ５０の出力端子に接続され、データ出力端子Ｑがノーマライズ部５３の入力端子に接続され、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続される。
Ｄ−ＦＦ５２は、クロック入力端子にＤ−ＦＦ５１からリタイミング信号RETIMINGが入力されると、データ入力端子Ｄの値をデータ出力端子Ｑに反映する。これにより、ＴＤＣ５０が出力する遅延信号は、Ｄ−ＦＦ５２及びノーマライズ部５３を介して、加算器３０に入力される。
ノーマライズ部５３は、入力端子がＤ−ＦＦ５２のデータ出力端子Ｑに接続され、出力端子が加算器３０の入力端子に接続される。ノーマライズ部５３は、Ｄ−ＦＦ５２を介してＴＤＣ５０から入力される遅延信号のゲインを調整して加算器３０に出力する。
スルーレート調整バッファ６０は、入力端子がＤＣＯ１の出力端子に接続され、出力端子がＡＤＣ７０の入力端子に接続される。スルーレート調整バッファ６０は、ＤＣＯ１から帰還されて入力されるクロックＤＣＯＣＫのスルーレートを設定するスルーレート設定部の一例である。
スルーレート調整バッファ６０におけるスルーレートは、スルーレート検出回路８０によって設定される。スルーレート調整バッファ６０におけるスルーレートの設定については後述する。
ＡＤＣ７０は、入力端子がスルーレート調整バッファ６０の出力端子に接続され、出力端子がノーマライズ部７１の入力端子とスルーレート検出回路８０に接続され、クロック入力端子が水晶発振器１１０に接続される。
ＡＤＣ７０は、水晶発振器１１０からリファレンスクロックＲＥＦＣＬＫが入力されると、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫをデジタル変換して、位相誤差信号PHASE2を出力する。
ＡＤＣ７０は、例えば、８ビットのＡＤＣであり、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫを量子化し、量子化誤差を表す位相誤差信号PHASE2を出力する。ＡＤＣ７０としては、例えば、ＳＡＲ（Successive Approximation Resister：逐次比較型）ＡＤＣを用いることができる。ＡＤＣ７０の詳細については図１１を用いて後述する。
ノーマライズ部７１は、ＡＤＣ７０から出力される位相誤差信号PHASE2のゲインを調整して出力する。ノーマライズ部７１でゲインが調整された位相誤差信号PHASE2は、スイッチ３５ＢがオンのときにＬＰＦ４０に入力される。
スルーレート検出回路８０は、入力端子がＡＤＣ７０の出力端子とロック検出部９０の出力端子に接続され、出力端子がスルーレート調整バッファ６０のスルーレート調整端子とスイッチ３５Ａ及び３５Ｂの制御端子に接続され、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続される。また、スルーレート検出回路８０は、処理過程で生じた演算値を保持するために、内部メモリ８１を有する。スルーレート検出回路８０は、制御部の一例である。
スルーレート検出回路８０は、クロック入力端子にリタイミング信号RETIMINGが入力されると、スルーレート調整バッファ６０におけるスルーレートを調整する。スルーレート検出回路８０は、ロック検出部９０によってロック状態が検出されると、リタイミング信号RETIMINGが入力されるタイミングでスイッチ３５Ｂをオンにするとともに、スイッチ３５Ａをオフにする。スルーレート検出回路８０による処理については後述する。
ロック検出部９０は、入力端子が切替部３５の出力端子（スイッチ３５Ａ及び３５Ｂの出力端子）に接続され、出力端子がスルーレート検出回路８０の入力端子に接続され、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続される。
ロック検出部９０は、スイッチ３５Ａがオンのときに、スイッチ３５Ａの出力端子側で位相誤差信号PHASE1を取り込み、位相誤差信号PHASE1の表す位相誤差が、所定範囲内の値であるか否かを判定する。ロック検出部９０は、位相誤差信号PHASE1の表す位相誤差が所定範囲内の値であると判定すると、ロック状態を検出したことを表すロック検出信号をスルーレート検出回路８０に入力する。
実施の形態１のＡＤＰＬＬ１００は、まず、ＴＤＣ５０を利用して、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
また、ＡＤＰＬＬ１００は、ＴＤＣ５０を用いてロック状態を保持しながら、スルーレート調整バッファ６０でクロックＤＣＯＣＫのスルーレートを調整する。次に、調整後のスルーレートを用いて、ＡＤＣ７０のロックポイントを模索する。そして、ＡＤＣ７０のロックポイントが検出されると、切替部３５を切り替えてスイッチ３５Ｂをオンにし、ＡＤＣ７０をＬＰＦ４０に接続する。
そして、ＡＤＰＬＬ１００は、ＡＤＣ７０を利用して、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
ＡＤＣ７０は、ＴＤＣ５０よりも高い分解能を有する理由については図７を用いて説明する。
次に、実施の形態１のＡＤＰＬＬ１００が含むＡＤＣ７０のロックポイント７０における分解能について説明する。
図７は、実施の形態１のＡＤＰＬＬ１００の８ビットのＡＤＣ７０の分解能を説明する図である。図７には、リファレンスクロックＲＥＦＣＬＫと、位相の異なる３種類のクロックＤＣＯＣＫを示す。ＤＣＯＣＫは差動クロックであるため、位相が１８０度（π）異なるクロックを破線で示す。
ＡＤＰＬＬ１００は、リファレンスクロックＲＥＦＣＬＫと、ＡＤＣ７０に入力するクロックＤＣＯＣＫの位相差が一定値になるように制御を行うことにより、ロック状態になる。
図７に示すリファレンスクロックＲＥＦＣＬＫに対して、（Ａ）はロック状態におけるクロックＤＣＯＣＫを示す。また、（Ｂ）はリファレンスクロックＲＥＦＣＬＫに対して位相が９０度（π／４）進んでいるクロックＤＣＯＣＫを示し、（Ｃ）はリファレンスクロックＲＥＦＣＬＫに対して位相が９０度（π／４）遅れているクロックＤＣＯＣＫを示す。
（Ｂ）の場合は、周波数を低下させて（Ａ）の状態に近づけることが必要であり、（Ｃ）の場合は、周波数を上昇させて（Ａ）の状態に近づけることが必要である。
８ビットのＡＤＣ７０は、（Ｂ）に示す状態と、（Ｃ）に示す状態との間でリファレンスクロックＲＥＦＣＬＫとクロックＤＣＯＣＫの位相差を検出ればよいため、２本の破線の間に含まれる半周期を２５６分割することができる。このため、実施の形態１のＡＤＰＬＬ１００は、ＡＤＣ７０を用いてロックしている状態では、３ＧＨｚにおける半周期の時間（約１６７ｐｓ）を２５６分割した約０．６５ｐｓの分解能が得られることになる。
次に、図８を用いて、ＤＣＯ１の回路構成について説明する。
図８Ａは、実施の形態１のＡＤＰＬＬ１００のＤＣＯ１の回路構成を示す図である。図８Ｂは、実施の形態１のＡＤＰＬＬ１００のＤＣＯ１に含まれる可変キャパシタの回路構成を示す図である。
実施の形態１のＡＤＰＬＬ１００のＤＣＯ１は、図８Ａに示すように、コイルＬ１、Ｌ２、可変キャパシタＣ、ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を含む。
ＤＣＯ１は、差動のクロックＤＣＯＣＫを出力するため、出力端子１Ａ、１Ｂを有する。
コイルＬ１Ｌ２は、直列に接続されており、接続点において電源に接続されている。
コイルＬ１、Ｌ２と可変キャパシタＣは、並列に接続されている。ＮＭＯＳトランジスタＱ１のドレインは、ＮＭＯＳトランジスタＱ２のゲートと、コイルＬ１、Ｌ２及び可変キャパシタの一端（図８Ａ中左側の端子）に接続されている。ＮＭＯＳトランジスタＱ１のソースは、ＮＭＯＳトランジスタＱ２のソースと、ＮＭＯＳトランジスタＱ３のドレインに接続されている。ＮＭＯＳトランジスタＱ１のゲートは、ＮＭＯＳトランジスタＱ２のドレインと、コイルＬ１、Ｌ２及び可変キャパシタＣの他端（図８Ａ中右側の端子）とに接続されている。
ＮＭＯＳトランジスタＱ２のドレインは、ＮＭＯＳトランジスタＱ１のゲートと、コイルＬ１、Ｌ２及び可変キャパシタの他端（図８Ａ中右側の端子）に接続されている。ＮＭＯＳトランジスタＱ２のソースは、ＮＭＯＳトランジスタＱ１のソースと、ＮＭＯＳトランジスタＱ３のドレインに接続されている。ＮＭＯＳトランジスタＱ２のゲートは、ＮＭＯＳトランジスタＱ１のドレインと、コイルＬ１、Ｌ２及び可変キャパシタＣの一端（図８Ａ中左側の端子）とに接続されている。
ＮＭＯＳトランジスタＱ３のドレインは、ＮＭＯＳトランジスタＱ１及びＱ２のソースに接続されている。ＮＭＯＳトランジスタＱ３のソースは接地されている。
図８Ｂに示すように、可変キャパシタＣは、多数のバラクタＶＡ１〜ＶＡｍとＶＢ１〜ＶＢｍとを並列に接続したものである。
バラクタＶＡ１〜ＶＡｍは、互いのゲートが出力端子１Ａに接続されており、バラクタＶＢ１〜ＶＢｍは、互いのゲートが出力端子１Ｂに接続されている。バラクタＶＡ１〜ＶＡｍ、ＶＢ１〜ＶＢｍの各々のソースとドレインは互いに接続され、ＤＣＯ１の入力端子に接続されている。
ＤＣＯ１の入力端子には、デコーダ４１からデジタルデータ形式の制御電圧ｄ０，ｄ１，ｄ２，・・・、ｄｍが入力される。バラクタＶＡ１〜ＶＡｍ、ＶＢ１〜ＶＢｍは、同一の添え数字のバラクタ同士でペアになっており、ペアでオン／オフが行われる。
ＤＣＯ１は、デコーダ４１から入力されるデジタルデータ形式の制御電圧ｄ０，ｄ１，ｄ２，・・・、ｄｍによってバラクタ（ＶＡ１〜ＶＡｍ、ＶＢ１〜ＶＢｍのうちのいずれかのペア）がオンされることにより、可変キャパシタＣの静電容量が設定される。ＤＣＯ１が出力するクロックＤＣＯＣＫの周波数は、可変キャパシタＣの静電容量によって制御される。なお、ｍは、２以上の任意の整数であり、例えば、２５６である。
ＤＣＯ１は、可変キャパシタＣの静電容量を調整することにより、発振周波数が設定される。実施の形態１では、ＤＣＯ１の発振周波数は、一例として、３ＧＨｚに設定される。
次に、図９を用いて、ＬＰＦ４０の回路構成について説明する。
図９は、実施の形態１のＡＤＰＬＬ１００のＬＰＦ４０の回路構成を示す図である。
ＬＰＦ４０は、加算器４０Ａ、乗算器４０Ｂ、４０Ｃ、加算器４０Ｄ、及びＤ−ＦＦ４０Ｅを有する。
加算器４０Ａは、入力端子が切替部３５のスイッチ３５Ａ及び３５Ｂの出力端子と、Ｄ−ＦＦ４０Ｅのデータ出力端子Ｑに接続され、出力端子が乗算器４０Ｂの入力端子と、Ｄ−ＦＦ４０Ｅのデータ入力端子Ｄとに接続されている。
乗算器４０Ｂは、入力端子が加算器４０Ａの出力端子に接続され、出力端子が加算器４０Ｄの入力端子に接続されている。乗算器４０Ｂには、積分項ρが入力されている。乗算器４０Ｂは、入力値を積分項ρを用いて積分して出力する。積分項ρの値は、ＡＤＰＬＬ１００が安定的にロック状態を保持できるように適切な値に設定される。
乗算器４０Ｃは、入力端子が切替部３５のスイッチ３５Ａ及び３５Ｂの出力端子に接続され、出力端子が加算器４０Ｄの入力端子に接続されている。乗算器４０は、切替部３５と加算器４０Ｄとの間で、加算器４０Ａ及び乗算器４０Ｂと並列に接続されている。乗算器４０Ｃは、比例項βが入力されており、入力値に比例項βを乗じて出力する。
加算器４０Ｄは、入力端子が乗算器４０Ｂの出力端子と、乗算器４０Ｃの出力端子とに接続されており、出力端子がＤ−ＦＦ４２のデータ入力端子Ｄに接続されている。加算器４０Ｄは、乗算器４０Ｂ及び４０Ｃの出力を加算して出力する。
Ｄ−ＦＦ４０Ｅは、データ入力端子Ｄが加算器４０Ａの出力端子に接続されており、データ出力端子Ｑが加算器４０Ａの入力端子に接続されており、クロック入力端子がＤ−ＦＦ５１のデータ出力端子Ｑに接続されている。
ＬＰＦ４０は、加算器４０の入力端子に位相誤差信号PHASE1又はPHASE2と、Ｄ−ＦＦ４０Ｅの出力が入力されると、乗算器４０Ｂでの積分と、乗算器４０Ｃでの比例算とを行い、位相誤差信号PHASE1又はPHASE2を積分することにより、制御電圧を出力する。
次に、図１０を用いて、スルーレート調整バッファ６０の回路構成について説明する。
図１０は、実施の形態１のＡＤＰＬＬ１００のスルーレート調整バッファ６０の回路構成を示す図である。
スルーレート調整バッファ６０は、インバータ６１、ＰＭＯＳ（P type Metal Oxide Semiconductor）トランジスタ６２Ａ、６３Ａ〜６３Ｃ、ＮＭＯＳ（N type Metal Oxide Semiconductor）トランジスタ６２Ｂ、６４Ａ〜６４Ｃを含む。
インバータ６１は、入力端子がＤＣＯ１の出力端子に接続され、出力端子がＰＭＯＳトランジスタ６２Ａのゲートと、ＮＭＯＳトランジスタ６２Ｂのゲートとに接続されている。
ＰＭＯＳトランジスタ６２は、ゲートがインバータ６１の出力端子に接続され、ソースがＰＭＯＳ６３Ａ〜６３Ｃのドレインに接続され、ドレインがＮＭＯＳトランジスタ６２Ｂのドレインに接続されている。
ＮＭＯＳトランジスタ６２Ｂは、ゲートがインバータ６１の出力端子に接続され、ソースがＮＭＯＳトランジスタ６４Ａ〜６４Ｃのドレインに接続され、ドレインがＰＭＯＳトランジスタ６２Ａのドレインに接続されている。
ＰＭＯＳトランジスタ６２ＡとＮＭＯＳトランジスタ６２Ｂは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを構築している。ＰＭＯＳトランジスタ６２Ａのドレインと、ＮＭＯＳトランジスタ６２Ｂのドレインとは、上述のように互いに接続され、ＣＭＯＳトランジスタの出力端子になっている。ＰＭＯＳトランジスタ６２Ａのドレインと、ＮＭＯＳトランジスタ６２Ｂのドレインとは、ＡＤＣ７０の入力端子に接続されている。
ＰＭＯＳトランジスタ６３Ａ〜６３Ｃは、電源ＶＣＣと、ＰＭＯＳトランジスタ６２Ａのソースとの間で互いに並列に接続されている。ＰＭＯＳトランジスタ６３Ａ〜６３Ｃは、ソースが電源ＶＣＣに接続され、ドレインがＰＭＯＳ６２Ａのソースに接続され、ゲートがスルーレート検出回路８０の出力端子に接続されている。
ＰＭＯＳトランジスタ６３Ａ〜６３Ｃのサイズは、チャネル幅Ｗとチャネル長Ｌとの比が互いに異なり、それぞれ、４Ｗ／Ｌ、２Ｗ／Ｌ、Ｗ／Ｌの比に設定されている。
ＮＭＯＳトランジスタ６４Ａ〜６４Ｃは、ＮＭＯＳトランジスタ６２Ｂのソースと接地との間で互いに並列に接続されている。ＮＭＯＳトランジスタ６４Ａ〜６４Ｃは、ソースが接地され、ドレインがＮＭＯＳ６２Ｂのソースに接続され、ゲートがスルーレート検出回路８０の出力端子に接続されている。
ＮＭＯＳトランジスタ６４Ａ〜６４Ｃのサイズは、チャネル幅Ｗとチャネル長Ｌとの比が互いに異なり、それぞれ、４Ｗ／Ｌ、２Ｗ／Ｌ、Ｗ／Ｌの比に設定されている。
このようなスルーレート調整バッファ６０において、ＰＭＯＳトランジスタ６３ＡとＮＭＯＳトランジスタ６４Ａは、スルーレート検出回路８０によって同時に駆動される。同様に、ＰＭＯＳトランジスタ６３ＢとＮＭＯＳトランジスタ６４Ｂは、スルーレート検出回路８０によって同時に駆動される。ＰＭＯＳトランジスタ６３ＣとＮＭＯＳトランジスタ６４Ｃは、スルーレート検出回路８０から出力される３ビットのゲート制御電圧によって同時に駆動される。
スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを最も小さくする場合は、ＰＭＯＳトランジスタ６３ＣとＮＭＯＳトランジスタ６４Ｃのみをオンにする。また、スルーレートを１段大きくするには、ＰＭＯＳトランジスタ６３ＢとＮＭＯＳトランジスタ６４Ｂのみをオンにする。また、スルーレートをさらに１段大きくするには、ＰＭＯＳトランジスタ６３Ｂ及び６３ＣとＮＭＯＳトランジスタ６４Ｂ及び６４Ｃをオンにする。また、スルーレートをさらに１段大きくするには、ＰＭＯＳトランジスタ６３ＡとＮＭＯＳトランジスタ６４Ａのみをオンにする。
スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを最も大きくする場合は、ＰＭＯＳトランジスタ６３Ａ〜６３ＣとＮＭＯＳトランジスタ６４Ａ〜６４Ｃをすべてオンにする。
このように、ＰＭＯＳトランジスタ６３Ａ〜６３Ｃ及びＮＭＯＳトランジスタ６４Ａ〜６４Ｃのサイズに応じて、スルーレート検出回路８０から出力される３ビットのゲート制御電圧を調整することにより、スルーレート調整バッファ６０のスルーレートを７段階に調整できる。
次に、図１１を用いて、ＡＤＣ７０の回路構成について説明する。
図１１は、実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０の回路構成を示す図である。
実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０は、一例として、８ビットのＳＡＲＡＤＣであり、キャパシタＣ１の群、キャパシタＣ２の群、コンパレータ７０１、及びＳＡＲ制御部７０２を含む。
キャパシタＣ１の群は、バイナリウェイト方式で重み付けされており、左側から右側にかけて、１個のキャパシタＣ１（１Ｃ１）、１個のキャパシタＣ１（１Ｃ１）、２個のキャパシタＣ１（２Ｃ１）、４個のキャパシタ４Ｃ１、・・・、１２８個のキャパシタ１２８Ｃ１（１２８Ｃ１）、２５６個のキャパシタ２５６Ｃ１（２５６Ｃ１）という順で配列されている。
キャパシタＣ１の群のうち、符号７０３で示す一番左の１個のキャパシタＣ１はダミーである。符号７０３で示す一番左の１個のキャパシタＣ１以外のキャパシタ１Ｃ１〜２５６Ｃ１の一端は、スイッチＳＷ１＋からＳＷ２５６＋に接続されており、他端はコンパレータ７０１の反転入力端子に接続されている。
スイッチＳＷ１＋からＳＷ２５６＋は、３入力型のスイッチであり、それぞれ、クロックＤＣＯＣＫ、ＧＮＤ、Ｖｒｅｆが入力される。スイッチＳＷ１＋からＳＷ２５６＋に入力されるクロックＤＣＯＣＫは、差動信号であるクロックＤＣＯＣＫの一方である。Ｖｒｅｆは、例えば、電源電圧である。
キャパシタＣ１の群は、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫが入力され、ＳＡＲ制御部７０２によってスイッチＳＷ１＋からＳＷ２５６＋が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ７０１の反転入力端子に入力される。
同様に、キャパシタＣ２の群は、左側から右側にかけて、１個のキャパシタＣ２（１Ｃ２）、１個のキャパシタＣ１（１Ｃ２）、２個のキャパシタＣ１（２Ｃ２）、４個のキャパシタ４Ｃ２、・・・、１２８個のキャパシタ１２８Ｃ２（１２８Ｃ２）、２５６個のキャパシタ２５６Ｃ２（２５６Ｃ２）という順で配列されている。
キャパシタＣ２の群のうち、符号７０４で示す一番左の１個のキャパシタＣ２はダミーである。符号７０４で示す一番左の１個のキャパシタＣ２以外のキャパシタ１Ｃ２〜２５６Ｃ２の一端は、スイッチＳＷ１−からＳＷ２５６−に接続されており、他端はコンパレータ７０１の非反転入力端子に接続されている。
スイッチＳＷ１−からＳＷ２５６−は、３入力型のスイッチであり、それぞれ、クロックＤＣＯＣＫバー、ＧＮＤ、Ｖｒｅｆが入力される。クロックＤＣＯＣＫバーは、差動信号であるクロックＤＣＯＣＫの他方であり、スイッチＳＷ１＋からＳＷ２５６＋に入力されるクロックＤＣＯＣＫとは逆位相である。Ｖｒｅｆは、例えば、電源電圧である。
キャパシタＣ２の群は、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫバーが入力され、ＳＡＲ制御部７０２によってスイッチＳＷ１−からＳＷ２５６−が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ７０１の非反転入力端子に入力される。
コンパレータ７０１の出力は、ＳＡＲ制御部７０２に接続されている。コンパレータ７０１は、ＳＡＲ制御部７０２が逐次比較動作を８回繰り返すことにより、キャパシタＣ１の群から反転入力端子に入力される量子化誤差と、キャパシタＣ２の群から反転入力端子に入力される量子化誤差とを比較し、８ビットの位相誤差信号PHASE2を出力する。
なお、ＡＤＣ７０としてＳＡＲ制御ＡＤＣを用いる場合は、ＳＡＲＡＤＣのキャパシタが、スルーレート調整バッファ６０においてスルーレートを調整するための容量成分を兼用するようにしてもよい。この場合、スルーレート調整バッファ６０とＡＤＣ７０の実装面積を削減することができる。
次に、図１２を用いて、実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える手法について説明する。
図１２は、実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。図１２に示すフローチャートは、スルーレート検出回路８０によって実行される。
フローを開始すると（ＳＴＡＲＴ）、スルーレート検出回路８０は、逓倍数ＦＣＷを設定する（ステップＳ１）。
次に、スルーレート検出回路８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ１００がロックしているか否かを判定する（ステップＳ２）。
ＡＤＰＬＬ１００がロックしているか否かの判定は、スルーレート検出回路８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２の処理を繰り返し実行する。
スルーレート検出回路８０は、ロック検出部９０からロック検出信号が入力されたと判定すると（Ｓ２：ＹＥＳ）、ＡＤＣ７０の出力コードをｎ回取得し、その平均値Ｚを求める（ステップＳ３）。
ここで、ＡＤＣ７０は、８ビットであるため、出力コードは０〜２５５の２５６段階の値のうちのいずれかの値を出力する。切替部３５のスイッチ３５Ａをオフにするととともにスイッチ３５ＢをオンにすることによってＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＡＤＣ７０を用いた状態で、ＡＤＰＬＬ１００をロックさせる必要がある。このため、ステップＳ３では、ＡＤＣ７０の出力コードの平均値Ｚを取得している。スルーレート検出回路８０は、ステップＳ３で取得した出力コードの平均値Ｚを内部メモリ８１で保持しておく。
次いで、スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下であるか否かを判定する（ステップＳ４）。
スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下であると判定した場合（Ｓ４：ＹＥＳ）は、PHASE加算値に固定値（１／１６）を加算する（ステップＳ５）。
ここで、実施の形態１のＡＤＰＬＬ１００では、位相誤差信号PHASE1に、固定値を加算しながら、位相誤差信号PHASE1の位相をずらして行く。実施の形態１では、固定値として、クロックＤＣＯＣＫの１周期の時間の１／１６の時間を用いる。これは、ステップＳ２〜Ｓ５の処理を１６回繰り返すことにより、クロックＤＣＯＣＫの１周期分についてＡＤＣ７０の出力コードの平均値を求めるためである。
固定値は、クロックＤＣＯＣＫを適当なビット数で割ることによって求まる値に設定すればよいが、ＡＤＣ７０のロックポイントを探すために固定値を足し続けるので、ＡＤＣ７０の分解能（８ビット）よりも荒いビット数で割ればよい。
また、PHASE加算値とは、スルーレート検出回路８０が加算器３０に入力する値であり、後述するステップＳ５を繰り返し実行することにより、クロックＤＣＯＣＫの１周期の時間の１／１６ずつ増大する。ここでは、PHASE加算値を単に０、１／１６、２／１６、・・・、１６／１６と示すが、すべてクロックＤＣＯＣＫの１周期に対する時間を表す。
そして、ステップＳ２〜Ｓ５の処理を１６回繰り返すと、PHASE加算値が１６／１６になり、１６回目のステップＳ４において、スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下ではないと判定する（Ｓ４：ＮＯ）。
次に、スルーレート検出回路８０は、ステップＳ３で取得したＡＤＣ７０の出力コードの平均値Ｚのうち、出力コードの平均値が減少する場合に、１２８を跨ぐ２つの出力コードの平均値Ｚを抽出し、２つの平均値Ｚの差分値を求める(ステップＳ６)。
ここで、図１３を用いて、実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合におけるＡＤＣ７０の出力コードの平均値Ｚの変化について説明する。
図１３は、実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合のＡＤＣ７０の出力コードの平均値Ｚの変化の一例を示す図である。
図１３には、横軸に時間、縦軸に出力コードの値を取り、０から１６／１６は、ステップＳ５において繰り返し加算されたPHASE加算値を表す。
ステップＳ２からステップＳ５の処理を繰り返し実行すると、PHASE加算値が１／１６ずつ増大するので、位相誤差信号PHASE1が１／１６ずつ増大しながら、ＡＤＰＬＬ１００がロックすることになる。
位相誤差信号PHASE1は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ−ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ−ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して得る値である。このため、ステップＳ２からＳ５の処理を繰り返している状態では、ＡＤＰＬＬ１００は、ＴＤＣ５０が出力する遅延量に基づいてロックしている。
図１３に示すように、PHASE加算値が０から１／１６ずつ１６回加算されて１６／１６になるまでの間に、ＡＤＣ７０の出力コードの平均値Ｚは、正弦波を描くようにステップ状に変化する。そして、出力コードの平均値Ｚが減少する場合に、出力コードの平均値Ｚは１２８に近い値を取る。１２８は、８ビットで表される０から２５５までの２５６個のコードのうち、略中央にあるコードであり、８ビットのＡＤＣ７０の出力コードのフルコード（０〜２５５）の中間値の一例の値である。
このため、実施の形態１のステップＳ６では、PHASE加算値の増大に伴って図１３に示すように出力コードの平均値Ｚが変化する場合において、出力コードの平均値Ｚが減少する場合に、１２８を跨ぐ２つの出力コードの平均値Ｚを抽出する。
ここで、例えば、PHASE加算値が９／１６のときにＡＤＣ７０の出力コードの平均値Ｚが１４０、PHASE加算値が１０／１６のときにＡＤＣ７０の出力コードの平均値Ｚが１１０であったとする。
このような場合、スルーレート検出回路８０は、ステップＳ６の処理で、出力コードの平均値Ｚ（１４０）と出力コードの平均値Ｚ（１１０）の差分値である３０を求める。
以上によりステップＳ６の処理が終了する。なお、ここでは出力コードの平均値Ｚが減少する場合に１２８を跨ぐ２つの出力コードを抽出する形態について説明するが、出力コードの平均値Ｚが上昇する場合にも出力コードは１２８を跨ぐ。このため、ステップＳ６では、出力コードの平均値Ｚが上昇する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出してもよい。出力コードの平均値Ｚが減少する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出するか、出力コードの平均値Ｚが上昇する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出するかは、ＡＤＰＬＬ１００の回路の接続関係等に応じて、予め決定しておけばよい。
次に、スルーレート検出回路８０は、ステップＳ６で求めた差分値を所定の設定値と比較する（ステップＳ７）。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の誤差範囲内にあるか否かを判定する。
ここで、所定の設定値は、例えば、５０±５に設定される。この所定の設定値は、実験等でＡＤＣ７０の出力コードを用いてＡＤＰＬＬ１００をロックさせた状態で、事前に求めておけばよい。
スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にないと判定した場合は、フローをステップＳ８に進行させる。
スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを変更する（ステップＳ８）。スルーレート検出回路８０は、ステップＳ７での比較の結果、ステップＳ６で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップＳ６で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。なお、ステップＳ８でのスルーレートの変更は、スルーレートを７段階のうちの１段階変更すればよい。
スルーレート検出回路８０は、ステップＳ８の処理が終了すると、フローをステップＳ２にリターンする。これにより、ステップＳ８で設定された新たなスルーレートにより、ステップＳ３でＡＤＣ７０の出力コードが取得され、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にあると判定するまでステップＳ２からＳ８の処理が繰り返し実行される。
スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にあると判定した場合（Ｓ７：ＹＥＳ）は、フローをステップＳ９に進行させる。
スルーレート検出回路８０は、前回のステップＳ８で設定したスルーレートにおいて、ステップＳ３で求めた出力コードの平均値Ｚのうち、最も１２８に近い値を実現するPHASE加算値を抽出する（ステップＳ９）。
スルーレート検出回路８０は、ステップＳ９において、例えば、PHASE加算値を９／１６に設定する。
次に、スルーレート検出回路８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ１００がロックしているか否かを判定する（ステップＳ１０）。ＡＤＰＬＬ１００がロックした状態で、ＴＤＣ５０からＡＤＣ７０に切り替えるためである。
ＡＤＰＬＬ１００がロックしているか否かの判定は、スルーレート検出回路８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２の処理を繰り返し実行する。
スルーレート検出回路８０は、ＡＤＰＬＬ１００がロックしたら、切替部３５のスイッチ３５Ａをオフ（開放）するとともに、スイッチ３５Ｂをオン（閉成）する（ステップＳ１１）。これにより、ＴＤＣ５０からＡＤＣ７０への切り替えが完了し、一連のフローが終了する（ＥＮＤ）。
実施の形態１では、ＴＤＣ５０の分解能は３ビットであり、ＡＤＣ７０の分解能は８ビットである。このため、ＡＤＣ７０に切り替えた後は、８ビットの分解能で、ＡＤＰＬＬ１００をロックさせることができる。
ＡＤＣ７０に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。
比較例のＡＤＰＬＬ３００（図１参照）では、ＴＤＣ３のインバータ３Ｃ１〜３Ｃ８の遅延時間の制約を受け、ＡＤＰＬＬ３００の出力に含まれるジッターの支配項になるインバンド位相ノイズを十分に低減することができなかった。ＴＤＣ３に含まれるインバータ３Ｃ１〜３Ｃ８の遅延時間は、５ｐｓであった。
これに対して、実施の形態１のＡＤＰＬＬ１００では、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
このため、ＡＤＣ７０のロックポイント７０に切り替えた後は、ＴＤＣ５０よりも分解能が非常に高いＡＤＣ７０が出力する位相誤差信号PHASE2を用いてＡＤＰＬＬ１００をロックさせることができる。
実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０は８ビットであるため、クロックＤＣＯＣＫが３ＧＨｚで発振している場合に、クロックＤＣＯＣＫの半周期（約１６７ｐｓ）を２５６分割すると、約０．６５ｐｓの位相まで検出することができる。これは、比較例のＡＤＰＬＬ３００における５ｐｓに比べると、一桁低い値である。
従って、実施の形態１によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。
また、実施の形態１のＡＤＰＬＬ１００は、上述のように、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
このため、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、疑似ロックが発生することを防ぐことができる。
また、実施の形態１のＡＤＰＬＬ１００では、ＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、及びＴＤＣ５０を利用しないため、これらを停止させることができる。
このため、実施の形態１のＡＤＰＬＬ１００によれば、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、消費電力を低減することができる。
図１４は、実施の形態１のＡＤＰＬＬ１００と、比較例のＡＤＰＬＬ３００とのインバンド位相ノイズのシミュレーション結果を示す図である。
図１４において、横軸はオフセット周波数、縦軸はインバンド位相ノイズを表す。なお、オフセット周波数は、クロックＤＣＯＣＫが３ＧＨｚである場合におけるオフセット周波数を表す。
図１４に示すように、実施の形態１のＡＤＰＬＬ１００でＡＤＣ７０に切り替えたときのインバンド位相ノイズは、オフセット周波数が１００（Ｈｚ）から約１０００００（Ｈｚ）の範囲で約−１２３（ｄＢｃ／Ｈｚ）であった。また、最大値は１ｅ＋０６（Ｈｚ）において約−１１２（ｄＢｃ／Ｈｚ）であった。
これに対して、比較例のＡＤＰＬＬ３００のインバンド位相ノイズは、オフセット周波数が１００（Ｈｚ）から２００００（Ｈｚ）の間で約−１０５（ｄＢｃ／Ｈｚ）であり、最大値は、約５０００００（Ｈｚ）で約−９５（ｄＢｃ／Ｈｚ）であった。
なお、ＤＣＯ１単独での特性は、約４０００（Ｈｚ）のときに約−６０（ｄＢｃ／Ｈｚ）であり、線形的に低下する特性である。
以上のように、実施の形態１のＡＤＰＬＬ１００によれば、比較例のＡＤＰＬＬ３００に比べて、インバンド位相ノイズを約２０（ｄＢｃ／Ｈｚ）低減できることが分かった。
＜実施の形態２＞
図１５は、実施の形態２のＡＤＰＬＬの構成を示すブロック図である。
実施の形態２のＡＤＰＬＬ２００は、加算器２３０とスルーレート検出回路２８０の構成が実施の形態１のＡＤＰＬＬ１００と異なる。その他の構成要素は、実施の形態１のＡＤＰＬＬ１００の各構成要素と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
加算器２３０は、入力端子がＤ−ＦＦ１１のデータ出力端子Ｑ、ＦＣＷカウンタ２０の出力端子、及びノーマライズ部５３の出力端子に接続され、出力端子が切替部３５のスイッチ３５Ａの入力端子に接続される。
加算器２３０は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ−ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ−ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して出力する。加算器２３０の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部３５のスイッチ３５Ａを介してＬＰＦ４０に入力される。
実施の形態２では、スルーレート検出回路８０が出力する固定値は、加算器２３０には入力されず、ＦＣＷカウンタ２０の入力側に設けられる加算器２３１に入力される。固定値は、実施の形態１と同様に、クロックＤＣＯＣＫの１周期の時間の１／１６の時間である。
加算器２３１は、出力端子がＦＣＷカウンタ２０の入力端子に接続されており、逓倍数ＦＣＷと、スルーレート検出回路８０から出力される固定値が入力される。
スルーレート検出回路２８０は、内部に４ビットカウンタ２８１を有する点が実施の形態１のＡＤＰＬＬ１００のスルーレート検出回路８０と異なる。
このような実施の形態２のＡＤＰＬＬ２００は、ＴＤＣ５０からＡＤＣ７０に切り替えるためにスルーレート検出回路２８０が実行する処理が実施の形態１と異なる。
次に、図１６を用いて、実施の形態２のＡＤＰＬＬ２００のスルーレート検出回路２８０が実行する処理について説明する。
図１６は、実施の形態２のＡＤＰＬＬ２００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。図１７は、実施の形態２のＡＤＰＬＬ２００がＴＤＣ５０からＡＤＣ７０に切り替える際の処理で用いる４ビットのテーブルデータの一例を示す図である。
図１６に示すフローチャートは、スルーレート検出回路２８０によって実行される。
フローが開始すると（ＳＴＡＲＴ）、スルーレート検出回路２８０は、逓倍数ＦＣＷを設定するとともに、逓倍数ＦＣＷに固定値を加算する（ステップＳ２１）。これにより、加算器２３１からＦＣＷカウンタ２０に逓倍数ＦＣＷに固定値を加えた値が入力される。
次に、スルーレート検出回路２８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ２００がロックしているか否かを判定する（ステップＳ２２）。
ＡＤＰＬＬ２００がロックしているか否かの判定は、スルーレート検出回路２８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路２８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２２の処理を繰り返し実行する。
スルーレート検出回路２８０は、ロック検出部９０からロック検出信号が入力されたと判定すると（Ｓ２２：ＹＥＳ）、４ビットカウンタ２８１を起動する（ステップＳ２３）。
次に、スルーレート検出回路２８０は、ＡＤＣ７０の出力コードを１６回連続で取得し、取得した出力コードを４ビットカウンタ２８１に入力する（ステップＳ２４）。これにより、図１７に示すように、４ビットのテーブルデータが得られる。図１７に示すテーブルデータは、１回目（カウンタコード０）に取得した出力コードから１６回目（カウンタコード１５）に取得した出力コードまでを格納する。
リファレンスクロックＲＥＦＣＬＫが出力される度にＦＣＷカウンタ２０から出力されるカウント数は、逓倍数ＦＣＷにクロックＤＣＯＣＫの１／１６を加算した値ずつ増加する。このため、１回目から１６回目までに得られる出力コードは、クロックＤＣＯＣＫの１／１６ずつ位相がずれた状態で取得されることになる。すなわち、実施の形態２のＡＤＰＬＬ２００は、フラクショナルなＰＬＬである。ＦＣＷカウンタ２０で逓倍数ＦＣＷに加算されるクロックＤＣＯＣＫの１／１６は、逓倍数ＦＣＷに加算される所定の少数値の一例である。
図１７に示すテーブルデータは、１回目（カウンタコード０）に取得した出力コードが７０、２回目（カウンタコード１）に取得した出力コードが９０、１０回目（カウンタコード９）に取得した出力コードが１４０の場合を示す。また、図１７は、１１回目（カウンタコード１０）に取得した出力コードが１１０、１５回目（カウンタコード１４）に取得した出力コードが８０、１６回目（カウンタコード１５）に取得した出力コードが６０である場合を示す。
次いで、スルーレート検出回路２８０は、出力コードが減少する区間において、出力コードが１２８を跨ぐ２つの出力コードを抽出し、さらに、２つの出力コードに対応するカウンタコードを４ビットカウンタから抽出する（ステップＳ２５）。
次に、スルーレート検出回路２８０は、４ビットカウンタ２８１で、ステップＳ２５で取得した２つのカウンタコードに対応するＡＤＣ７０の２つの出力コードをｎ回連続で取得し、２つの出力コードの差分値のｎ回の平均値を求める（ステップＳ２６）。
例えば、ステップＳ２５でカウンタコード９及び１０を抽出した場合は、スルーレート検出回路２８０は、ステップＳ２６において４ビットカウンタ２８１で、カウンタコード９及び１０の出力コードをｎ回連続で取得する。そして、各回で取得したカウンタコード９の出力コードと、カウンタコード１０の出力コードとの差分値をｎ個求め、ｎ個の差分値の平均値を求める。
次に、スルーレート検出回路２８０は、ステップＳ２６で求めた差分値のｎ回の平均値を所定の設定値と比較する（ステップＳ２７）。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた差分値のｎ回の平均値が許容誤差の範囲内にあるか否かを判定する。
所定の設定値は、例えば、５０±５に設定される。この所定の設定値は、実験等でＡＤＣ７０の出力コードを用いてＡＤＰＬＬ２００をロックさせた状態で、事前に求めておけばよい。
スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にない（Ｓ２７：ＮＯ）と判定した場合は、フローをステップＳ８に進行させる。
スルーレート検出回路２８０は、スルーレート調整バッファ６０のスルーレートを調整する（ステップＳ２８）。スルーレート検出回路２８０は、ステップＳ２７での比較の結果、ステップＳ２６で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップＳ２６で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。
スルーレート検出回路２８０は、ステップＳ２８の処理が終了すると、フローをステップＳ２２にリターンする。これにより、ステップＳ２８で設定された新たなスルーレートにより、ステップＳ２３で４ビットカウンタ２８１が起動される。そして、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にある（Ｓ２７：ＹＥＳ）と判定されるまで、ステップＳ２２からＳ２８の処理が繰り返し実行される。
スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にあると判定した場合（Ｓ２７：ＹＥＳ）は、フローをステップＳ２９に進行させる。
スルーレート検出回路２８０は、ステップＳ２９において、最後のステップＳ２８で設定したスルーレートにおいて、出力コードがステップＳ２５で求めた２つの出力コードのうち１２８に近い値になったら、ＴＤＣ５０からＡＤＣ７０に切り替える（ステップＳ２９）。以上で一連の処理が終了する（ＥＮＤ）。
実施の形態２では、ＴＤＣ５０の分解能は３ビットであり、ＡＤＣ７０の分解能は８ビットである。このため、ＡＤＣ７０に切り替えた後は、８ビットの分解能で、ＡＤＰＬＬ２００をロックさせることができる。
ＡＤＣ７０に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。
実施の形態２のＡＤＰＬＬ２００のＡＤＣ７０は８ビットであるため、クロックＤＣＯＣＫが３ＧＨｚで発振している場合に、クロックＤＣＯＣＫの半周期（約１６７ｐｓ）を２５６分割すると、約０．６５ｐｓの位相まで検出することができる。これは、比較例のＡＤＰＬＬ３００における５ｐｓに比べると、一桁低い値である。
従って、実施の形態２によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。
また、実施の形態２のＡＤＰＬＬ２００は、上述のように、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
このため、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、疑似ロックが発生することを防ぐことができる。
また、実施の形態２のＡＤＰＬＬ２００では、ＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、及びＴＤＣ５０を利用しないため、これらを停止させることができる。
このため、実施の形態２のＡＤＰＬＬ２００によれば、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、消費電力を低減することができる。
以上、本発明の例示的な実施の形態のＡＤＰＬＬについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
５００ 携帯電話端末機
５１１ アンテナ
５１２ ＲＦ通信部
５１３ ＤＡコンバータ
５１４ ベースバンド処理部
５１５ ＣＰＵチップ
１００ ＡＤＰＬＬ
１ ＤＣＯ
１０ ＤＣＯＣＫカウンタ
１１、４２、５１、５２ Ｄ−ＦＦ
２０ ＦＳＷカウンタ
３０ 加算器
３５ 切替部
４０ ＬＰＦ
４１ デコーダ
５０ ＴＤＣ
５３、７１ ノーマライズ部
６０ スルーレート調整バッファ
７０ ＡＤＣ
８０ スルーレート検出回路
８１ 内部メモリ
９０ ロック検出部
２００ ＡＤＰＬＬ
２３０、２３１ 加算器
２８０ スルーレート検出回路
２８１ ４ビットカウンタ

Claims (7)

  1. デジタル制御発振器と、
    前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、
    リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第２カウンタと、
    前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、
    前記第２カウンタによってカウントされる逓倍数と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、
    前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、
    前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートが設定されたクロックが入力されるＡＤＣと、
    前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、
    前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣでロックさせた状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣでのロックポイントを実現するスルーレートに設定する制御部と
    を含む、ＡＤＰＬＬ。
  2. 前記制御部は、前記ＡＤＣの分解能よりも低い分解能で前記クロックの周期を分割して得る所定時間を前記ＴＤＣから前記デジタル制御発振器に入力されるクロックに加算することにより、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項１記載のＡＤＰＬＬ。
  3. 前記制御部は、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項２記載のＡＤＰＬＬ。
  4. 前記制御部は、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記ＡＤＣのフルコードの中間値を挟む２つの出力コードを取得し、当該２つの出力コードの差が所定の許容範囲内に収まるように前記スルーレート設定部におけるスルーレートを制御することにより、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項１乃至３のいずれか一項記載のＡＤＰＬＬ。
  5. 前記制御部は、前記ＡＤＣの分解能よりも低い分解能で前記クロックの周期を分割して得る所定時間を前記第２カウンタがカウントする逓倍数に加えることにより、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項１記載のＡＤＰＬＬ。
  6. 前記制御部は、前記ＴＤＣのロックを検出した後に、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項５記載のＡＤＰＬＬ。
  7. デジタル制御発振器と、
    前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、
    リファレンスクロックに含まれる前記クロックの数を表す逓倍数に、所定の少数値を加えた値をカウントする第２カウンタと、
    前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、
    前記第２カウンタのカウント値と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、
    前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、
    前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるＡＤＣと、
    前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、
    前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣがロックした状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣのロックポイントを実現するスルーレートに設定する制御部と
    を含む、ＡＤＰＬＬ。
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