JP3597428B2 - 位相同期回路 - Google Patents
位相同期回路 Download PDFInfo
- Publication number
- JP3597428B2 JP3597428B2 JP32329199A JP32329199A JP3597428B2 JP 3597428 B2 JP3597428 B2 JP 3597428B2 JP 32329199 A JP32329199 A JP 32329199A JP 32329199 A JP32329199 A JP 32329199A JP 3597428 B2 JP3597428 B2 JP 3597428B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- capacitor
- current
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の属する技術分野】
本発明は、フィルタ部及び電圧制御発振部(voltage controlled oscillator :以下、「VCO」という)により構成され、主にPLL(Phase Locked Loop)回路に使用される位相同期回路に関する。
【0002】
【従来の技術】
PLL回路は、周波数同調回路、検波回路、データ再生回路及びクロック再生回路などの回路に組み込まれて、携帯電話、自動車電話及びコードレス電話などの携帯無線機器や、有線又は無線用モデムなど、多くの電子機器に使用されている。
【0003】
図5はPLL回路の一般的な構成を示すブロック図である。PLL回路は、位相比較回路111、位相同期回路112及び分周器115により構成されている。また、位相同期回路112は、フィルタ部113及びVCO114により構成されている。
位相比較回路111は、基準周波数と分周器115の出力とを比較し、両者の位相差に応じて進み信号/PU 又は遅れ信号/PV を出力する。フィルタ部113は、位相比較部111から進み信号/PU 又は遅れ信号/PV を入力し、位相の進み又は遅れに応じた電圧を出力する。VCO114は、フィルタ部113から出力される電圧に応じた周波数の信号OUT を生成して出力する。分周器115は、VCO114から出力された信号をn(nは整数)分周して位相比較器111に出力する。
【0004】
図6は、位相同期回路112を構成するフィルタ部113及びVCO114を示す回路図である。
フィルタ部113は、端子121,122,135と、電流源123,124及びスイッチ125,126により構成されるチャージポンプ127と、インバータ128,129,130及びコンデンサ131,132により構成される位相シフト回路133と、コンデンサ134とにより構成されている。そして、端子121には進み信号/PU が入力され、端子122には遅れ信号/PV が入力される。
【0005】
チャージポンプ127の電流源123及びスイッチ125は、高電位側電源ライン(VDD)と端子135との間に直列接続されている。また、電流源124及びスイッチ126は、低電位側電源ライン(接地)と端子135との間に直列接続されている。
位相シフト回路133のインバータ128及びコンデンサ131は、端子121と端子135との間に直列接続されている。また、インバータ129,130及びコンデンサ132は、端子122と端子135との間に直列接続されている。更に、端子135と低電位側電源ラインとの間にはコンデンサ134が接続されている。
【0006】
チャージポンプ127のスイッチ125は、進み信号/PU が“L”の期間だけオンになり、その他の期間はオフとなる。また、チャージポンプ127のスイッチ126は、遅れ信号/PV が“L”の期間だけオンになり、その他の期間はオフになる。電流源123は、スイッチ125がオンになるとコンデンサ134に電流を流し込み、電流源124は、スイッチ126がオンになるとコンデンサ134から電流を引き抜く。
【0007】
VCO114は、電圧−電流変換部136と、電流源137,138及びスイッチ139,140により構成されるチャージポンプ141と、コンデンサ142と、コンパレータ143と、スイッチ144とにより構成されている。チャージポンプ141の電流源137及びスイッチ139は、高電位側電源ライン(VDD)とコンパレータ143の非反転入力端(+)との間に直列接続されている。また、電流源138及びスイッチ140は、低電位側電源ライン(接地)とコンパレータ143の非反転入力端(+)との間に直列接続されている。更に、低電位側電源ラインとコンパレータ143の非反転入力端(+)との間には、コンデンサ142が接続されている。
【0008】
チャージポンプ141内のスイッチ139,140はコンパレータ143の出力に応じてオンーオフする。また、電圧−電流変換部136は、フィルタ部113から出力される電圧に応じた電流を生成し、チャージポンプ141は電圧−電流変換部136から出力される電流に応じた電流をコンデンサ142に流し込み、又はコンデンサ142から引き抜く。
【0009】
コンパレータ143の反転入力端(−)はスイッチ144に接続されている。スイッチ144はコンパレータ143の出力信号OUT により制御され、コンパレータ143の反転入力端(−)の電圧を低電位側基準電圧VRL 又は高電位側基準電圧VRH に切り替える。
図7は、図6に示す位相同期回路の動作を示すタイミングチャートである。
【0010】
端子135の電圧が一定であり、スイッチ144が基準電圧VRL 側に接続しているとする。また、進み信号/PU 及び遅れ信号/PV はいずれも“H”であるとする。更に、スイッチ140がオン、スイッチ139がオフであるとする。このとき、電流源138は端子135の電圧に応じた電流をコンデンサ142から引き抜き、したがってコンパレータ143の非反転入力端(+)の電圧Vf が時間とともに低下していく。電圧Vf が減少して基準電圧VRL に一致すると、コンパレータ143の出力信号OUT が反転し、それにともなってスイッチ144が基準電圧VRH 側に切り替わるとともに、スイッチ139がオン、スイッチ140がオフになる。これにより、電流源137は端子135の電圧に応じた電流をコンデンサ142に流し込み、コンデンサ142の非反転入力端(+)の電圧Vf が上昇し始める。
【0011】
その後、コンパレータ143の非反転入力端(+)の電圧Vf が基準電圧VRH に到達すると、コンパレータ143の出力信号OUT が反転し、それにともなってスイッチ144が基準電圧VRL 側に切り替わり、スイッチ139がオフ、スイッチ140がオンになる。これにより、電流源138はコンデンサ142から電流の引き抜きを開始し、電圧Vf が低下していく。
【0012】
このようにして、チャージポンプ141による電流の引き抜き及び流し込みが交互に繰り返され、それに伴ってコンパレータ143の出力信号OUT が反転する。端子135の電圧が一定であるとすると、コンデンサ142から引き抜く電流及びコンデンサ142に流し込む電流が一定であるので、コンパレータ142は一定の周波数で発振する。すなわち、コンパレータ142から出力される信号の周波数は、端子135の電圧VLにより決定される。
【0013】
ここで、図7の時刻t1 で進み信号/PU が“L”に変化したとする。端子121に入力された進み信号/PU はインバータ128で反転され、コンデンサ131に伝達される。これにより、端子135の電圧VLがVa だけ瞬間的に上昇する。また、進み信号/PU によりスイッチ125がオンになり、電流源123からコンデンサ134に電流が流し込まれる。従って、端子135の電圧VLは時間とともに上昇する。
【0014】
その後、時刻t2 で進み信号/PU が“H”になると、スイッチ125がオフになってコンデンサ134への電流の流し込みが停止するとともに、インバータ128の出力側が“L”になって、端子135の電圧LVがVa だけ瞬間的に減少し、その後一定の電圧となる。
時刻t1 からt2 までの間は、端子135の電圧VLが一時的に高くなるので、VCO114ではコンデンサ142へ流し込む電流が増大し、コンパレータ143の非反転入力端(+)の電圧Vf の上昇速度が速くなり、電圧Vf が基準電圧VRH に到達するまでの時間が短くなる。従って、コンパレータ143から出力される信号の位相が進む。また、時刻t2 からt3 までの間は、電子電圧VLが一定であるので、コンパレータ142は一定の周波数で発振する。
【0015】
時刻t3 で遅れ信号/PV が“L”に変化したとする。端子122に入力された遅れ信号/PV はインバータ129,130を介してコンデンサ132に伝達される。これにより端子135の電圧VL がVb だけ瞬間的に下降する。また、遅れ信号/PV によりスイッチ126がオンになり、電流源124によりコンデンサ134から電流が引き抜かれる。従って、端子135の電圧VLは時間とともに下降する。
【0016】
時刻t4 で遅れ信号/PV が“H”になると、スイッチ126がオフになってコンデンサ134からの電流の引き抜きが停止するとともに、インバータ129の出力側が“H”になって、端子135の電圧VLがVb だけ瞬間的に上昇し、その後一定の電圧となる。
その後、時刻t3 からt4 までの間は、端子135の電圧が一時的に低くなるので、VCO114ではコンデンサ142から引き抜く電流が小さくなり、コンパレータ143の非反転入力端(+)の電圧Vf の降下速度が遅くなって、電圧Vf が基準電圧VRL に到達するまでの時間が長くなる。従って、コンパレータ143の出力信号OUT の位相が遅れる。
【0017】
上述したように、進み信号/PU による電圧VL の上昇分Va 、及び遅れ信号/PV による電圧VL の下降分Vb より位相が変化するので、電圧Va ,Vb を位相成分という。また、端子135に与えられる電圧によりVCO114の発振周波数が決まるので、端子135の電圧Vfから位相成分を差し引いた電圧を周波数成分という。
【0018】
【発明が解決しようとする課題】
近年、LSI等の電子回路の低電圧化及び高速化が進み、それに伴ってPLL回路ではフェーズロックしなくなったり、ジッターが多くなるという問題が発生している。
図8(a),(b)は横軸にVCO114への入力電圧をとり、縦軸にVCO114から出力される信号の周波数をとって、両者の関係を示す図である。上述した従来の位相同期回路では、周波数成分と位相成分とを重畳した電圧がVCO114に入力される。駆動電圧が高い場合は、図8(a)に示すように入力電圧の範囲V1 〜V2 が大きく、入力電圧を大きく変化させて周波数を大きく変化させることができる。しかし、図8(b)に示すように、駆動電圧が低い場合は、入力電圧V1 〜V2 の範囲が狭くなるため、周波数を大きく変化させることが困難になる。周波数を大きく変化させるためにはVCO114のゲインを図8(b)に破線で示すように大きくする必要があるが、そうするとわずかな電圧の変化により周波数が大きく変化して、フェーズロックしなくなったり、ジッターが多くなるという問題が発生する。
【0019】
また、電子回路の高速化により、図9に示すように、フィルタ部12の出力(VL )の歪みが大きくなる。このため、位相成分が小さくなって位相シフトが困難になり、PLL回路に使用したときにPLL回路がフェーズロックしなくなったり、ジッターが多くなるという問題が発生する。
以上から本発明は、低電圧化及び高速化に対応することができて、PLL回路に使用したときに確実にフェーズロックする位相同期回路を提供することを目的とする。
【0020】
【課題を解決するための手段】
上記した課題は、図1に例示するように、進み信号/PU 及び遅れ信号/PV を入力し、前記進み信号/PU 及び前記遅れ信号/PV に応じて出力電圧VLを変化させるフィルタ部1と、前記フィルタ部1の出力電圧VLに応じた周波数の信号を出力する電圧制御発振部(VCO)2とにより構成される位相同期回路において、前記フィルタ部1は、前記進み信号/PU 及び前記遅れ信号/PV から位相成分を抽出して前記電圧制御発振部2に出力する位相成分抽出部13を有し、前記電圧制御発振部2は、コンデンサ34と、前記フィルタ部1の出力電圧VLに応じた電流で前記コンデンサ34に電流を流し込み、又は前記コンデンサ34から電流を引き抜く第1のチャージポンプ28と、前記位相成分抽出部13からの信号PF,PDに応じて前記コンデンサ34に電流を流し込み、又は前記コンデンサ34から電流を引き抜く第2のチャージポンプ33と、前記コンデンサ34の一端側電圧Vfに応じた周波数で発振する発振部36とを有することを特徴とする位相同期回路により解決する。
【0021】
本発明においては、フィルタ部1の出力電圧VLにより第1のチャージポンプ28を駆動し、この第1のチャージポンプ28によりコンデンサ34に電流を流し込み、又はコンデンサ34から電流を引き抜く。また、本発明においては、フィルタ部1の位相成分抽出部13により進み信号/PU 及び遅れ信号/PV から位相成分PF,PDを抽出する。そして、この位相成分抽出部13からの信号PF,PVにより第2のチャージポンプ33を駆動させて、コンデンサ34に電流を流し込み、又はコンデンサ34から電流を引き抜く。
【0022】
このように、本発明においては、フィルタ部1の位相成分抽出部13で位相成分を抽出し、電圧制御発振部2内のコンデンサ34に直接位相成分に相当する電流を流し込み、又はコンデンサ34から電流を引き抜くので、位相の進み又は遅れに応じてコンデンサ34の電圧を制御することができる。これにより、駆動電圧が低く、動作周波数が高くなっても、発振部36から出力される信号OUT の周波数及び位相を確実に制御できる。
【0023】
位相成分抽出部13による位相成分の抽出は、例えば進み信号/PU 、遅れ信号/PV と電圧制御発振部2の出力信号OUT との排他的論理和を演算することにより実現することができる。また、発振部36は、例えば電圧制御発振部2の出力信号OUT を切換え信号として高電位側基準電圧VRH 及び低電位側基準電圧VRL のいずれか一方を出力する基準電圧切換え部35と、一方の入力端(−)がコンデンサ34に接続され、他方の入力端(+)が基準電圧切換え部35に接続されたコンパレータとにより構成することができる。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態の位相同期回路の構成を示す回路図である。本実施の形態の位相同期回路のフィルタ部1は、端子11,12、20と、ロジック回路13と、電流源14,15及びスイッチ16,17により構成されるチャージポンプ18と、コンデンサ19とにより構成されている。また、VCO2は、アンプ21と、トランジスタ22と、抵抗23と、電流源24,25及びスイッチ26,27により構成されるチャージポンプ28と、電流源29,30及びスイッチ31,32により構成されるチャージポンプ33と、コンデンサ34と、スイッチ35と、コンパレータ36とにより構成されている。
【0028】
端子11には進み信号/PU が入力され、端子12には遅れ信号/PV が入力される。これらの信号/PU ,/PV はいずれもロジック回路13に入力される。ロジック回路13は、進み信号/PU が“L”、且つコンパレータ36の出力信号OUT が“H”のとき、及び遅れ信号/PV が“L”、且つコンパレータ36の出力信号OUT が“L”のときに“H”で、それ以外のときは“L”となる位相進み信号PFと、進み信号/PU が“L”、且つコンパレータ36の出力信号OUT が“L”のとき、及び遅れ信号/PV が“L”、且つコンパレータ36の出力が“H”のときに“H”で、それ以外のときは“L”となる位相遅れ信号PDを出力する。
【0029】
チャージポンプ18の電流源14及びスイッチ16は、高電位側電源ライン(VDD)と端子20との間に直列接続されている。また、チャージポンプ18の電流源15及びスイッチ17は、低電位側電源ライン(接地)と端子20との間に直列接続されている。スイッチ16は進み信号/PU が“L”の期間だけオンになり、その他のときはオフになる。また、スイッチ17は、遅れ信号/PV が“L”の期間だけオンになり、その他のときはオフになる。更に、低電位側電源ラインと端子20との間には、コンデンサ19が接続されている。このチャージポンプ回路18は、周波数を決定するための電圧VLを、進み信号/PU 及び遅れ信号/PV に基づいて生成する。
【0030】
アンプ21の反転入力端(−)は端子20に接続されている。また、アンプ21の出力端はトランジスタ22のゲートに接続されている。トランジスタ22のソースは高電位側電源ライン(VDD)に接続され、ドレインはアンプ21の非反転入力端(+)に接続されている。またコンパレータ22の非反転入力端(+)と低電位側電源ライン(接地)との間には抵抗23が接続されている。アンプ21、トランジスタ22及び抵抗23で構成された電圧−電流(V→I)変換回路では、電流源24,25の電流値を決定する。ここで、電流源24,25の電流I24,I25は、VL/R23となる。
【0031】
チャージポンプ28の電流源24及びスイッチ26は、高電位側電源ラインとコンパレータ36の反転入力端(−)との間に直列接続されている。また、チャージポンプ28の電流源25及びスイッチ27は、低電位側電源ラインとコンパレータ36の反転入力端(−)との間に直列接続されている。電流源24及び電流源25に流れる電流は、アンプ21の出力により決定される。また、スイッチ26,27は、コンパレータ36の出力信号OUT によりオンーオフ制御される。
【0032】
チャージポンプ33の電流源29及びスイッチ31も、高電位側電源ラインとコンパレータ36の反転入力端(−)との間に直列接続されている。また、チャージポンプ33の電流源30及びスイッチ32は、低電位側電源ラインとコンパレータ36の反転入力端(−)との間に直列接続されている。スイッチ31は位相進み信号PFが“H”の期間だけオンとなり、その他のときはオフとなる。また、スイッチ32は位相遅れ信号PDが“H”の期間だけオンとなり、その他のときはオフとなる。
【0033】
更に、コンデンサ34は、コンパレータ36の反転入力端(−)と低電位側電源ラインとの間に接続されている。
また、コンパレータ36の非反転入力端(+)はスイッチ35に接続されている。スイッチ35はコンパレータ36の出力信号OUT により制御され、コンパレータ36の非反転入力端(+)の電圧を低電位側基準電圧VRL 又は高電位側基準電圧VRHに切り替える。
【0034】
電流源24,25、スイッチ26,27及びコンデンサ34で構成されるチャージポンプ回路28と、コンパレータ36と、スイッチ35とで構成される発振回路は、スイッチ26,27,35を出力信号OUT でコントロールし、周波数を決定する。なお,周波数fは、f=1/Tとなる。ここで、T=(C34(VRH −VRL ))/I24,I25となる。
【0035】
また、電流源29,30及びスイッチ31,32で構成された位相分補正回路で基本周波数と位相とを合わせる。その際、ロジック回路13から出力される信号PF,PDでスイッチ31,32を制御する。
以下、本実施の形態の動作について説明する。図2は上述の位相同期回路の動作を示すタイミングチャートである。但し、I24=−I25=VL/R23、Vf=(I24・t)/C34=(VL−t)/R23・C34である。
【0036】
まず、初期状態において、端子20の電圧VLが一定であるとする。また、進み信号/PU 及び遅れ信号/PV がいずれも“H”であり、したがってスイッチ31,32はいずれもオフであるとする。更に、スイッチ35が低電位側基準電圧VRL 側に接続しており、スイッチ27がオン、スイッチ26がオフであるとする。このとき、電流源25は端子20の電圧VLに応じた電流をコンデンサ34から引き抜き、したがってコンパレータ36の反転入力端(−)の電圧Vfが時間とともに低下していく。そして、電圧Vfが低電位側基準電圧VRL に到達すると、コンパレータ36の出力信号OUT が反転し、それに伴ってスイッチ35が高電位側基準電圧VRH 側に切り替わるとともに、スイッチ26がオンになり、スイッチ27がオフになる。これにより、電流源24は端子20の電圧VLに応じた電流をコンデンサ34に流し込み、コンパレータ36の反転入力端(−)の電圧Vfが上昇し始める。
【0037】
電圧Vfが高電位側基準電圧VRH に到達すると、コンパレータ36の出力信号OUT が反転し、それにともなってスイッチ35が低電位側基準電圧VRL に切り替わり、スイッチ24がオフ、スイッチ27がオンになる。
このようにして、電流源24,25による電流の引き抜き及び流し込みが交互に繰り返され、それにともなってコンパレータ36の出力信号OUT が反転する。端子20の電圧VLが一定であるとすると、コンデンサ34から引き抜く電流及びコンデンサ34に流し込む電流が一定であるので、コンパレータ36は一定の周波数で発振する。すなわち、コンパレータ36から出力される信号の周波数は、端子20の電圧VLにより決定される。
【0038】
ここで、進み信号/PU が“L”に変化したとする。進み信号/PU が“L”になるタイミングが出力信号OUT が“H”になるタイミングと一致しているときは、ロジック回路13から出力される位相進み信号PFが“L”のままである。この場合、進み信号/PU が“L”の期間だけスイッチ16がオンになり、電流源14からコンデンサ19に電流が流し込まれる。これにより、端子20の電圧VLが上昇し、電流源24,25に流れる電流が多くなる。従って、コンパレータ36の反転入力端(−)の電圧Vf が基準電圧VRH 又は基準電圧VRL に到達するまでの時間が短縮され、コンパレータ36の出力信号OUT の周波数が高くなる。
【0039】
進み信号/PU が“L”になるタイミングとコンパレータ36の出力信号OUT が“H”になるタイミングがずれている場合は、両者の信号がいずれも“L”の期間だけ位相進み信号PFが“H”になり、その期間だけスイッチ31がオンになる。これにより、電流源29からコンデンサ34に電流が流れ込み、コンパレータ36の反転入力端(−)の電圧Vfの上昇速度が速くなる。従って、反転入力端(−)の電圧Vfが基準電圧VRH に到達するまでの時間が短縮され、コンパレータ36の出力信号OUT の位相が進む。
【0040】
一方、遅れ信号/PV が“L”に変化したとする。遅れ信号/PV が“L”になるタイミングが出力信号OUT が“H”になるタイミングと一致しているときは、ロジック回路13から出力される位相遅れ信号PDが“L”のままである。この場合、遅れ信号/PV が“L”の期間だけスイッチ17がオンになり、電流源15はコンデンサ19から電流を引き抜く。これにより、端子20の電圧VLが低下し、電流源24,25に流れる電流が少なくなる。従って、コンパレータ36の反転入力端(−)の電圧Vfが基準電圧VRH 又は基準電圧VRL に到達するまでの時間が長くなり、その結果コンパレータ36の出力信号OUT の周波数が低くなる。
【0041】
遅れ信号/PV が“L”になるタイミングとコンパレータ36の出力信号OUT が“H”になるタイミングがずれているときは、両者の信号がいずれも“L”の期間だけ位相遅れ信号PDが“H”になり、その期間だけスイッチ32がオンになる。これにより、電流源30がコンデンサ34から電流を引き抜き、コンパレータ36の反転入力端子(−)の電圧Vfの下降速度が遅くなる。従って、電圧Vfが基準電圧VRH に到達するまでの時間が長くなり、コンパレータ36の出力信号OUT の位相が遅れる。
【0042】
本実施の形態においては、ロジック回路13により出力信号OUT と進み信号/PU 又は遅れ信号/PV との位相差に応じて位相進み信号PF又は位相遅れ信号PDを生成して、これらの位相進み信号PF及び位相遅れ信号PDによりチャージポンプ33を制御してコンパレータ36の反転入力端(−)の電圧Vfを変化させる。この場合、コンパレータ36の反転入力端(−)の電圧Vfは位相進み信号PF又は位相遅れ信号PDが“H”の期間だけ電圧上昇速度又は電圧下降速度が変化する。これにより、VCO2の入力範囲が広がり、適切なVCOゲイン設定ができる。また、位相進み信号PF及び位相遅れ信号PDにより直接チャージポンプ33を駆動するので、高速動作時においてもPLLを確実にロックすることができ、ジッターの発生を抑制できる。これらにより、更に低電圧で駆動する位相制御回路の設計が可能になる。
【0043】
(第2の実施の形態)
図3は本発明の第2の実施の形態の位相同期回路の構成を示す回路図である。本実施の形態の位相同期回路のフィルタ部3は、端子41,42,49と、電流源43,44及びスイッチ45,46により構成されるチャージポンプ47と、コンデンサ48とにより構成されている。また、VCO4は、コンパレータ50、トランジスタ51〜53、スイッチ54,55及び抵抗56により構成される電流決定部57と、トランジスタ58〜61及びスイッチ62,63により構成されるチャージポンプ64と、コンデンサ65と、スイッチ66と、コンパレータ67とにより構成されている。
【0044】
端子41には進み信号/PU が入力され、端子42には遅れ信号/PV が入力される。チャージポンプ47の電流源43及びスイッチ45は、高電位側電源ライン(VDD)と端子49との間に直列接続されている。また、チャージポンプ47の電流源44及びスイッチ46は、低電位側電源ライン(接地)と端子49との間に直列接続されている。コンデンサ48は、端子49と低電位側電源ライン(接地)との間に接続されている。
【0045】
スイッチ45は進み信号/PU が“L”の期間だけオンになり、その他のときはオフとなる。また、スイッチ46は遅れ信号/PV が“L”の期間だけオンとなり、その他のときはオフとなる。
コンパレータ50の反転入力端(−)は端子49に接続されており、出力端はトランジスタ51のゲートに接続されている。トランジスタ51〜53,58,59のソースはいずれも高電位側電源ライン(VDD)に接続されている。そして、トランジスタ51〜53のドレインはいずれもコンパレータ50の非反転入力端(+)に接続されている。また、コンパレータ50の非反転入力端(+)と低電位側電源ライン(接地)との間には、抵抗56が接続されている。
【0046】
トランジスタ52のゲートはスイッチ54の一端側に接続され、スイッチ54の他端側はコンパレータ50の出力端に接続されている。また、トランジスタ553のゲートはスイッチ55の一端側に接続され、他端側はコンパレータ50の出力端に接続されている。スイッチ54は進み信号/PU が“L”の期間だけオフとなり、その他のときはオンとなる。スイッチ55は遅れ信号/PV が“L”の期間だけオンとなり、その他の期間はオフとなる。
【0047】
チャージポンプ64のトランジスタ58,59のゲートはいずれもコンパレータ50の出力端に直接接続されている。トランジスタ58のドレインはトランジスタ60のドレイン、及びトランジスタ60,61のゲートに接続されている。また、トランジスタ59のドレインとトランジスタ61のドレインとの間にはスイッチ62,63が直列に接続されている。トランジスタ60,61のソースはいずれも低電位側電源ライン(接地)に接続されている。
【0048】
スイッチ62,63の相互接続点はコンパレータ67の反転入力端(−)に接続されている。また、コンパレータ67の反転入力端(−)と低電位側電源ライン(接地)との間にはコンデンサ65が接続されている。
コンパレータ67の非反転入力端(+)はスイッチ66に接続されている。このスイッチ66はコンパレータ67の出力信号OUT により制御され、コンパレータ67の非反転入力端(+)の電圧を低電位側基準電圧VRL 又は高電位側基準電圧VRH に切り替える。また、スイッチ62,63もコンパレータ67の出力信号OUT によりオン−オフ制御される。
【0049】
以下、本実施の形態の動作について、図4のタイミングチャートを参照して説明する。但し、以下の例では、トランジスタ51(Tr51)、トランジスタ52(Tr52)、トランジスタ53(Tr53)及びトランジスタ58(Tr58)のサイズの比が、Tr51:Tr52:Tr53:Tr58=1:2:3:1であるとする。
【0050】
まず、初期状態において、進み信号/PU 及び遅れ信号/PV がいずれも“H”であり、端子49の電圧VLが一定であるとする。また、スイッチ66が低電位側基準電圧VRL に接続しており、スイッチ54,63がオン、スイッチ45,46,55,62がいずれもオフであるとする。
このとき、チャージポンプ64のトランジスタ58,60,61にはトランジスタ51,52に流れる電流と等しい一定の電流が流れ、その電流がコンデンサ65から引き抜かれる。このため、コンパレータ67の反転入力端(−)の電圧Vfが時間とともに低下していく。そして、コンパレータ67の反転入力端(−)の電圧Vfが低電位側基準電圧VRL と等しくなると、コンパレータ65の出力信号OUT が反転し、それにともなってスイッチ66が高電位側基準電圧VRH 側に切り替わるとともに、スイッチ62がオン、スイッチ63がオフになる。
【0051】
これにより、トランジスタ51,52に流れる電流と等しい電流がトランジスタ59に流れ、その電流がコンデンサ65に流し込まれる。このため、コンパレータ67の反転入力端(−)の電圧Vfが上昇し始める。
その後、反転入力端子(−)の電圧Vfが高電圧側基準電圧VRH に到達すると、コンパレータ67の出力信号OUT が反転し、それにともなってスイッチ66が低電位側基準電圧VRL に切り替わり、スイッチ62がオフ、スイッチ63がオンになる。
【0052】
このようにして、トランジスタ59,61による電流の引き抜き及び流し込みが交互に繰り返され、それにともなってコンパレータ67の出力信号OUT が反転する。コンパレータ67の出力信号OUT の反転周期は端子49の電圧VLにより決まる。
ここで、時刻t1 で進み信号/PU が“L”に変化したとする。これによりスイッチ45がオンになり、電流源43からコンデンサ48に電流が流し込まれて、端子49の電圧VLが上昇する。従って、コンパレータ67の出力信号OUT の周波数が高くなる。また、進み信号/PU が“L”の期間だけスイッチ54がオフになり、トランジスタ58,60に流れる電流が増加する。これにより、スイッチ62がオンのときにトランジスタ59によりコンデンサ65に流し込む電流、及びスイッチ63がオンのときにトランジスタ61によりコンデンサ65から引き抜く電流が増加し、コンパレータ67の出力信号OUT の位相が進む。
【0053】
時刻t2 で進み信号/PU が“H”に変化すると、スイッチ54がオンになって初期状態に戻り、コンパレータ65は端子49の電圧VLに応じた周波数で発振する。
時刻t3 が遅れ信号/PV が“L”に変化すると、スイッチ46がオンになり、電流源44によりコンデンサ48から電流が引き抜かれて、端子49の電圧が低下する。従って、コンパレータ67の出力信号OUT の周波数が低くなる。また、遅れ信号/PV によりスイッチ55がオンになり、トランジスタ58,60に流れる電流が減少する。これにより、スイッチ62がオンのときにトランジスタ59によりコンデンサ65に流し込む電流、及びスイッチ63がオンのときにトランジスタ61によりコンデンサ65から引き抜く電流が減少し、コンパレータ67の出力信号OUT の位相が遅れる。
【0054】
時刻t4 で遅れ信号/PV が“H”に変化すると、、スイッチ55がオフになって初期状態に戻り、コンパレータ67は端子49の電圧VLに応じた周波数で発振する。
本実施の形態においては、進み信号/PU 及び遅れ信号/PV によりスイッチ54,55を制御し、これらのスイッチ54,55によりチャージポンプ64に流れる電流を制御して位相を進ませ、又は位相を遅らせる。従って、VCO4の入力範囲が広がり、適切なVCOゲイン設定ができる。また、PLLが確実にロックし、ジッターが少なくなる。別に高速な位相シフトの効果が確実にかかり、PLLがロックし、ジッターが少なくなる。その結果、より低電圧で駆動できるVCOの設計が可能となる。
【0055】
【発明の効果】
以上説明したように、本発明によれば、フィルタ部の位相成分抽出部で位相成分を抽出し、その位相成分に基づき、電圧制御発振部内のコンデンサに直接位相成分に相当する電流を流し込み、又は電流を引き抜くので、位相の進み又は遅れに応じてコンデンサの電圧を確実に制御することができる。これにより、電圧制御発振部から出力される信号の周波数及び位相を確実に制御できる。
【0056】
また、本発明によれば、電圧制御発振部の電流決定部において、フィルタ部の出力電圧と、進み信号及び遅れ信号とに応じてチャージポンプに流れる電流を決定し、その決定された電流によりコンデンサに電流を流し込み、又はコンデンサから電流を引き抜くので、電圧制御発振部から出力される信号の周波数及び位相を確実に制御できる。
【図面の簡単な説明】
【図1】図1は、本発明の第1の実施の形態の位相同期回路の構成を示す回路図である。
【図2】図2は、第1の実施の形態の位相同期回路の動作を示すタイミングチャートである。
【図3】図3は、本発明の第2の実施の形態の位相同期回路の構成を示す回路図である。
【図4】図4は、第2の実施の形態の動作を示すタイミングチャートである。
【図5】図5は、PLL回路の一般的な構成を示すブロック図である。
【図6】図6は、従来の位相同期回路を構成を示す回路図である。
【図7】図7は、従来の位相同期回路の動作を示すタイミングチャートである。
【図8】図8は従来の問題点を示す図(その1)であり、図8(a)は入力電圧範囲が大きい場合の電圧と周波数との関係を示す図、図8(b)は入力電圧範囲が小さい場合の電圧と周波数との関係を示す図である。
【図9】従来の問題点(その2)を示す図である。
【符号の説明】
1,3,113 フィルタ部、
2,4,114 VCO(電圧制御発振部)、
11,12,20,41,42,49,121,122,135 端子、
13 ロジック回路、
14,15,24,25,29,30,43,44,123,124,137,138 電流源、
16,17,26,27,31,32,45,46,54,55,62,63,66,125,126,139,140,144 スイッチ、
18,28,33,47,64,127,133,141 チャージポンプ、
19,34,35,48,65 コンデンサ、
21 アンプ、
36,50,67,143 コンパレータ、
57 電流決定部、
111 位相比較部、
112 位相同期回路、
115 分周器。
Claims (3)
- 進み信号及び遅れ信号を入力し、前記進み信号及び前記遅れ信号に応じて出力電圧を変化させるフィルタ部と、前記フィルタ部の出力電圧に応じた周波数の信号を出力する電圧制御発振部とにより構成される位相同期回路において、
前記フィルタ部は、前記進み信号及び前記遅れ信号から位相成分を抽出して前記電圧制御発振部に出力する位相成分抽出部を有し、
前記電圧制御発振部は、コンデンサと、
前記フィルタ部の出力電圧に応じた電流で前記コンデンサに電流を流し込み、又は前記コンデンサから電流を引き抜く第1のチャージポンプと、
前記位相成分抽出部からの信号に応じて前記コンデンサに電流を流し込み、又は前記コンデンサから電流を引き抜く第2のチャージポンプと、
前記コンデンサの一端側電圧に応じた周波数で発振する発振部と
を有することを特徴とする位相同期回路。 - 前記フィルタ部の前記位相成分抽出部は、前記進み信号及び前記遅れ信号と前記電圧制御発振部の出力信号とを論理演算して前記位相成分を抽出することを特徴とする請求項1に記載の位相同期回路。
- 前記電圧制御発振部は、切換え信号に応じて高電位側基準電圧及び低電位側基準電圧のいずれか一方を出力する基準電圧切換え部と、
一方の入力端が前記コンデンサに接続され、他方の入力端が前記基準電圧切換え部に接続されたコンパレータとを有し、前記基準電圧切換え部は前記コンパレータの出力を前記切換え信号として入力することを特徴とする請求項1に記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32329199A JP3597428B2 (ja) | 1999-11-12 | 1999-11-12 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32329199A JP3597428B2 (ja) | 1999-11-12 | 1999-11-12 | 位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001144608A JP2001144608A (ja) | 2001-05-25 |
JP3597428B2 true JP3597428B2 (ja) | 2004-12-08 |
Family
ID=18153155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32329199A Expired - Fee Related JP3597428B2 (ja) | 1999-11-12 | 1999-11-12 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3597428B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
KR100843200B1 (ko) | 2006-08-22 | 2008-07-02 | 삼성전자주식회사 | 전류 부스팅 회로를 구비하는 적응적 대역폭 위상 고정루프 장치 |
JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN107682957B (zh) * | 2017-10-12 | 2019-06-28 | 矽力杰半导体技术(杭州)有限公司 | Led驱动电路及其控制电路和控制方法 |
JP7037174B2 (ja) * | 2018-03-05 | 2022-03-16 | ザインエレクトロニクス株式会社 | Pll回路およびcdr装置 |
-
1999
- 1999-11-12 JP JP32329199A patent/JP3597428B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001144608A (ja) | 2001-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3745123B2 (ja) | デューティ比補正回路及びクロック生成回路 | |
JP4204210B2 (ja) | Pll回路 | |
US7330058B2 (en) | Clock and data recovery circuit and method thereof | |
US6342818B1 (en) | PLL having switching circuit for maintaining lock during loss of input signal | |
JP3360667B2 (ja) | 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置 | |
US8253498B2 (en) | Phase locked loop with divider bias control | |
US9124250B2 (en) | Clock doubler including duty cycle correction | |
US6255872B1 (en) | Charge pump circuit for PLL | |
JP2002198808A (ja) | Pll回路および光通信受信装置 | |
US6157691A (en) | Fully integrated phase-locked loop with resistor-less loop filer | |
JP3597428B2 (ja) | 位相同期回路 | |
JP3748414B2 (ja) | 位相同期ループ回路 | |
JP3617456B2 (ja) | Pll回路および光通信受信装置 | |
US8081040B1 (en) | Method and apparatus for oscillating | |
JP4082507B2 (ja) | 位相同期回路 | |
JP2009077308A (ja) | 位相ロックループ回路 | |
JP4162140B2 (ja) | シリアルリンク回路 | |
KR19990062001A (ko) | 위상 동기 루프 | |
JP3079943B2 (ja) | Pll回路 | |
JP2003289248A (ja) | Pll回路 | |
JP4479435B2 (ja) | Pll回路 | |
JP2007274033A (ja) | Pll回路及びチャージポンプ回路の駆動方法 | |
KR20020042032A (ko) | 저전력 전하 펌프 및 이를 구비하는 위상동기루프 | |
KR20000022898A (ko) | Pll회로 | |
TW200525894A (en) | Voltage controlled oscillator and phase locked loop circuit having the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040908 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |