KR20000022898A - Ｐｌｌ회로 - Google Patents

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KR20000022898A
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아오키히로유키
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

출력클록(CLK)의 지터가 작고 회로구성이 단순한 PLL(phase locked loop)회로가 제공된다. 입력CLK과 귀환CLK 사이의 위상차를 검출되지 않는 작은 대드존기간은 PFD1로 구성되고, 입력CLK과 귀환CLK 사이의 위상차를 검출되지 않는 큰 대드존기간은 PFD2로 구성된다. 챠지펌프(CP1)는 PFD1과 접속되고 ON전류가 작은 트랜지스터로 구성되며, CP2는 PFD2과 접속되고 ON전류가 큰 트랜지스터로 구성된다. 이러한 구조에 의해, 입력CLK과 귀환CLK 사이의 위상차가 큰 기간에는, 챠지펌프출력(CPOUT)의 전위가 신속하게 챠지업 및 다운된다. 입력CLK과 귀환CLK 사이의 위상차가 작게 되는 기간에는, PFD1과 CP1만이 동작되어, 종래의 PLL의 동작으로 수행된다. 따라서, 록시간이 빨라지지만, 록후의 지터의 양은 종래의 형태와 비교하여 변화되지 않는다.

Description

ＰＬＬ회로{PLL circuit}
본 발명은 고안정화한 PLL(phase locked loop)회로에 관한 것이다.
도 1은 종래의 PLL회로를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 종래의 PLL회로는 한 유닛의 위상주파비교기(PFD)와 한 유닛의 챠지펌프(CP)를 구비한다. 이 PLL회로에서, 이 PLL회로에서, 위상이 록(lock)된 후에도, 챠지펌프출력(CPOUT)은 전원전위노이즈, 접지전위노이즈, 로우패스필터(LPF)로부터의 리이크등에 의해서 변화된다. 결과적으로, 전압제어발진기(VCO)의 발진주파수의 변화, 위상리드,위상지연이 발생한다. 이러한 미소한 변화를 보정하기 위해서, PFD의 대드존(dead zone)은 작게 만들어지고 CP의 ON전류"gm"도 작게 만들어 진다.
도 2는 종래의 PLL회로의 동작을 나타내는 타이밍챠트이다. 도 2의 A,B포인트들에서 나타난 바와 같이, 록전의 입력클록과 귀환클록사이의 위상차가 큰 경우와, 록후의 입력클록과 귀환클록사이의 위상차가 작은 경우의 두 경우에, CPOUT의 챠지업량은 거의 변하지 않고, 위상이 록될 때까지의 시간은 커진다.
반면, CP의 ON전류"gm"이 크게 만들어 지는 경우, CPOUT의 챠지업량은 커진다. 결과적으로, 위상이 록될 때까지의 시간은 작아지나, 위상이 록된후의 미소한 보정은 불가능해지고 출력클록(CLK)의 지터는 커진다.
최근, 마이크로프로세서의 출력주파수가 높아짐에 따라, 지터의 추가감소가 요구되고 CP의 ON전류"gm"이 작게 만들어진다. 결과적으로, 위상이 록될 때까지의 시간은 길어진다. 상술한 바와 같이, 위상이 록될 때까지의 시간의 단축과 지터의 감소라는 서로 상반되는 과제가 해결되어야 한다.
상술한 과제를 해결하기 위하여, 일본특개평 제9-93122호에는 입력CLK와 귀환CLK사이의 위상과 주파수를 비교하여, 위상차가 지정값보다 크고 주파수차가 지정값보다 작다고 판단되면 CP의 동작을 정지시키는 기술이 개시되어 있다. 도 3은 종래의 PLL회로의 이 예를 나타낸 회로도이다.
그러나, 이 종래의 기술에서는, PFD와 CP를 제어하기 위하여, 주파수비교기, 주파수차검출기, 판정회로등으로 구성된 제어회로가 새롭게 제공되어야 한다. 따라서, 전체 회로가 복잡해지는 문제점이 있다.
일본 특개평 제10-107624호에는 위상비교판단이 다단주파수분주(multistage frequency dividing)에 의해 세분화되는 PLL회로가 개시되어 있다. 이러한 세분화에 의해, 종래의 PLL회로에서, 위상비교기 및 로우패스필터의 특성이 각각 하나의 목적으로 미리 결정되는 폐해가 제거된다.
이 PLL회로에서, 위상을 판정하는 회로가 새로 제공되고 두개의 위상비교기로부터 위상비교기가 선택된다. 따라서, 회로가 복잡해지는 문제점이 있다.
일본 특개평 제1-243622호에는 배타적OR(EXOR)게이트와 이 EXOR게이트에 연결된 챠지펌프(CP1), 그리고 순차적 위상비교기(SPC) 및 이 SPC에 연결된 챠지펌프(CP2)를 구비하는 PLL회로가 개시되어 있다. 그러나, CP1의 ON전류가 작고 CP2의 ON전류가 크다는 것은 기재되어 있지 않다.
일본 특개평 제9-8655호에는 두 종류의 위상비교기들과, 각각 의 위상비교기들에 의해서 구동되는 제 1 챠지펌프 및 제 2 챠지펌프를 구비하는 주파수합성장치가 기재되어 있다. 그리고, 이 제 2 챠지펌프의 전류값은 제 1 챠지펌프보다 크게 하는 것이 제시되고 있으나, 이 전류값은 안정성을 고려하여 설정되는 것이 요구된다. 그리고, 대드존구간은 지연소자를 조정함으로써 조절된다. 이 조절방법은, Integrated Electronics Publishing Co. Japen에서 발간된 문헌 "PLL주파수합성회로 및 그 설계방법" (토시오키 오자와(Toshiyuki Ozawa) 제 2 판 pp.125-144, 1996.)에도 기재되어 있다.
일본 특개평 제10-327070호에는 대드존을 갖지 않는 제 1 위상비교기와 대드존을 갖는 제 2 위상비교기, 이 제 1 위상비교기의 출력신호를 입력받는 제 1 챠지펌프와 제 2 위상비교기의 출력신호를 입력받는 제 2 챠지펌프를 구비하는 PLL회로가 기재되어 있다. 이 제 1 위상비교기에는 인버터라인이 제공된다.
따라서, 본 발명의 목적은 출력클록의 지터가 작고 그 회로구조가 간단한 PLL회로를 제공함에 있다.
도 1은 종래의 PLL회로를 나타내는 블록도이다.
도 2는 종래의 PLL회로의 동작을 나타내는 타이밍챠트이다.
도 3은 종래의 PLL회로의 일예를 나타내는 회로도이다.
도 4는 본 발명의 PLL회로의 실시예를 나타내는 블록도이다.
도 5는 본 발명의 실시예에 적용된 챠지펌프(CP1,CP2)의 구조를 상세히 나타내는 블록도이다.
도 6은 본 발명의 실시예에 적용된 위상주파비교기(PFD)의 구조를 나타내는 회로도이다.
도 7은 로우패스필터(LPF)의 구조를 나타내는 회로도이다.
도 8은 위상차가 크고 작은 경우를 나타내는 타이밍챠트이다.
도 9는 본 발명의 또 다른 실시예에 적용된 위상주파비교기(PFD)의 구조를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 실시예에 적용된 챠지펌프들(CPs)의 구조를 나타내는 블록도이다.
본 발명의 제 1 면에 따르면, 상술한 목적들을 달성하기 위해서, 입력클록(CLK)과 귀환클록(CLK) 사이의 위상차를 검출하지 않는 작은 대드존기간을 구성하는 제 1 위상주파비교기(PFD)와, 상기 입력CLK과 상기 귀환CLK 사이의 위상차를 검출하지 않는 큰 대드존기간을 구성하는 제 2 PFD와, 상기 제 1 PFD와 접속되고 ON전류가 작은 트랜지스터로 구성된 제 1 챠지펌프(CP)와, 그리고 상기 제 2 PFD와 접속되고 ON전류가 큰 트랜지스터로 구성된 제 2 CP를 포함하는 챠지펌프회로를 구비하는 PLL(phase locked loop)회로가 제공된다.
본 발명의 제 2 면에 따르면, 상술한 제 1 면에서, 상기 챠지펌프회로에서, 상기 입력CLK는 상기 제 1 PFD 및 상기 제 2 PFD의 제 1 입력단에 접속되고, 상기 제 1 CP와 상기 제 2 CP의 출력단이 병렬접속되며, 그리고 PLL회로는 상기 병렬접속된 출력단과 접지(GND) 사이에 연결된 로우패스필터(LPF)와, 상기 제 1 CP 및 상기 제 2 CP의 상기 출력단과 출력CLK단자와의 사이에 연결된 전압제어발진기(VCO)를 추가로 구비한다.
본 발명의 제 3 면에 따르면, 상술한 제 1 면에서, PLL회로는 상기 VCO의 출력단과 상기 제 1 PFD 및 상기 제 2 PFD의 각각의 제 2 입력단의 사이에 연결되고, 상기 차지펌프회로와 같이 루프회로를 형성하는 분주기(DIV)를 추가로 구비한다.
본 발명의 제 4 면에 따르면, 제 2 면에서, 상기 LPF는 직렬로 연결된 저항과 캐패시터로 구성된다.
본 발명의 제 5면에 따르면, 제 1 면에서, 상기 제 1 PFD 및 상기 제 2 PFD는 각각의 회로내에 지연회로를 구비하고, 상기 지연회로들을 조정함으로써 상기 대드존들을 조정가능하게 한다. 또한, 상기 입력CLK과 상기 귀환CLK사이의 위상차가 큰 경우, 상기 제 1 CP 및 상기 제 2 CP는 구동되고, 상기 LPF는 신속하게 챠지업 및 다운되며, 상기 위상차가 감소되게 된다.
첨부도면을 참조한 하기의 상세한 설명으로부터 본 발명의 목적과 특징이 분명해질 것이다.
이하, 첨부도면을 참조하여, 본 발명을 상세하게 설명한다. 도 4는 본 발명의 PLL회로의 실시예를 나타내는 블록도이다. 도 5는 본 발명의 실시예에 적용된 챠지펌프(CP1,CP2)의 구조를 상세히 나타내는 블록도이다. 도 6은 본 발명의 실시예에 적용된 위상주파비교기(PFD)의 구조를 나타내는 회로도이다.
도 4에서, 입력클록(CLK)과 출력클록(CLK)사이에, PFD1과 CP1으로 이루어진 제 1 스몰대드존과 PFD2와 CP2로 이루어진 제 2 라지대드존이 병렬로 연결된 챠지펌프회로가 구성된다. 챠지펌프회로, 전압제어발진기(VCO)와 분주기(DIV)가 서로 직렬로 연결되어 루프회로를 구성한다. 더욱이, 로우패스필터(LPF)가, PFD1와 CP1으로 이루어진 존과 PFD2와 CP2로 이루어진 존이 병렬접속된 출력점(CPOUT)으로 접속되어 있다. 입력CLK은 PFD1과 PFD2으로 연결되는 제 1 병렬입력단에 접속되고, 출력CLK은 VCO의 출력단에 접속된다. 출력CLK은 DIV로 입력되고, DIV의 출력은 PFD1과 PFD2를 연결하는 제 2 병렬입력단에 접속된다.
상술한 PLL회로는 발진안정시간(록시간)을 빠르게 하기위해서, 두개의 PFD와 두개의 CP를 구비한다.
다음에, 본 발명의 PLL회로의 구조를 상세히 설명한다. 대드존들이 서로 다른 두개의 PFD들, PFD1과 PFD2가 구비되고, 여기에서, 대드존은 PFD가 입력CLK과 귀환CLK과의 위상차를 검출하지 않는 기간을 의미한다. 입력CLK과 귀환CLK 사이의 위상차가 큰 시간에서, PFD1과 PFD2 모두 동작하고, 입력CLK과 귀환CLK 사이의 위상차가 작은 시간에에서는 PFD1만 동작된다. 또한, 트랜지스터들의 ON전류"gm"가 서로 다른 CP들, CP1과 CP2가 제공되고, CP1이 PFD1에 연결되고, CP2는 PFD2에 연결되며, 두 CP는 연결된 PFD들에 의해서 각각 구동된다.
상술한 바와 같이, 각각 작은대드존과 작은ON전류"gm"으로 이루어지는 PFD1과 CP1은 종래의 구조와 동일하다.
또한, PFD2는 종래보다 큰 대드존으로 구성되고, CP2는 종래보다 큰 ON전류"gm"로 구성된다. 이 구조에 의해, 입력CLK과 귀환CLK 사이의 위상차가 큰 시간에는, PFD1과 PFD2는 모두 동작하여 CPOUT의 전위가 빠르게 챠지업되고 챠지다운된다. 또한, 입력CLK과 귀환CLK 사이의 위상차가 작게 되는 시간에는, PFD1만 동작하여 종래의 동작이 수행된다.
다음에, 본 발명의 PLL회로의 동작을 설명한다. PFD는 2개의 CLK, 입력CLK과 귀환CLK의 입하에지의 리드 또는 지연을 검출하여, 리드 또는 지연의 양만의 업(UP)신호 또는 다운(DN)신호를 발생한다. PFD에 지연회로를 설치함으로써, 2개의 CLK들의 입하에지의 리드 또는 지연이 검출되지 않는 기간(대드존)이 발생되고 조정이 가능하다.
CP는 PFD에 의해 구동되고 UP신호 또는 DN신호의 액티브기간 Pch 또는 Nch는 ON되고, LPF의 전위(CPOUT)는 챠지업 또는 챠지다운된다.
도 7은 로우패스필터(LPF)의 구조를 나타내는 회로도이다. 도 7에 도시된 바와 같이, 본 발명의 실시예에 적용된 LPF는 단자(CPOUT)와 접지단자(GND)사이에 연결된 저항(R)과 캐패시터(C)로 구성된다. 이 실시예의 LPF에서, LPF의 전위(CPOUT)는, PFD의 UP신호 또는 DN신호가 액티브하는 기간에서 접지전위로부터 전원전위까지 챠지업 또는 다운된다.
출력CLK의 주파수는 CPOUT의 전위에 의해 변화한다. 많은 제어방법에 있지만, 본 실시예에서는, CPOUT의 전위가 높아짐에 따라서 출력CLK의 주파수가 높아지는 동작이 수행된다.
출력CLK의 주파수는 분주기(DIV)에서 분주되고, 분주된 결과는 귀환CLK로서 PFD로 입력된다. 분주기(DIV)는, 입력CLK의 주파수가 정수배로 다중화되고 이 다중화된 결과가 출력CLK의 주파수로서 사용되는 경우에 필요하다. 본 발명의 실시예에서는, DIV가 제공되지만, DIV는 동일한 주파수가 입력CLK과 출력CLK에 사용되는 경우에는 필요하지 않다.
다음에, 본 발명의 전체구조를 설명한다. 두 개의 PFD들, PFD1과 PFD2가 제공되고, 이 PFD들 각각에 서로 다른 대드존이 설정된다. PFD1에는 종래의 작은 기간의 대드존이 설정되고, PFD2에는 종래의 작은 기간보다 큰 기간의 대드존이 설정된다. 이 구조에서, 입력CLK과 귀환CLK사이의 위상차가 큰시간에서는 PFD1과 PFD2 모두 동작되고, 입력CLK과 귀환CLK 사이의 위상차가 작게 되는 시간에서는 PFD1만 동작된다.
또한, 2개의 CP들, CP1과 CP2가 제공되고, CP1는 PFD1에 연결되어 PFD1에 의해 구동되고, CP2는 PFD2에 연결되어 PFD2에 의해 구동된다. CP1는 ON전류가 작은("gm"이 작은) 종래와 동일한 종류의 트랜지스터들로 구성되고, CP2는 ON전류가 큰("gm"이 큰) 트랜지스터로 구성된다.
다음에, 본 발명의 실시예의 동작을 설명한다. 도 8은 위상차가 크고 작은 경우의 타이밍챠트를 나타낸다. 먼저, 도 5에 도시된 구조에서, 귀환CLK이 입력CLK에 대하여 시간지연을 갖는 경우를 설명한다.
도 5에서, CP1은 트랜지스터의 ON전류"gm"을 작게 하고 PFD1(신호UP1, 신호DNl)에 의해 구동된다. 또한, CP2는 트랜지스터의 ON전류"gm"을 크게하고 PFD2(신호UP2, 신호DN2)에 의해서 구동된다.
도 8의 상부에는, 입력CLK과 귀환CLK 사이의 위상차가 큰 경우의 동작타이밍이 도시된다.(위상차가 큰 경우) 도 8의 하부에는, 입력CLK과 귀환CLK 사이의 위상차가 작은 경우의 동작타이밍이 도시된다.(위상차가 작은 경우) 크거나 작은 위상차는 입력CLK와 귀환CLK의 입하시간에서 포인트A 및 B 또는 F 및 G 사이의 간격이다. 이 크거나 작은 위상차는 PFD1과 PFD2에 의해 설정된 대드존과 비교함으로써 판정된다.
귀환CLK이 입력CLK에 대하여 PFD1과 PFD2에 의해 설정된 대드존보다 큰 시간지연을 갖는 경우(위상차가 큰 경우)에, PFD1과 PFD2는 입력CLK의 입하포인트(A)부터 귀환CLK의 입하포인트(B)까지의 시간지연을 검출하여 UP1(포인트C)과 UP2(포인트D)의 모두를 동작하게 한다. 이 경우, UP1과 UP2 모두 동작하고 CP2로 흐르는 전류에 CP1에 흐르는 전류를 부가함으로써 CPOUT이 챠지업된다. 따라서, CPOUT이 신속하게 챠지업된다.(포인트E)
귀환CLK이 입력CLK에 대하여 PFD1에 의해 설정된 대드존보다 크고 PFD2에 의해 설정된 대드존보다 작은 시간지연을 갖는 경우(위상차가 작은 경우)에, PFD1은 입력CLK의 입하포인트(F)부터 귀환CLK의 입하포인트(G)까지의 시간지연을 검출하여 UP1(포인트H)를 동작하게 한다. UP2는 동작하지 않고 하이로 유지된다. 이 경우에, CPOUT은 CP1으로 흐르는 전류만에 의해 챠지업된다. 따라서, CPOUT은 완만하게 챠지업된다.(포인트I)
귀환CLK이 입력CLK에 대하여 PFD1과 PFD2에 의해 설정된 대드존보다 작은 시간지연을 갖는 경우에, PLL회로는 록상태로 되어, PFDl(UP1)과 PFD2(UP2) 모두 동작하지 않고 하이로 유지된다.
귀환CLK이 입력CLK에 대한 시간지연을 갖는 경우와 동일하게, 귀환CLK이 입력CLK에 대하여 시간리드를 갖는 경우에는, UP1과 UP2 대신, DN1과 DN2가 동작하여 CPOUT이 챠지다운된다.
도 9는 본 발명의 또 다른 실시예에 적용된 위상주파비교기(PFD)의 구조를 나타내는 회로도이다. 본 발명의 이 실시예의 기본적인 구조는 상술한 실시예와 동일하나, PFD의 대드존을 발생하는 구조에서, 도 9에 도시된 바와 같이, 도 6에서 상술한 실시예의 경우에서의 두개의 지연회로가 제공되는 것 대신 하나의 지연회로가 제공되는 것이 가능하다. 도 10은 본 발명의 또 다른 실시예에 적용된 챠지펌프들(CPs)의 구조를 나타내는 블록도이다. 도 5에서 상술한 실시예에서, 두개의 CP들, CP1과 CP2가 독립적으로 제공된다. 그러나, 도 10에서, CP를 위한 대표적인 제어회로로서 전류원을 도시하였고, 전류원은 두 CP들 위해 공유되며, CPOUT의 최종단의 ON전류"gm"이 변화되는 구조도 적용될 수 있다.
상술한 바와 같이, 본 발명에서는, PFD의 대드존을 이용함으로써 록시간이 감소되나, 지터의 양은 종래와 비교하여 변하지 않는다. 따라서, PFD의 기본구성을 바꾸지 않고 지연회로를 변경하는 것만으로, 대드존이 서로 다른 2개의 PFD가 제공될 수 있다. 상술한 PFD와 동일하게, 챠지펌프(CP)에서, CP를 위한 제어회로를 변경시키지 않고 CPOUT를 출력하는 최종단의 트랜지스터의 ON전류"gm"을 변화시키는 것 만으로, ON전류"gm"이 서로 다른 2개의 CP들이 제공될 수 있다. 이것 때문에, 설계기간이 기본적인 PLL회로의 설계기간과 거의 동일하고, 록시간이 단축될 수 있다. 상술한 실시예에서, 두 종류의 대드존과 CP들을 위한 ON전류가 적용되었지만, 3종류이상의 ON전류가 적용될 수 있다.
본 발명의 상술한 실시예들은 적절한 예시들이다. 본 발명의 사상은 이 실시예들에 한정되지 않고, 본 발명은, 본 발명의 개념내에서 다양하게 적용될 수 있다.
상술한 설명으로부터 명백해지는 바와 같이, 본 발명의 PLL회로에서, 입력CLK과 귀환CLK 사이의 위상차가 검출되지 않는 작은 대드존기간과 큰 대드존이 제공된다. 또한, 챠지펌프회로는 ON전류가 작은 트랜지스터로 이루어진 제 1 CP와 ON전류가 큰 트랜지스터로 이루어진 제 2 CP로 구성된다.
이 구조에 의해, 입력CLK과 귀환CLK사이의 위상차가 큰시간에서는, CPOUT의 전위가 신속하게 챠지업 및 다운되고, 입력CLK과 귀환CLK사이의 위상차가 작게 되는 시간에서는, 제 1 PFD와 제 1 CP만이 동작되어, 종래의 동작이 수행된다. 따라서, 록시간이 빨라지게 되나, 록후의 지터의 양은 종래의 형태와 동일하다. 록시간이 감소되고 지터의 양이 변화하지 않는 서로 상반되는 과제가 해결됨에도 불구하고, 설계기간은 거의 변하지 않는다. 그 이유는 PFD의 기본구조가 종래의 형태와 동일하고, 다른 지연회로를 설정하는 것만으로 대드존이 서로 다른 2개의 PFD가 제공되기 때문이다. 더욱이, CP의 제어회로가 종래의 형태와 동일하고, CPOUT을 출력하는 최종단의 트랜지스터를 변경하는 것만으로, ON전류"gm"이 서로 다른 2개의 CP가 제공될 수 있기 때문이다.
특정한 실시예들을 참조하여 본 발명을 설명하였지만, 본 발명은 이 실시예들에 한정되지 않고 첨부한 청구항들에 의해 한정된다. 당업자에게는 본 발명의 사상과 범위에서 벗어나지 않고 실시예를 변경하거나 수정하는 것이 가능하다.

Claims (7)

  1. PLL(phase locked loop)회로에 있어서:
    입력클록(CLK)과 귀환클록(CLK) 사이의 위상차를 검출하지 않는 작은 대드존기간을 구성하는 제 1 위상주파비교기(PFD)와;
    상기 입력CLK과 상기 귀환CLK 사이의 위상차를 검출하지 않는 큰 대드존기간을 구성하는 제 2 PFD와;
    상기 제 1 PFD와 접속되고 ON전류가 작은 트랜지스터로 구성된 제 1 챠지펌프(CP)와; 그리고
    상기 제 2 PFD와 접속되고 ON전류가 큰 트랜지스터로 구성된 제 2 CP를 포함하는 챠지펌프회로를 구비하는 PLL회로.
  2. 제 1 항에 있어서, 상기 챠지펌프회로에서, 상기 입력CLK는 상기 제 1 PFD 및 상기 제 2 PFD의 제 1 입력단에 접속되고, 상기 제 1 CP와 상기 제 2 CP의 출력단이 병렬접속되며; 그리고
    PLL회로는 상기 병렬접속된 출력단과 접지(GND) 사이에 연결된 로우패스필터(LPF)를 추가로 구비하는 것을 특징으로 하는 PLL회로.
  3. 제 1 항에 있어서, 상기 제 1 CP 및 상기 제 2 CP의 상기 출력단과 출력CLK단자와의 사이에 연결된 전압제어발진기(VCO)를 추가로 구비하는 것을 특징으로 하는 PLL회로.
  4. 제 1 항에 있어서, 상기 VCO의 출력단과 상기 제 1 PFD 및 상기 제 2 PFD의 각각의 제 2 입력단의 사이에 연결되고, 상기 차지펌프회로와 같이 루프회로를 형성하는 분주기(DIV)를 추가로 구비하는 것을 특징으로 하는 PLL회로.
  5. 제 2 항에 있어서, 상기 LPF는 직렬로 연결된 저항과 캐패시터로 구성되는 것을 특징으로 하는 PLL회로.
  6. 제 1 항에 있어서, 상기 제 1 PFD 및 상기 제 2 PFD는 각각의 회로내에 지연회로를 구비하고, 상기 지연회로들을 조정함으로써 상기 대드존들을 조정가능하게 하는 것을 특징으로 하는 PLL회로.
  7. 제 1 항에 있어서, 상기 입력CLK과 상기 귀환CLK사이의 위상차가 큰 경우, 상기 제 1 CP 및 상기 제 2 CP는 구동되고, 상기 LPF는 신속하게 챠지업 및 다운되며, 상기 위상차가 감소되게 하는 것을 특징으로 하는 PLL회로.
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