JP4236998B2 - 発振器 - Google Patents
発振器 Download PDFInfo
- Publication number
- JP4236998B2 JP4236998B2 JP2003177427A JP2003177427A JP4236998B2 JP 4236998 B2 JP4236998 B2 JP 4236998B2 JP 2003177427 A JP2003177427 A JP 2003177427A JP 2003177427 A JP2003177427 A JP 2003177427A JP 4236998 B2 JP4236998 B2 JP 4236998B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- signal
- output
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 claims description 46
- 238000012545 processing Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 35
- 230000008569 process Effects 0.000 claims description 27
- 230000001360 synchronised effect Effects 0.000 claims description 18
- 230000010355 oscillation Effects 0.000 claims description 15
- 230000002194 synthesizing effect Effects 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003786 synthesis reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000001228 spectrum Methods 0.000 description 14
- 238000001994 activation Methods 0.000 description 10
- 239000002131 composite material Substances 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- 230000004913 activation Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009499 grossing Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000003550 marker Substances 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B1/00—Details
- H03B1/04—Reducing undesired oscillations, e.g. harmonics
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器に関するものである。
【０００２】
【従来の技術】
従来より，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器がある。
このような発振器の具体例を図３を用いて説明する。
従来の発振器の一例である発振器Ｂは，従来より知られるＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）の構成を具備するものであり，ＭＰＵ１００より出力されるラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）を内部に設けるコントロール部１５０で受信することによって制御されるものである。
具体的に発振器Ｂは，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整された基準信号（以下，単に「ＲＥＦ」とする）及び発振器Ｂが実際に出力した出力信号（以下，単に「ＲＦ」とする）を取得することによって該取得したＲＥＦ及びＲＦの互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３０と，前記位相差に応じて前記位相検波器１３０より出力された制御指令信号の反転若しくは非反転等の処理を行うチャージポンプと１４０と，該チャージポンプ１４０より出力された制御指令信号に対してスムージング処理を施すループフィルタ３００と，該ループフィルタでスムージング処理が施された制御指令信号に基づいて所望の周波数のＲＦ（出力信号）を生成する電圧制御発振器４００とを具備して構成されている。
尚，前記ＲＦはＲＦ出力端子１７０より出力され，前記ＲＥＦはＲＥＦ入力端子１６０より入力される構成となっている。
前記ＲＥＦ及び前記ＲＦは前記位相検波器１３０で取得される信号であるが，前記２つの信号は，予め前記位相検波器１３０に入力される前に所定の分周比で分周するための分周器１１０（ＲＦ用），分周器１２０（ＲＥＦ用）によって分周されて同じ周期の信号が生成される構成となっている。また，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１０，１２０を設ける必要は無い。
前記チャージポンプ１４０については，位相検波器１３０の出力信号を入力信号の位相差に応じて，正の定電流出力，負の定電流出力，若しくは無出力（オフ）の３つのモードに変換するものなので省略することも可能である。
また，周波数シンセサイザＩＣは分周器１１０，分周器１２０，位相検波器１３０，チャージポンプ１４０，及びコントロール部１５０を１つの集積回路で構成したＩＣチップの一例である。
【０００３】
このように構成された発振器Ｂは，例えば図４に示すようなタイミングで各信号の取得及び生成を行っている。
例えば，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２０によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４００より出力されるＲＦは前記分周器１１０によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３０に取得される。
前記位相検波器１３０は，取得した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４０は該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３００によってスムージング処理が施される。そして，最終的に前記電圧制御発振器４００は，該スムージング処理が施された信号に基づいて所望の周波数のＲＦを出力している。
ここで，チャージポンプ１４０が行う制御指令信号の加工について説明する。例えば，図４に示すようにＦＲ１の位相がＦＮ１の位相より進んでいる場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の正の定電流パルスで出力し，他方，図５に示すようにＦＲ１の位相がＦＮ１の位相より遅れている場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の負の定電流パルスで出力する。尚，パルスのない期間はチャージポンプの出力は開放される。
したがって，電圧制御発振器４００は，前記ＣＰ１の定電流パルスの極性及びパルス幅に応じてＲＦの周波数を所望の値となるように制御している。
【０００４】
【特許文献１】
特開平１１−３２９５１号公報
【０００５】
【発明が解決しようとする課題】
ところで，近年発展が著しい有線若しくは無線の通信環境においては，高度なデジタル変調方式がより高い周波数で使われるようになってきている。
そのため，デジタル変調信号の復調時における該デジタル変調信号の周波数変換に使われる発振器Ｂで発生する位相雑音を可能な限り低減することが求められている。
この発振器で発生する位相雑音は，上述の分周器１１０，１２０の分周比を大きくすればするほど大きくなることが知られている。
具体的な実験結果としては，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝２００，位相検波器１３０における処理周波数３０ＭＨｚとした場合に，位相雑音のフロアレベルは−９７ｄＢ／Ｈｚ程度である（尚，フロアレベルとは，ＲＦの出力周波数の最大値からみた位相雑音の低い周波数成分であり，主に周波数シンセサイザＩＣから発生する位相雑音のレベルのことである）。
他方，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝６０００，位相検波器１３０における処理周波数１ＭＨｚとした場合に，位相雑音のフロアレベルは−８４ｄＢ／Ｈｚ程度である。
前記実験結果から，ＲＦが同じ値である場合に分周比が大きくなるほど位相雑音が増加することが分かる。
そこで，前記分周器の分周比を小さくすることが考えられるが，現状，位相検波器１３０は取り扱う位相比較周波数には上限（最大で約５６ＭＨｚ）があるので，上述のように高周波を取り扱う場合は，分周器を用いて分周比を大きくする必要あるため位相雑音を抑えることが困難であった。
一方，特許文献１には，ＰＬＬのアンロック時とロック時とで，ＰＬＬの同期範囲の広いデジタル位相比較器と位相雑音の低いアナログ位相比較器とを切り替えて使用する技術が示されている。この技術によれば，同期範囲を広くとりつつ，位相雑音の低い信号を得ることが可能となるが，目標とする位相雑音を実現できる高精度の位相比較器を用意しなければならないという問題点があった。
したがって，本発明は前記事情に鑑みてなされたものであり，その目的とするところは，実際の位相比較周波数を上げることなく，また特に高精度の機器を用いることなく位相雑音を低減することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために第１の発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，
１つの前記発振手段に対して複数の前記位相検波器を具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記位相検波器ごとに出力される前記制御指令信号を合成し，該合成により得られる合成制御指令信号を前記発振手段へ供給する制御指令合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
このような構成により，実験結果によれば，特に高精度のものではない従来の性能（精度）のままの（安価な）位相検波器を用いても位相雑音を低減することが可能となる。
【０００７】
また，第２の発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を前記発振手段へ出力する位相検波器を具備する発振器において，
複数の前記位相検波器と該位相検波器ごとに出力される前記制御指令信号にそれぞれに応じてパルス信号の位相が一致する前記出力信号を出力する複数の前記発振手段とを具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記複数の発振手段ごとに出力される前記パルス信号の位相が一致する複数の出力信号を合成して外部出力する外部出力合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
前記第１の発明のように，前記合成制御指令信号を１つの前記発振手段に出力する構成に限らず，前記位相検波器と同数の前記発振手段を具備するこのような構成によっても，前記第１の発明と同様に位相雑音低減効果が得られる。
【０００８】
ところで，前記位相検波器を複数並列に動作させた場合，位相雑音の低減状況にばらつきが生じる場合がある。これは，前記位相検波器への周波数設定とカウンタ設定とを行う起動信号におけるラッチ信号（各設定信号の前記位相検波器側での読み取りタイミングを制御するための信号）の位相ジッタの影響等により，前記複数の位相検波器相互間における起動タイミングに微妙なずれが生じた場合に，前記複数の位相検波器が，それぞれ微妙に異なる位相を目標として動作し，その結果，位相雑音が十分低減されないという現象が生じるものと推測される。
しかし，そのような場合でも，前記複数の位相検波器の再起動（リセット）を１又は複数回繰り返すことにより，常に，位相雑音を所定の低減状態に安定させられることわかった。これは，再起動を繰り返すうちに，起動信号による再起動のタイミングの微妙なバラツキにより，前記複数の位相検波器相互間の起動タイミングの微妙なずれがない状態を生じさせることができるからであろうと考えられる。
そこで，位相雑音の十分な低減が得られているか否かを，前記合成制御指令信号における交流成分の振幅，或いは前記複数の位相検波器における２つの入力信号の同期信号（いわゆるロック信号）のうちの一方又は両方によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すものが考えられる。
具体的には，前記同期検出手段と前記再起動手段とにより，位相雑音を常に所定の低減状態に安定（収束）させることができる。
【０００９】
なお，前記複数の位相検波器それぞれへの電源供給経路ごとにフィルタを具備するものも考えられる。
本発明のように，前記複数の位相検波器等を並列して動作させると，各機器の出力信号のレベル（パルス）がほぼ一斉に変化するため，各機器が電源を共有していると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。
そこで，前記フィルタを設けることにより，前記パルス状の雑音の発生を防止することができる。
【００１０】
また，前記分周器を用いることで，前記出力信号と前記基準信号それぞれの分周比の組み合わせを任意に設定することにより，前記発振手段の出力周波数を所望の目標周波数に合わせることが容易に可能となる。
【００１１】
ところで，複数の位相検波器を並列動作させると，前記出力信号に大きなスプリアスが含まれることとなり，そのスプリアス信号が含まれる前記出力信号（分周後の信号）が前記基準信号（分周後の信号）に同期（ロック）してしまう現象，いわゆるフォールス・ロックと呼ばれる現象が生じる場合がある。この場合，本来，前記２つの入力信号の同期が検出されるべきでない状況でも同期したと検出され得る。
本発明においては，前記分周比順次設定手段により，前記出力信号の周波数が，前記発信手段の上限及び下限の各周波数に張り付いた後に所望の周波数（目標周波数）に調節されるので，前記フォールス・ロック現象を回避できる。
【００１２】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態及び実施例について説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は第１の発明の実施の形態に係る発振器Ａの概略構成図，図２は発振器Ａの信号処理におけるタイミングチャート，図３は従来の発振器Ｂの概略構成図，図４は発振器Ｂの信号処理におけるタイミングチャート，図５は発振器Ｂの信号処理におけるタイミングチャート，図６は第１の発明の実施例に係る発振器Ａ１の概略構成図，図７は発振器Ａ１の信号処理におけるタイミングチャート，図８は発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート，図９は発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート，図１０は従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ，図１１は位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１２は位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１３は位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１４は位相検波器４つを並列した発振器の位相雑音低減が不十分な場合における位相雑音のスペクトラムを表すグラフ，図１５は第１の発明の実施例に係る発振器Ｘ１の概略構成図，図１６は発振器Ｘ１における位相検波器の起動及び再起動の処理手順を表すフローチャート，図１７は発振器Ｘ１における周波数設定処理の処理手順を表すフローチャート，図１８は第２の発明の実施例に係る発振器Ｘ２の概略構成図である。
【００１３】
第１の発明の実施の形態に係る発振器Ａの概略構成について，図１を用いて説明する。
発振器Ａは，大別すると，位相検波器等の機能を具備する集積回路ＩＣ１及びＩＣ２と，該ＩＣ１及びＩＣ２と共に処理を行うことでＰＬＬを構成してＲＦ（出力信号）を生成する電圧制御発振器４１０と，前記ＩＣ１及びＩＣ２を制御するＭＰＵ１０とで構成されるものである。
ここで，先ずＩＣ１の概略構成について説明する。
ＩＣ１は，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整されたＲＥＦ及び発振器Ａが実際に出力したＲＦを入力（取得）してこれらＲＥＦ及びＲＦの２つの入力信号（具体的には，後述する分周器（１１１及び１２１，１１２及び１２２）による分周後の信号ＦＲとＦＮ）の互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３１と，前記位相差に応じて前記位相検波器１３１より出力された制御指令信号の処理を行うチャージポンプ１４１とを具備して概略構成されている。
また，ＩＣ１は，予め前記位相検波器１３１で入力（取得）される前記ＲＥＦ及び前記ＲＦを所定の分周比で分周するための分周器１１１（ＲＦ用），分周器１２１（ＲＥＦ用）を具備し，該分周器によって前記２つの信号が各々分周されて同じ周期の信号が２つ（ＦＮ１，ＦＲ１；図２参照）生成される構成となっている。
尚，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１１，１２１を設ける必要は無い。
更に，ＩＣ１は，位相検波器１３１の出力信号に応じて正又は負の定電流パルスを出力するチャージポンプ１４１を具備している。
これは，省略することも可能である。
尚，ＩＣ２については，ＩＣ１同様の機能を有する構成要素を具備するものであるが，ＩＣ１と区別するために符号の一桁目を「２」にした（例えば，ＩＣ１の位相検波器が１３１であるとき，ＩＣ２の位相検波器は１３２となる）。
【００１４】
上述のように構成されたＩＣ１及びＩＣ２は，該ＩＣ１及び該ＩＣ２を制御するためのＭＰＵ１０によって制御される。
具体的には，ＭＰＵ１０は，ラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）をＩＣ１及びＩＣ２内部に設けられるコントロール部１５０送信することによってＩＣ１及びＩＣ２を制御している。
特に発振器Ａの場合は，２つのＤ−フリップ・フロップ回路２１，２２（動作開始制御手段の一例）を用いることによって，前記ラッチ信号が異なるタイミングでＩＣ１及びＩＣ２のコントロール部１５１，１５２に入力されるようになっているので，ＩＣ１及びＩＣ２の動作開始タイミングは異なる。
具体的には，図２に示されるように，ＩＣ１の分周器１１１，１２１の動作開始タイミングが，ＩＣ２の分周器１１２，１２２の動作開始タイミングよりも，ＲＥＦの波形で１周期分だけ早くなるように進み位相で予め設定されている。
【００１５】
上述のように構成された発振器Ａが行う動作について，図１，２を用いて説明する。
先ず，発振器Ａの動作が開始すると，ＭＰＵ１０はラッチ信号（ＬＥ）を送出し，該送出されたＬＥは前記２つのＤ−フリップ・フロップ回路２１，２２で各々遅延されてＩＣ１及びＩＣ２が各々具備するコントロール部１５１，１５２に入力される。
既に述べたように，Ｄ−フリップ・フロップ回路２１，２２によって，ＩＣ１及びＩＣ２の動作開始タイミングがＲＥＦの波形で１周期分だけ位相が異なるよう設定されており，先ずＩＣ１が先に動作を開始した後にＩＣ２の動作が開始する。
ここでは，先にＩＣ１の動作について説明する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２１（第２の分周器の一例）によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１１（第１の分周器の一例）によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３１に入力される。
前記位相検波器１３１は，入力した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４１は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３１０によってスムージング処理が施される。
【００１６】
次に，ＩＣ２の動作について説明する。
尚，ＩＣ２は前記ＩＣ１と同様な動作を行うのであるが，その動作開始のタイミングは上述したようにＲＥＦの波形で１周期分遅れて開始する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２２（第２の分周器の一例）によって分周（この場合，分周比Ｒ＝２）されてＦＲ２となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１２（第１の分周器の一例）によって分周（この場合，分周比Ｎ＝８）されてＦＮ２となって，前記２つの信号（ＦＲ２及びＦＮ２）が同じ周期の信号となって位相検波器１３２に入力される。
前記位相検波器１３２は，入力した前記２つの信号（ＦＲ２及びＦＮ２）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４２は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ２は更にループフィルタ３１０によってスムージング処理が施される。
【００１７】
続いて，ＩＣ１及びＩＣ２から出力されたＣＰ１及びＣＰ２はループフィルタ３１０に入力されることによって信号波形のスムージング処理が行われると共に合成される。前記ＣＰ１及び前記ＣＰ２について説明する。
前記ＣＰ１及び前記ＣＰ２がループフィルタ３１０に入力されるタイミングは図２に示すようになる。
図２に明らかな如く，ＣＰ１及びＣＰ２は，ＲＥＦの波形で１周期毎に交互にＩＣ１及びＩＣ２から出力されてループフィルタ３１０に入力される。
このようにＣＰ１及びＣＰ２の出力タイミングがＲＥＦの波形で１周期毎に交互となっているのは，位相検波器１３１，１３２を各々具備するＩＣ１及びＩＣ２の動作開始タイミングが既に述べたようにＲＥＦの波形で１周期分位相がずれているためである。
したがって，ループフィルタ３１０は，上述のように位相がずれたＣＰ１及びＣＰ２を単純に合成することによって新たに信号ＣＰを生成し，最終的にＲＦを出力する電圧制御発振器４１０に送信することによって該電圧制御発振器４１０を制御している。
ところで，前記ループフィルタ３１０で生成されるＣＰの周波数は，単純にＣＰ１及びＣＰ２を合成したものであるから，ＣＰ１若しくはＣＰ２の周波数の２倍の値となる（位相検波器の数に比例して増加する）ので，発振器Ａ全体から見た位相検波器の動作周波数が見かけ上２倍になったと言える。即ち，ループフィルタ３１０が，位相検波器毎に出力される制御指令信号を合成する制御指令合成手段の一例である。
したがって，発振器Ａが，既に説明した従来の発振器Ｂと同じ分周比で同じ位相検波器２つで構成された場合に，発振器Ｂと比較して仮想的に前記発振器Ｂの２倍の周波数で位相比較した制御信号ＣＰを電圧制御発振器４１０に入力することが可能となる。
一方，前記ＣＰ１及びＣＰ２それぞれの位相雑音はほぼランダムであるため合成によって一部は相互に相殺され，前記合成制御指令信号の位相雑音は，前記複数の位相検波器の数に比例するほどは増加せず，理論上は（√２）倍程度にしかならない。このため，発振器Ｂと比較して位相雑音のフロアレベルを下げることが可能となる。その結果，従来の性能（精度）のままの（安価な）位相検波器を用いながら，位相雑音を低減する（Ｓ／Ｎ比を向上する）ことが可能となる。
【００１８】
【実施例】
前記実施の形態では，発振器Ａが従来の発振器Ｂの２倍の周波数で制御信号ＣＰを出力する場合について説明したが，例えば，Ｄ−フリップ・フロップ回路の数を３つ，前記ＩＣ１と同じ構成の集積回路を３つ，ＲＥＦの分周器の分周比を３と構成される発振器の場合は，従来の発振器Ｂの３倍の周波数で制御信号ＣＰを出力することが可能となる。
したがって，Ｄ−フリップ・フロップ回路の数量，集積回路の数量，ＲＥＦの分周器の分周比を各々整数倍となる発振器を構成することで，前記発振器Ｂの整数倍の周波数で制御信号ＣＰを出力することが可能となる。
尚，上述においては，ＲＦを出力する手段として電圧制御発振器の場合について示したが，ループフィルタ３１０から出力される制御信号が電流値であれば電流制御発振器を用いても良い。
【００１９】
また，前記実施の形態では，前記Ｄ−フリップ・フロップ回路２１，２２により，位相検波器毎（ＩＣ毎）にＲＦ及びＲＥＦの位相を所定量ずらす例を示したが，このような位相の変更を行わないものであってもよい。
図６は，位相検波器毎（ＩＣ毎）の位相の変更を行わない実施例である発振器Ａ１の概略構成を表す図である。
発振器Ａ１は，前記発振器Ａから，前記ＭＰＵ１０及び２つのＤ−フリップ・フロップ回路２１，２２を除いたものである。これにより，前記ＩＣ１，ＩＣ２それぞれの出力信号の位相は，各ＩＣ１，ＩＣ２の特性のばらつきによる若干のずれが生じるのみである。
また，発振器Ａ１では，チャージポンプ１４１と１４２の出力電流が逆極性となる場合に流れる電流を制限するために，前記ＩＣ１，ＩＣ２それぞれから，前記ループフィルタ３１０に至る信号経路上に抵抗５１，５２を設けている。
さらに，前記ＩＣ１，ＩＣ２それぞれ（即ち，前記位相検波器１３１，１３２それぞれ）への電源供給経路ごとに，フィルタＦ１，Ｆ２を設けている。
この発振器Ａ１では，前記発振器Ａのように，前記各ＩＣ１，ＩＣ２の出力信号の位相をずらさないため，各ＩＣ１，ＩＣ２を構成する機器の出力信号のレベル（パルス）がほぼ一斉に変化する。このため，各機器が電源を共有して直接接続されていると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。そこで，前記フィルタＦ１，Ｆ２を設けることにより，前記パルス状の雑音の発生を防止している。
図６に示す例では，前記フィルタＦ１，Ｆ２の回路として，それぞれ抵抗６１，６２とキャパシタ７１，７２からなるＲＣローパスフィルタを構成しているがこれに限るものではない。例えば，コイルとコンデンサからなるＬＣフィルタや，３端子レギュレータなどのアクティブなフィルタとすること等も考えられる。
【００２０】
図７は，発振器Ａ１の信号処理におけるタイミングチャートである。
図７に示すように，前記チャージポンプ１４１，１４２の出力信号ＣＰ１，ＣＰ２の波形は，破線に示す本来のタイミングより若干遅れている。
ＩＣ（集積回路）は，デジタル回路で構成されるが、デジタル回路に使われている半導体素子のランダム雑音，或いは電源電圧のランダム雑音や変動等の影響で、デジタル回路を通る信号の遅れ時間はある程度の時間幅でランダムに変化する。このような遅れ時間の揺らぎ（ばらつき）はジッターと呼ばれている。
図７に示した前記ＣＰ１，ＣＰ２の波形の遅れは，ジッターの影響であり，この遅れはランダムに変化している。また，前記ＩＣ１，ＩＣ２は，それぞれ独立した回路であるため，前記ＣＰ１及びＣＰ２それぞれに影響するジッターにはほとんど相関が無く前記ＣＰ１及びＣＰ２それぞれごとにランダムである。このため，前記ループフィルタ３１０により合成後の信号におけるジッター成分は，前記ＩＣ１，ＩＣ２それぞれの出力信号のジッター成分の電力和となると考えられる。
一方，前記ＩＣ１及びＩＣ２に供給される前記ＲＥＦと前記ＲＦとは，それぞれ全く同じ信号であるため，本来の位相比較信号成分（前記ＩＣ１及びＩＣ２の本来の（ジッター成分を除く）出力信号）は，同期した信号であると考えられる。このため，前記ループフィルタ３１０により合成後の信号における本来の位相比較信号成分は，前記ＣＰ１とＣＰ２とにおける本来の位相比較信号成分の電流和となる。
これらを対数表示すると，前記ループフィルタ３１０により合成後の信号において，ジッター成分Noiseは，前記ＩＣの数Nに応じて，Noise = 10*log(N)だけ増加する。ここで，N＝２の場合，Noise = 3dBだけ増加する。
これに対し，本来の位相比較信号成分Signalは，Signal = 20*log(N)だけ増加する。ここで，N＝２の場合，Signal = 6dBだけ増加する。
従って，ＳＮ比（Signal/Noise）は，3dB改善され，位相雑音のフロアレベルは3dB改善する計算になる。
このようにＩＣ（位相検波器）の並列運転により，特に高精度の機器を用いることなく位相雑音を低減することが可能となる。
【００２１】
前記実施例では，２台のＩＣ１，２を並列運転するものであったが，これに限るものでなく，３台以上としても同様の効果が得られる。
前述した考え方によれば，Ｎ台のＩＣ（位相検波器）を並列運転した場合，位相雑音のフロアレベルを10*log(N)だけ改善することができる。
実際に，図６と同様の構成でＮ＝４（前記ＩＣを４台並列運転）として実験したところ，図３に示した従来の構成によれば，−９５dBc/Hzであった位相雑音のフロアレベルが，−１０１dBc/Hz に改善された。即ち，10*log(4) = 6dBに一致する量だけ位相雑音が低減されることが確認された。図６に示すような並列運転の構成は，プリント基板上に複数のＩＣを配置することで容易に実現可能である。また，ＩＣのパッケージ中に複数の集積回路チップを配置して配線で並列にすることも可能である。この場合，集積回路の技術の進歩とともにチップのサイズは小さくなるので，より多くのチップを並列にすることが可能となる。
例えば，１６個の前記ＩＣを並列運転すれば，位相雑音のフロアレベルを１２dB，６４個であれば１８dB，２５６個であれば２４dBも位相雑音のフロアレベルを下げることができると考えられる。
【００２２】
図１０〜図１３は発振器の位相雑音のスペクトラム（ＲＦ出力の分析結果）の一例を表すグラフであり，横軸は所定の所定のキャリア周波数からの偏差（周波数オフセット）を表し，縦軸は位相雑音のレベルを表す。また，グラフ中，４つの菱形のマーカー（マーカー番号１〜４）で表したプロットのうち，マーカー番号１のプロット部分（周波数オフセット＝１０ｋＨｚ）は，前記位相検波器（１３１，１３２等）自体の位相雑音のレベルを表す。ちなみに，マーカー番号２〜４のプロット部分は，前記電圧制御発振器４１０の位相雑音のレベルを表す。
ここで，図１０は，図３に示した従来の発振器Ｂ（位相検波器１つ）における位相雑音のスペクトラム，図１１は位相検波器２つを並列した場合の発振器Ａ１（図６参照）における位相雑音のスペクトラム，図１２は位相検波器３つを並列した場合の発振器における位相雑音のスペクトラム，図１３は位相検波器４つを並列した場合の発振器における位相雑音のスペクトラムをそれぞれ表すグラフの一例である。
図１０〜図１３のグラフに示す例では，前記位相検波器自体の位相雑音のレベルは，位相検波器が１つ（従来）の場合は−９９．１１ｄＢｃ／Ｈｚ，位相検波器が２つの場合は−１０３．５８ｄＢｃ／Ｈｚ，位相検波器が３つの場合は−１０５．５９ｄＢｃ／Ｈｚ，位相検波器が４つの場合は−１０７．３０ｄＢｃ／Ｈｚである。この結果からも，前記位相検波器の数を増やすほど，位相雑音をより低減できることがわかる。
【００２３】
また，電源電圧のパルス状の低下によるパルス状の雑音を防止する手段としては，前記フィルタＦ１，Ｆ２を設ける以外に，位相検波器ごと（ＩＣごと）に入力される前記ＲＦ及びＲＥＦの位相を微小にずらすことも考えられる。
パルス状の雑音の幅は，ピコ秒からナノ秒程度の短い時間幅なので，それぞれの前記ＩＣへの信号の配線長を１〜１００mm程度異なる長さにするだけでもパルス雑音が互いに重ならなくなるので干渉を減らすことができ，その結果，雑音の相関性がなくなって位相雑音が低減される。
【００２４】
（第１の発明の実施例）
ところで，以上示したように位相検波器を複数並列に動作させた場合，位相雑音の低減状況にばらつきが生じる場合がある。
図１４は，図１３と同様に，位相検波器４つを並列動作させる発振器Ａ１において，位相雑音の低減状況が良くない場合の位相雑音のスペクトラムの一例を表すグラフである。
図１３，図１４に示す例では，４つの位相検波器を並列動作させた場合，良好なときは−１０７．３０ｄＢｃ／Ｈｚまで改善（低減）される（図１３）が，状況が悪い場合は，−１０３．２０ｄＢｃ／Ｈｚまでしか改善されない（図１４）ことが生じる。
これは，各ＩＣ１，ＩＣ２への周波数設定とカウンタ設定とを行う起動信号におけるラッチ信号（各設定信号の前記位相検波器側での読み取りタイミング及び再起動を制御するための信号）の位相ジッタの影響等により，前記複数の位相検波器相互間における起動タイミングに微妙なずれが生じた場合に，前記複数の位相検波器が，それぞれ微妙に異なる位相を目標として動作し，その結果，位相雑音が十分低減されないという現象が生じるものと推測される。
【００２５】
一方，図８及び図９は，図６に示した発振器Ａ１，即ち，２つの位相検波器１３１，１３２を並列した発振器Ａ１の信号処理におけるタイミングチャートの一例であり，図８は，各位相検波器１３１，１３２へ入力される分周後のＲＦ信号（ＦＮ１，ＦＮ２）の位相差が小さい場合の例，図９は，同位相差が大きい場合の例を示す。また，図８，図９いずれも，ＦＲ１及びＦＲ２（各位相検波器へ入力される分周後のＲＥＦ信号）相互間の位相差はほとんどないが，一方の前記位相検波器１３１へ入力されるＦＲ１とＦＮ１との位相差と，他方の前記位相検波器１３２へ入力されるＦＲ２とＦＮ２との位相差とが，互いに逆方向の位相差を有している場合の例である。
図８と図９とにおける前記合成制御指令信号ＶＬＦ（前記ループフィルタ３１０の出力信号）を比較すればわかるように，ＦＮ１とＦＮ２との位相差（各位相検波器相互間の入力信号の位相差）が大きい場合の方が，前記合成制御指令信号ＶＬＦの交流成分（凹部）の振幅が大きくなることがわかる。このような状態でも，ＲＦ信号の位相雑音は十分低減されない。
【００２６】
しかし，図１４や図９に示したような状態が生じた場合でも，複数の位相検波器の再起動（リセット）を１又は複数回繰り返すことにより，常に，図１３や図８に示す良好な状態（位相雑音が十分低減した状態）に安定させられることわかった。これは，再起動を繰り返すうちに，起動信号による再起動のタイミングの微妙なバラツキにより，複数の位相検波器相互間の起動タイミングの微妙なずれがない状態を生じさせることができるからであろうと考えられる。
【００２７】
図１５は，位相雑音の十分な低減が得られているか否かを，複数の前記位相検波器の出力信号（制御指令信号）を合成した合成制御指令信号における交流成分の振幅と，複数の前記位相検波器における２つの入力信号（ＦＮ１とＦＲ１或いはＦＮ２とＦＲ２，以下，ＦＮ及びＦＲという）の同期信号（いわゆるロック信号）とによって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すよう構成した第１の発明の実施例に係る発振器Ｘ１の概略構成を表すブロック図である。
発振器Ｘ１は，２つの前記集積回路ＩＣ１，ＩＣ２を並列接続し，各ＩＣ１，ＩＣ２の出力信号をそれぞれ抵抗５１，５２を介した後に前記ループフィルタ３１０により合成し，合成後の合成制御指令信号ＶＬＦを前記電圧制御発振器４１０に出力するよう構成されている点において，前述した発振器Ａ１（図６）と同様である。ここで，前記電圧制御発振器４１０は発振手段の一例である。
【００２８】
発振器Ｘ１が前記発振器Ａ１と異なる点は，各ＩＣ１，ＩＣ２が，前記位相検波器１３１，１３２ごとにその２つの入力信号（ＦＮとＦＲ）の位相が同期したか否かを検出するロック検出回路１６１，１６２（同期検出手段の一例）を具備し，さらに，前記合成制御指令信号ＶＬＦにおける交流成分の振幅が所定レベル以下となったか否かを検出する振幅検出回路９（前記振幅検出手段の一例）と，前記ロック検出回路１６１，１６２及び前記振幅検出回路９の検出結果それぞれに基づいて前記ＩＣ１，ＩＣ２に対する周波数設定信号及びリセット信号（即ち，前記位相検波器１３１，１３２への再起動信号）を出力する起動制御回路７（前記再起動手段の一例）とを具備している点である。さらに，発振器Ｘ１は，前記ロック検出回路１６１，１６２それぞれと前記起動制御回路７との間には，全ての（両方の）前記ロック検出回路１６１，１６２からロックオン信号（同期したことを表す信号）が出力された場合にのみ前記起動制御回路７にＯＮ信号（以下，オールロックオン信号という）を出力するオールロックオン検出回路８も具備している。
【００２９】
前記ロック検出回路１６１，１６２は，一般的な周波数シンセサイザＩＣが備えるものである。その検出方法はＩＣにより異なるが，例えば，２つの入力信ＦＮ及びＦＲの位相差が所定周期（例えば，５周期）連続して所定の位相差時間（例えば，１５ｎｓ（ナノ秒））以下（或いは，所定の位相角以下）となった場合に，位相が同期したと判別して前記ロックオン信号がＯＮ出力され，その他の場合にはＯＦＦ出力されるもの等がある。
【００３０】
前記オールロックオン検出回路８は，全て（両方）の前記ロックオン検出回路１６１，１６２の出力信号を抵抗素子８１，８２，２２を通じて合成した合成信号と直流定圧電源２１の出力信号とを入力するコンパレータ２０を具備する。これにより，全て（両方）の前記ロック検出回路１６１，１６２のロックオン信号がＯＮである場合にのみ，その合成信号のレベルが前記直流定圧電源２１の出力レベルを上回って前記コンパレータ２０の出力がＯＮする。
いずれかの前記ロックオン検出回路でロックオン信号が検出されない状況としては，例えば，前記位相検波器１３１，１３２それぞれにおいて，逆方向の位相のずれ（２入力ＦＮ，ＦＲ間の位相のずれ）が生じている場合に，前記位相検波器１３１，１３２が相反する方向に位相のずれ修正制御を行い，このためロックオンする方向へ収束しない状況が考えられる。このような状況では，ＲＦ出力の位相雑音は十分低減されない。
ここで，並列動作させる前記位相検波器の数が比較的少ない（例えば，数個程度まで）場合には，１つの位相検波器が前記ロックオン信号が検出されない状態であることが，ＲＦ出力における位相雑音への影響が大きい。従って，全ての位相検波器がロックオン状態となるまで再起動（リセット）を繰り返すことが望ましい。
しかし，前記位相検波器の数が多い場合には，前記位相検波器１つあたりの位相雑音への影響度合いが小さくなるので，必ずしも全ての位相検波器がロックオン状態とならくても，所定数以上の位相検波器がロックオン状態となるまで再起動を繰り返せば，位相雑音を十分に低減させ得ると考えられる。
【００３１】
一方，前記振幅検出回路９は，前記合成制御指令信号ＶＬＦから，それに含まれる交流成分の振幅レベル（図８，図９におけるＶＬＦの凹部の深さ）を検出する回路として接続された抵抗素子２５，２６，静電容量素子２７，３０（コンデンサ），ダイオード２８，２９と，抽出された交流振幅レベルを表す信号と直流定圧電源２４の出力信号とを入力するコンパレータ２３を具備する。これにより，前記合成制御指令信号ＶＬＦが有する交流成分の振幅レベルを表す信号が前記直流電圧電源２４の出力レベルを上回った場合にのみ前記コンパレータ２３の出力がＯＮする。
ここで，前記直流電圧電源２４の出力レベルは，並列動作させる前記位相検波器の数に応じて，最も良好な位相雑音のＲＦ出力が得られるときの前記振幅検出回路９の出力レベルより若干高いレベルに設定すればよい。
【００３２】
次に，図１６のフローチャートを用いて，当該発振器Ｘ１に電源が投入された際の，前記起動制御回路７による前記ＩＣ１，ＩＣ２の起動及び再起動の処理手順について説明する。以下，Ｓ１，Ｓ２，…は，処理手順（ステップ）の番号を表す。
まず，電源が投入されると，前記起動制御回路７は，所定時間（例えば，１００ｍｓ）だけ時間待ち（Ｓ１）を行った後，前記ＩＣ１，ＩＣ２に対する所定の起動処理を行う（Ｓ２）。この起動処理では，前記ＩＣ１，ＩＣ２に対してＲＦ出力の目標周波数（所望の周波数）を設定する周波数設定処理（Ｓ２１）と，前記ＩＣ１，ＩＣ２を起動させる（既に起動中の場合はリセット（再起動）させる）ためのリセット信号（ラッチ信号）を出力するカウンタリセット処理（Ｓ２２）とが前記起動制御回路７により順次実行される。前記目標周波数が設定されると，前記各ＩＣ１，ＩＣ２内部において，その設定周波数に対応する分周比が，前記分周器１１１，１２１，１１２，１２２に設定される。
次に，前記起動制御回路７は，所定時間（例えば，１００ｍｓ）の経過を待った（Ｓ３）後，前記オールロックオン検出回路８と前記振幅検出回路９との両方の出力信号をチェックし（Ｓ４，Ｓ５），両回路８，９からともにＯＮ信号が検出されない場合（少なくともいずれか一方がＯＦＦのままであった場合）には，Ｓ２へ戻って前記ＩＣ１，ＩＣ２それぞれに対して前記起動処理（即ち，再起動処理）が実行される。これにより，前記位相検波器１３１，１３２は再起動する。このＳ２〜Ｓ５の処理は，起動（或いはリセット）後の所定時間（１００ｍｓ）内に両回路８，９からともにＯＮ信号が検出されまで繰り返される。
通常は，数回〜十数回以内のリセット処理によって両回路８，９からともにＯＮ信号が検出されて定常運転に入る。定常運転中も，前記両回路８，９からのＯＮ信号がＯＦＦ信号に切り替わらないかどうかをチェック（Ｓ４，Ｓ５）し，ＯＦＦ信号が検出された場合には，再度リセット処理（Ｓ２）が実行される。
【００３３】
以上示したリセット処理を経て定常運転に入った場合は，常に，図１３に示したような位相雑音が十分低減された前記位相検波器１３１，１３２の出力を得ることができ，ひいては位相雑音が十分低減されたＲＦ出力（前記電圧制御発振器４１０の出力）を得ることができる。
図１６には示していないが，リセット処理（Ｓ２）を所定上限回数まで繰り返しても前記両回路８，９からともにＯＮ信号が検出されない場合には，所定のエラー処理を実行するよう構成することも考えられる。
【００３４】
次に，図１７のフローチャートを用いて，前記起動制御回路７による前記周波数設定処理（Ｓ２１）の内容について説明する。
前記周波数設定処理（Ｓ２１）では，まず，前記起動制御回路７は，各ＩＣ１，ＩＣ２に対する設定周波数を，前記電圧制御発振器４１０の調節可能な範囲における上限周波数を超える（周波数範囲より高い）第１の設定周波数に設定する（Ｓ３１）。これにより，その設定周波数に対応する分周比が，前記コントロール部１５１，１５２によって前記分周器１１１，１２１，１１２，１２２に設定される（以下，同様）。
次に，所定時間（例えば１ｍｓ）待った（Ｓ３２）後，今度は，各ＩＣ１，ＩＣ２に対する設定周波数を，前記電圧制御発振器４１０の調節可能な範囲における下限周波数未満の（周波数範囲より高い）第２の設定周波数に設定する（Ｓ３３）。
さらに，所定時間（例えば１ｍｓ）待った（Ｓ３４）後，再度，各ＩＣ１，ＩＣ２に対する設定周波数を，前記第１の設定周波数に設定する（Ｓ３５）。
次に，所定時間（例えば１ｍｓ）待った（Ｓ３６）後，今度は，各ＩＣ１，ＩＣ２に対する設定周波数を，ＲＦ出力信号の目標周波数（所望の周波数）に設定（Ｓ３７）した後，所定時間（例えば１ｍｓ）待って周波数設定処理が修了する。例えば，前記電圧制御発振器４１０の調節可能範囲が，５９９０〜６０１０ＭＨｚである場合，前記第１の設定周波数を６０２５ＭＨｚ，前記第２の設定周波数を５９７５ＭＨｚとし，最後に前記調節可能範囲内の所定の目標周波数（例えば６０００ＭＨｚ）に設定する。ここで，Ｓ３１〜Ｓ３８の処理が，前記分周比順次設定手段の処理の一例である。
このような周波数設定処理（分周比順次設定処理）を，前記オールロックオン検出回路８によるロックオン検出（図１６のＳ４）を行う前に実行することにより，ＲＦ出力信号の周波数が，前記電圧制御発振器４１０の上限及び下限の各周波数に張り付いた後に目標周波数に調節されるので，前記フォールス・ロック現象を回避できる。
図１７に示す例では，先に前記第１の設定周波数（上限周波数を超える設定周波数）への設定を行っているが，これに限るものでなく，先に前記第２の設定周波数への設定を行ってもよい。
また，図１７の例では，前記第１の設定周波数の設定を２回行っている（Ｓ３１とＳ３５）が，２回目の処理（Ｓ３５及びＳ３６）は省略可能と考えられる。
【００３５】
（第２の発明の実施例）
図１８は，第２の発明の実施例に係る発振器Ｘ２の概略構成を表すブロック図である。
発振器Ｘ２は，前記発振器Ｘ１のように，前記合成制御指令信号ＶＬＦを１つの前記電圧制御発振器４１０に出力する構成ではなく，前記ＩＣ１，ＩＣ２と同数の（即ち，前記位相検波器１３１，１３２と同数の）前記ループフィルタ及び前記電圧制御発振器（発振手段）を具備し，各ＩＣ１，ＩＣ２とそのそれぞれに対応するループフィルタ３１１，３１２及び電圧制御発振器４１１，４１２とが，それぞれ独立したフィードバックループを形成して並列動作するものである。さらに，ハイブリッド５（前記外部出力合成手段の一例）により各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２を合成したＲＦ出力を外部出力するものである。
このように，複数の前記電圧制御発振器４１１，４１２の出力を合成して外部出力する構成によっても，前記第１の発明（発振器Ｘ１）と同様に，位相雑音低減効果が得られる。
即ち，各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２における雑音を除くパルス信号自体は，それぞれＲＥＦ（基準信号）に同期している（位相が一致している）ので，その合成信号の信号レベルは電圧和となる。
一方，各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２における位相ジッタや位相雑音はランダムであるので，それを合成するとあるときは加算されあるときは相殺される。従って，出力信号ＲＦ１，ＲＦ２の合成信号における位相ジッタや位相雑音は平均的には電力和となる。
その結果，ＳＮ比が高まり，ＲＦ出力の位相雑音が低減（改善）される。理論的には，２つの並列動作の場合で３ｄＢ改善できる。
【００３６】
さらに，発振器Ｘ２は，位相雑音の十分な低減が得られているか否かを，複数の前記位相検波器における２つの入力信号（ＦＮとＦＲ）のロック信号によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すよう構成されている。具体的には，前記発振器Ｘ１（図１５）と同様に，前記位相発振器１３１，１３２ごとの前記ロック検出回路１６１，１６２と，前記オールロックオン検出回路８と，前記各ＩＣ１，ＩＣ２に対して周波数の設定及びリセット信号の出力を行う起動制御回路７とを具備している。
前記起動制御回路７の動作は，図１６及び図１７に示した前記発振器Ｘ１の前記起動制御回路７と同様（但し，Ｓ５の処理は除く）であるのでここでは説明を省略する。
発振器Ｘ２は，前記起動制御回路７によるリセット処理を経て定常運転に入った場合は，常に，図１３に示したような位相雑音が十分低減された前記位相検波器１３１，１３２の出力を得ることができ，ひいては位相雑音が十分低減されたＲＦ出力（前記電圧制御発振器４１０の出力）を得ることができる。
【００３７】
【発明の効果】
本発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，１つの前記発振手段に対して複数の前記位相検波器を具備すると共に，複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，前記位相検波器ごとに出力される前記制御指令信号を合成し，該合成により得られる合成制御指令信号を前記発振手段へ供給する制御指令合成手段と，前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
また，本発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を前記発振手段へ出力する位相検波器を具備する発振器において，複数の前記位相検波器と該位相検波器ごとに出力される前記制御指令信号にそれぞれに応じてパルス信号の位相が一致する前記出力信号を出力する複数の前記発振手段とを具備すると共に，複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，前記複数の発振手段ごとに出力される前記パルス信号の位相が一致する複数の出力信号を合成して外部出力する外部出力合成手段と，前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものも考えられる。
以上のような構成により，特に高精度のものではない従来の性能（精度）のままの（安価な）位相検波器を用いても位相雑音を低減することが可能となる。
【００３８】
また，位相雑音の十分な低減が得られているか否かを，前記合成制御指令信号における交流成分の振幅，或いは前記複数の位相検波器における２つの入力信号の同期信号（いわゆるロック信号）のうちの一方又は両方によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すものとすれば，位相雑音を常に所定の低減状態に安定（収束）させることができる。
【００３９】
また，前記複数の位相検波器それぞれへの電源供給経路ごとにフィルタを具備するものも考えられる。
本発明のように，前記複数の位相検波器等を並列して動作させると，各機器の出力信号のレベル（パルス）がほぼ一斉に変化するため，各機器が電源を共有していると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。
そこで，前記フィルタを設けることにより，前記パルス状の雑音の発生を防止することができる。
【図面の簡単な説明】
【図１】第１の発明の実施の形態に係る発振器Ａの概略構成図。
【図２】発振器Ａの信号処理におけるタイミングチャート。
【図３】従来の発振器Ｂの概略構成図。
【図４】発振器Ｂの信号処理におけるタイミングチャート。
【図５】発振器Ｂの信号処理におけるタイミングチャート。
【図６】第１の発明の実施例に係る発振器Ａ１の概略構成図。
【図７】発振器Ａ１の信号処理におけるタイミングチャート。
【図８】発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート。
【図９】発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート。
【図１０】従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ。
【図１１】位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１２】位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１３】位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１４】位相検波器４つを並列した発振器の位相雑音低減が不十分な場合における位相雑音のスペクトラムを表すグラフ。
【図１５】第１の発明の実施例に係る発振器Ｘ１の概略構成図。
【図１６】発振器Ｘ１における位相検波器の起動及び再起動の処理手順を表すフローチャート。
【図１７】発振器Ｘ１における周波数設定処理の処理手順を表すフローチャート。
【図１８】第２の発明の実施例に係る発振器Ｘ２の概略構成図。
【符号の説明】
Ａ，Ａ１，Ｘ１，Ｘ２…発振器
ＩＣ１…集積回路（周波数シンセサイザＩＣ）
ＩＣ２…集積回路（周波数シンセサイザＩＣ）
５…ハイブリッド（外部出力合成手段）
７…起動制御回路（再起動手段）
８…オールロックオン検出回路
９…振幅検出回路（振幅検出手段）
１０…ＭＰＵ
２１…フリップ・フロップ回路
２２…フリップ・フロップ回路
１１１，１１２，１２１，１２２…分周器
１３１，１３２…位相検波器
１４１…チャージポンプ
１５１，１５２…コントロール部
１６１，１６２…ロック検出回路
１４２…チャージポンプ
３１０…ループフィルタ
４１０…電圧制御発振器
Ｆ１，Ｆ２…フィルタ
Ｓ１，Ｓ２．．．…処理手順（ステップ）
【発明の属する技術分野】
本発明は，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器に関するものである。
【０００２】
【従来の技術】
従来より，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器がある。
このような発振器の具体例を図３を用いて説明する。
従来の発振器の一例である発振器Ｂは，従来より知られるＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）の構成を具備するものであり，ＭＰＵ１００より出力されるラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）を内部に設けるコントロール部１５０で受信することによって制御されるものである。
具体的に発振器Ｂは，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整された基準信号（以下，単に「ＲＥＦ」とする）及び発振器Ｂが実際に出力した出力信号（以下，単に「ＲＦ」とする）を取得することによって該取得したＲＥＦ及びＲＦの互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３０と，前記位相差に応じて前記位相検波器１３０より出力された制御指令信号の反転若しくは非反転等の処理を行うチャージポンプと１４０と，該チャージポンプ１４０より出力された制御指令信号に対してスムージング処理を施すループフィルタ３００と，該ループフィルタでスムージング処理が施された制御指令信号に基づいて所望の周波数のＲＦ（出力信号）を生成する電圧制御発振器４００とを具備して構成されている。
尚，前記ＲＦはＲＦ出力端子１７０より出力され，前記ＲＥＦはＲＥＦ入力端子１６０より入力される構成となっている。
前記ＲＥＦ及び前記ＲＦは前記位相検波器１３０で取得される信号であるが，前記２つの信号は，予め前記位相検波器１３０に入力される前に所定の分周比で分周するための分周器１１０（ＲＦ用），分周器１２０（ＲＥＦ用）によって分周されて同じ周期の信号が生成される構成となっている。また，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１０，１２０を設ける必要は無い。
前記チャージポンプ１４０については，位相検波器１３０の出力信号を入力信号の位相差に応じて，正の定電流出力，負の定電流出力，若しくは無出力（オフ）の３つのモードに変換するものなので省略することも可能である。
また，周波数シンセサイザＩＣは分周器１１０，分周器１２０，位相検波器１３０，チャージポンプ１４０，及びコントロール部１５０を１つの集積回路で構成したＩＣチップの一例である。
【０００３】
このように構成された発振器Ｂは，例えば図４に示すようなタイミングで各信号の取得及び生成を行っている。
例えば，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２０によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４００より出力されるＲＦは前記分周器１１０によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３０に取得される。
前記位相検波器１３０は，取得した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４０は該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３００によってスムージング処理が施される。そして，最終的に前記電圧制御発振器４００は，該スムージング処理が施された信号に基づいて所望の周波数のＲＦを出力している。
ここで，チャージポンプ１４０が行う制御指令信号の加工について説明する。例えば，図４に示すようにＦＲ１の位相がＦＮ１の位相より進んでいる場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の正の定電流パルスで出力し，他方，図５に示すようにＦＲ１の位相がＦＮ１の位相より遅れている場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の負の定電流パルスで出力する。尚，パルスのない期間はチャージポンプの出力は開放される。
したがって，電圧制御発振器４００は，前記ＣＰ１の定電流パルスの極性及びパルス幅に応じてＲＦの周波数を所望の値となるように制御している。
【０００４】
【特許文献１】
特開平１１−３２９５１号公報
【０００５】
【発明が解決しようとする課題】
ところで，近年発展が著しい有線若しくは無線の通信環境においては，高度なデジタル変調方式がより高い周波数で使われるようになってきている。
そのため，デジタル変調信号の復調時における該デジタル変調信号の周波数変換に使われる発振器Ｂで発生する位相雑音を可能な限り低減することが求められている。
この発振器で発生する位相雑音は，上述の分周器１１０，１２０の分周比を大きくすればするほど大きくなることが知られている。
具体的な実験結果としては，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝２００，位相検波器１３０における処理周波数３０ＭＨｚとした場合に，位相雑音のフロアレベルは−９７ｄＢ／Ｈｚ程度である（尚，フロアレベルとは，ＲＦの出力周波数の最大値からみた位相雑音の低い周波数成分であり，主に周波数シンセサイザＩＣから発生する位相雑音のレベルのことである）。
他方，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝６０００，位相検波器１３０における処理周波数１ＭＨｚとした場合に，位相雑音のフロアレベルは−８４ｄＢ／Ｈｚ程度である。
前記実験結果から，ＲＦが同じ値である場合に分周比が大きくなるほど位相雑音が増加することが分かる。
そこで，前記分周器の分周比を小さくすることが考えられるが，現状，位相検波器１３０は取り扱う位相比較周波数には上限（最大で約５６ＭＨｚ）があるので，上述のように高周波を取り扱う場合は，分周器を用いて分周比を大きくする必要あるため位相雑音を抑えることが困難であった。
一方，特許文献１には，ＰＬＬのアンロック時とロック時とで，ＰＬＬの同期範囲の広いデジタル位相比較器と位相雑音の低いアナログ位相比較器とを切り替えて使用する技術が示されている。この技術によれば，同期範囲を広くとりつつ，位相雑音の低い信号を得ることが可能となるが，目標とする位相雑音を実現できる高精度の位相比較器を用意しなければならないという問題点があった。
したがって，本発明は前記事情に鑑みてなされたものであり，その目的とするところは，実際の位相比較周波数を上げることなく，また特に高精度の機器を用いることなく位相雑音を低減することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために第１の発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，
１つの前記発振手段に対して複数の前記位相検波器を具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記位相検波器ごとに出力される前記制御指令信号を合成し，該合成により得られる合成制御指令信号を前記発振手段へ供給する制御指令合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
このような構成により，実験結果によれば，特に高精度のものではない従来の性能（精度）のままの（安価な）位相検波器を用いても位相雑音を低減することが可能となる。
【０００７】
また，第２の発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を前記発振手段へ出力する位相検波器を具備する発振器において，
複数の前記位相検波器と該位相検波器ごとに出力される前記制御指令信号にそれぞれに応じてパルス信号の位相が一致する前記出力信号を出力する複数の前記発振手段とを具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記複数の発振手段ごとに出力される前記パルス信号の位相が一致する複数の出力信号を合成して外部出力する外部出力合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
前記第１の発明のように，前記合成制御指令信号を１つの前記発振手段に出力する構成に限らず，前記位相検波器と同数の前記発振手段を具備するこのような構成によっても，前記第１の発明と同様に位相雑音低減効果が得られる。
【０００８】
ところで，前記位相検波器を複数並列に動作させた場合，位相雑音の低減状況にばらつきが生じる場合がある。これは，前記位相検波器への周波数設定とカウンタ設定とを行う起動信号におけるラッチ信号（各設定信号の前記位相検波器側での読み取りタイミングを制御するための信号）の位相ジッタの影響等により，前記複数の位相検波器相互間における起動タイミングに微妙なずれが生じた場合に，前記複数の位相検波器が，それぞれ微妙に異なる位相を目標として動作し，その結果，位相雑音が十分低減されないという現象が生じるものと推測される。
しかし，そのような場合でも，前記複数の位相検波器の再起動（リセット）を１又は複数回繰り返すことにより，常に，位相雑音を所定の低減状態に安定させられることわかった。これは，再起動を繰り返すうちに，起動信号による再起動のタイミングの微妙なバラツキにより，前記複数の位相検波器相互間の起動タイミングの微妙なずれがない状態を生じさせることができるからであろうと考えられる。
そこで，位相雑音の十分な低減が得られているか否かを，前記合成制御指令信号における交流成分の振幅，或いは前記複数の位相検波器における２つの入力信号の同期信号（いわゆるロック信号）のうちの一方又は両方によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すものが考えられる。
具体的には，前記同期検出手段と前記再起動手段とにより，位相雑音を常に所定の低減状態に安定（収束）させることができる。
【０００９】
なお，前記複数の位相検波器それぞれへの電源供給経路ごとにフィルタを具備するものも考えられる。
本発明のように，前記複数の位相検波器等を並列して動作させると，各機器の出力信号のレベル（パルス）がほぼ一斉に変化するため，各機器が電源を共有していると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。
そこで，前記フィルタを設けることにより，前記パルス状の雑音の発生を防止することができる。
【００１０】
また，前記分周器を用いることで，前記出力信号と前記基準信号それぞれの分周比の組み合わせを任意に設定することにより，前記発振手段の出力周波数を所望の目標周波数に合わせることが容易に可能となる。
【００１１】
ところで，複数の位相検波器を並列動作させると，前記出力信号に大きなスプリアスが含まれることとなり，そのスプリアス信号が含まれる前記出力信号（分周後の信号）が前記基準信号（分周後の信号）に同期（ロック）してしまう現象，いわゆるフォールス・ロックと呼ばれる現象が生じる場合がある。この場合，本来，前記２つの入力信号の同期が検出されるべきでない状況でも同期したと検出され得る。
本発明においては，前記分周比順次設定手段により，前記出力信号の周波数が，前記発信手段の上限及び下限の各周波数に張り付いた後に所望の周波数（目標周波数）に調節されるので，前記フォールス・ロック現象を回避できる。
【００１２】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態及び実施例について説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は第１の発明の実施の形態に係る発振器Ａの概略構成図，図２は発振器Ａの信号処理におけるタイミングチャート，図３は従来の発振器Ｂの概略構成図，図４は発振器Ｂの信号処理におけるタイミングチャート，図５は発振器Ｂの信号処理におけるタイミングチャート，図６は第１の発明の実施例に係る発振器Ａ１の概略構成図，図７は発振器Ａ１の信号処理におけるタイミングチャート，図８は発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート，図９は発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート，図１０は従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ，図１１は位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１２は位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１３は位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１４は位相検波器４つを並列した発振器の位相雑音低減が不十分な場合における位相雑音のスペクトラムを表すグラフ，図１５は第１の発明の実施例に係る発振器Ｘ１の概略構成図，図１６は発振器Ｘ１における位相検波器の起動及び再起動の処理手順を表すフローチャート，図１７は発振器Ｘ１における周波数設定処理の処理手順を表すフローチャート，図１８は第２の発明の実施例に係る発振器Ｘ２の概略構成図である。
【００１３】
第１の発明の実施の形態に係る発振器Ａの概略構成について，図１を用いて説明する。
発振器Ａは，大別すると，位相検波器等の機能を具備する集積回路ＩＣ１及びＩＣ２と，該ＩＣ１及びＩＣ２と共に処理を行うことでＰＬＬを構成してＲＦ（出力信号）を生成する電圧制御発振器４１０と，前記ＩＣ１及びＩＣ２を制御するＭＰＵ１０とで構成されるものである。
ここで，先ずＩＣ１の概略構成について説明する。
ＩＣ１は，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整されたＲＥＦ及び発振器Ａが実際に出力したＲＦを入力（取得）してこれらＲＥＦ及びＲＦの２つの入力信号（具体的には，後述する分周器（１１１及び１２１，１１２及び１２２）による分周後の信号ＦＲとＦＮ）の互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３１と，前記位相差に応じて前記位相検波器１３１より出力された制御指令信号の処理を行うチャージポンプ１４１とを具備して概略構成されている。
また，ＩＣ１は，予め前記位相検波器１３１で入力（取得）される前記ＲＥＦ及び前記ＲＦを所定の分周比で分周するための分周器１１１（ＲＦ用），分周器１２１（ＲＥＦ用）を具備し，該分周器によって前記２つの信号が各々分周されて同じ周期の信号が２つ（ＦＮ１，ＦＲ１；図２参照）生成される構成となっている。
尚，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１１，１２１を設ける必要は無い。
更に，ＩＣ１は，位相検波器１３１の出力信号に応じて正又は負の定電流パルスを出力するチャージポンプ１４１を具備している。
これは，省略することも可能である。
尚，ＩＣ２については，ＩＣ１同様の機能を有する構成要素を具備するものであるが，ＩＣ１と区別するために符号の一桁目を「２」にした（例えば，ＩＣ１の位相検波器が１３１であるとき，ＩＣ２の位相検波器は１３２となる）。
【００１４】
上述のように構成されたＩＣ１及びＩＣ２は，該ＩＣ１及び該ＩＣ２を制御するためのＭＰＵ１０によって制御される。
具体的には，ＭＰＵ１０は，ラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）をＩＣ１及びＩＣ２内部に設けられるコントロール部１５０送信することによってＩＣ１及びＩＣ２を制御している。
特に発振器Ａの場合は，２つのＤ−フリップ・フロップ回路２１，２２（動作開始制御手段の一例）を用いることによって，前記ラッチ信号が異なるタイミングでＩＣ１及びＩＣ２のコントロール部１５１，１５２に入力されるようになっているので，ＩＣ１及びＩＣ２の動作開始タイミングは異なる。
具体的には，図２に示されるように，ＩＣ１の分周器１１１，１２１の動作開始タイミングが，ＩＣ２の分周器１１２，１２２の動作開始タイミングよりも，ＲＥＦの波形で１周期分だけ早くなるように進み位相で予め設定されている。
【００１５】
上述のように構成された発振器Ａが行う動作について，図１，２を用いて説明する。
先ず，発振器Ａの動作が開始すると，ＭＰＵ１０はラッチ信号（ＬＥ）を送出し，該送出されたＬＥは前記２つのＤ−フリップ・フロップ回路２１，２２で各々遅延されてＩＣ１及びＩＣ２が各々具備するコントロール部１５１，１５２に入力される。
既に述べたように，Ｄ−フリップ・フロップ回路２１，２２によって，ＩＣ１及びＩＣ２の動作開始タイミングがＲＥＦの波形で１周期分だけ位相が異なるよう設定されており，先ずＩＣ１が先に動作を開始した後にＩＣ２の動作が開始する。
ここでは，先にＩＣ１の動作について説明する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２１（第２の分周器の一例）によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１１（第１の分周器の一例）によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３１に入力される。
前記位相検波器１３１は，入力した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４１は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３１０によってスムージング処理が施される。
【００１６】
次に，ＩＣ２の動作について説明する。
尚，ＩＣ２は前記ＩＣ１と同様な動作を行うのであるが，その動作開始のタイミングは上述したようにＲＥＦの波形で１周期分遅れて開始する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２２（第２の分周器の一例）によって分周（この場合，分周比Ｒ＝２）されてＦＲ２となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１２（第１の分周器の一例）によって分周（この場合，分周比Ｎ＝８）されてＦＮ２となって，前記２つの信号（ＦＲ２及びＦＮ２）が同じ周期の信号となって位相検波器１３２に入力される。
前記位相検波器１３２は，入力した前記２つの信号（ＦＲ２及びＦＮ２）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４２は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ２は更にループフィルタ３１０によってスムージング処理が施される。
【００１７】
続いて，ＩＣ１及びＩＣ２から出力されたＣＰ１及びＣＰ２はループフィルタ３１０に入力されることによって信号波形のスムージング処理が行われると共に合成される。前記ＣＰ１及び前記ＣＰ２について説明する。
前記ＣＰ１及び前記ＣＰ２がループフィルタ３１０に入力されるタイミングは図２に示すようになる。
図２に明らかな如く，ＣＰ１及びＣＰ２は，ＲＥＦの波形で１周期毎に交互にＩＣ１及びＩＣ２から出力されてループフィルタ３１０に入力される。
このようにＣＰ１及びＣＰ２の出力タイミングがＲＥＦの波形で１周期毎に交互となっているのは，位相検波器１３１，１３２を各々具備するＩＣ１及びＩＣ２の動作開始タイミングが既に述べたようにＲＥＦの波形で１周期分位相がずれているためである。
したがって，ループフィルタ３１０は，上述のように位相がずれたＣＰ１及びＣＰ２を単純に合成することによって新たに信号ＣＰを生成し，最終的にＲＦを出力する電圧制御発振器４１０に送信することによって該電圧制御発振器４１０を制御している。
ところで，前記ループフィルタ３１０で生成されるＣＰの周波数は，単純にＣＰ１及びＣＰ２を合成したものであるから，ＣＰ１若しくはＣＰ２の周波数の２倍の値となる（位相検波器の数に比例して増加する）ので，発振器Ａ全体から見た位相検波器の動作周波数が見かけ上２倍になったと言える。即ち，ループフィルタ３１０が，位相検波器毎に出力される制御指令信号を合成する制御指令合成手段の一例である。
したがって，発振器Ａが，既に説明した従来の発振器Ｂと同じ分周比で同じ位相検波器２つで構成された場合に，発振器Ｂと比較して仮想的に前記発振器Ｂの２倍の周波数で位相比較した制御信号ＣＰを電圧制御発振器４１０に入力することが可能となる。
一方，前記ＣＰ１及びＣＰ２それぞれの位相雑音はほぼランダムであるため合成によって一部は相互に相殺され，前記合成制御指令信号の位相雑音は，前記複数の位相検波器の数に比例するほどは増加せず，理論上は（√２）倍程度にしかならない。このため，発振器Ｂと比較して位相雑音のフロアレベルを下げることが可能となる。その結果，従来の性能（精度）のままの（安価な）位相検波器を用いながら，位相雑音を低減する（Ｓ／Ｎ比を向上する）ことが可能となる。
【００１８】
【実施例】
前記実施の形態では，発振器Ａが従来の発振器Ｂの２倍の周波数で制御信号ＣＰを出力する場合について説明したが，例えば，Ｄ−フリップ・フロップ回路の数を３つ，前記ＩＣ１と同じ構成の集積回路を３つ，ＲＥＦの分周器の分周比を３と構成される発振器の場合は，従来の発振器Ｂの３倍の周波数で制御信号ＣＰを出力することが可能となる。
したがって，Ｄ−フリップ・フロップ回路の数量，集積回路の数量，ＲＥＦの分周器の分周比を各々整数倍となる発振器を構成することで，前記発振器Ｂの整数倍の周波数で制御信号ＣＰを出力することが可能となる。
尚，上述においては，ＲＦを出力する手段として電圧制御発振器の場合について示したが，ループフィルタ３１０から出力される制御信号が電流値であれば電流制御発振器を用いても良い。
【００１９】
また，前記実施の形態では，前記Ｄ−フリップ・フロップ回路２１，２２により，位相検波器毎（ＩＣ毎）にＲＦ及びＲＥＦの位相を所定量ずらす例を示したが，このような位相の変更を行わないものであってもよい。
図６は，位相検波器毎（ＩＣ毎）の位相の変更を行わない実施例である発振器Ａ１の概略構成を表す図である。
発振器Ａ１は，前記発振器Ａから，前記ＭＰＵ１０及び２つのＤ−フリップ・フロップ回路２１，２２を除いたものである。これにより，前記ＩＣ１，ＩＣ２それぞれの出力信号の位相は，各ＩＣ１，ＩＣ２の特性のばらつきによる若干のずれが生じるのみである。
また，発振器Ａ１では，チャージポンプ１４１と１４２の出力電流が逆極性となる場合に流れる電流を制限するために，前記ＩＣ１，ＩＣ２それぞれから，前記ループフィルタ３１０に至る信号経路上に抵抗５１，５２を設けている。
さらに，前記ＩＣ１，ＩＣ２それぞれ（即ち，前記位相検波器１３１，１３２それぞれ）への電源供給経路ごとに，フィルタＦ１，Ｆ２を設けている。
この発振器Ａ１では，前記発振器Ａのように，前記各ＩＣ１，ＩＣ２の出力信号の位相をずらさないため，各ＩＣ１，ＩＣ２を構成する機器の出力信号のレベル（パルス）がほぼ一斉に変化する。このため，各機器が電源を共有して直接接続されていると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。そこで，前記フィルタＦ１，Ｆ２を設けることにより，前記パルス状の雑音の発生を防止している。
図６に示す例では，前記フィルタＦ１，Ｆ２の回路として，それぞれ抵抗６１，６２とキャパシタ７１，７２からなるＲＣローパスフィルタを構成しているがこれに限るものではない。例えば，コイルとコンデンサからなるＬＣフィルタや，３端子レギュレータなどのアクティブなフィルタとすること等も考えられる。
【００２０】
図７は，発振器Ａ１の信号処理におけるタイミングチャートである。
図７に示すように，前記チャージポンプ１４１，１４２の出力信号ＣＰ１，ＣＰ２の波形は，破線に示す本来のタイミングより若干遅れている。
ＩＣ（集積回路）は，デジタル回路で構成されるが、デジタル回路に使われている半導体素子のランダム雑音，或いは電源電圧のランダム雑音や変動等の影響で、デジタル回路を通る信号の遅れ時間はある程度の時間幅でランダムに変化する。このような遅れ時間の揺らぎ（ばらつき）はジッターと呼ばれている。
図７に示した前記ＣＰ１，ＣＰ２の波形の遅れは，ジッターの影響であり，この遅れはランダムに変化している。また，前記ＩＣ１，ＩＣ２は，それぞれ独立した回路であるため，前記ＣＰ１及びＣＰ２それぞれに影響するジッターにはほとんど相関が無く前記ＣＰ１及びＣＰ２それぞれごとにランダムである。このため，前記ループフィルタ３１０により合成後の信号におけるジッター成分は，前記ＩＣ１，ＩＣ２それぞれの出力信号のジッター成分の電力和となると考えられる。
一方，前記ＩＣ１及びＩＣ２に供給される前記ＲＥＦと前記ＲＦとは，それぞれ全く同じ信号であるため，本来の位相比較信号成分（前記ＩＣ１及びＩＣ２の本来の（ジッター成分を除く）出力信号）は，同期した信号であると考えられる。このため，前記ループフィルタ３１０により合成後の信号における本来の位相比較信号成分は，前記ＣＰ１とＣＰ２とにおける本来の位相比較信号成分の電流和となる。
これらを対数表示すると，前記ループフィルタ３１０により合成後の信号において，ジッター成分Noiseは，前記ＩＣの数Nに応じて，Noise = 10*log(N)だけ増加する。ここで，N＝２の場合，Noise = 3dBだけ増加する。
これに対し，本来の位相比較信号成分Signalは，Signal = 20*log(N)だけ増加する。ここで，N＝２の場合，Signal = 6dBだけ増加する。
従って，ＳＮ比（Signal/Noise）は，3dB改善され，位相雑音のフロアレベルは3dB改善する計算になる。
このようにＩＣ（位相検波器）の並列運転により，特に高精度の機器を用いることなく位相雑音を低減することが可能となる。
【００２１】
前記実施例では，２台のＩＣ１，２を並列運転するものであったが，これに限るものでなく，３台以上としても同様の効果が得られる。
前述した考え方によれば，Ｎ台のＩＣ（位相検波器）を並列運転した場合，位相雑音のフロアレベルを10*log(N)だけ改善することができる。
実際に，図６と同様の構成でＮ＝４（前記ＩＣを４台並列運転）として実験したところ，図３に示した従来の構成によれば，−９５dBc/Hzであった位相雑音のフロアレベルが，−１０１dBc/Hz に改善された。即ち，10*log(4) = 6dBに一致する量だけ位相雑音が低減されることが確認された。図６に示すような並列運転の構成は，プリント基板上に複数のＩＣを配置することで容易に実現可能である。また，ＩＣのパッケージ中に複数の集積回路チップを配置して配線で並列にすることも可能である。この場合，集積回路の技術の進歩とともにチップのサイズは小さくなるので，より多くのチップを並列にすることが可能となる。
例えば，１６個の前記ＩＣを並列運転すれば，位相雑音のフロアレベルを１２dB，６４個であれば１８dB，２５６個であれば２４dBも位相雑音のフロアレベルを下げることができると考えられる。
【００２２】
図１０〜図１３は発振器の位相雑音のスペクトラム（ＲＦ出力の分析結果）の一例を表すグラフであり，横軸は所定の所定のキャリア周波数からの偏差（周波数オフセット）を表し，縦軸は位相雑音のレベルを表す。また，グラフ中，４つの菱形のマーカー（マーカー番号１〜４）で表したプロットのうち，マーカー番号１のプロット部分（周波数オフセット＝１０ｋＨｚ）は，前記位相検波器（１３１，１３２等）自体の位相雑音のレベルを表す。ちなみに，マーカー番号２〜４のプロット部分は，前記電圧制御発振器４１０の位相雑音のレベルを表す。
ここで，図１０は，図３に示した従来の発振器Ｂ（位相検波器１つ）における位相雑音のスペクトラム，図１１は位相検波器２つを並列した場合の発振器Ａ１（図６参照）における位相雑音のスペクトラム，図１２は位相検波器３つを並列した場合の発振器における位相雑音のスペクトラム，図１３は位相検波器４つを並列した場合の発振器における位相雑音のスペクトラムをそれぞれ表すグラフの一例である。
図１０〜図１３のグラフに示す例では，前記位相検波器自体の位相雑音のレベルは，位相検波器が１つ（従来）の場合は−９９．１１ｄＢｃ／Ｈｚ，位相検波器が２つの場合は−１０３．５８ｄＢｃ／Ｈｚ，位相検波器が３つの場合は−１０５．５９ｄＢｃ／Ｈｚ，位相検波器が４つの場合は−１０７．３０ｄＢｃ／Ｈｚである。この結果からも，前記位相検波器の数を増やすほど，位相雑音をより低減できることがわかる。
【００２３】
また，電源電圧のパルス状の低下によるパルス状の雑音を防止する手段としては，前記フィルタＦ１，Ｆ２を設ける以外に，位相検波器ごと（ＩＣごと）に入力される前記ＲＦ及びＲＥＦの位相を微小にずらすことも考えられる。
パルス状の雑音の幅は，ピコ秒からナノ秒程度の短い時間幅なので，それぞれの前記ＩＣへの信号の配線長を１〜１００mm程度異なる長さにするだけでもパルス雑音が互いに重ならなくなるので干渉を減らすことができ，その結果，雑音の相関性がなくなって位相雑音が低減される。
【００２４】
（第１の発明の実施例）
ところで，以上示したように位相検波器を複数並列に動作させた場合，位相雑音の低減状況にばらつきが生じる場合がある。
図１４は，図１３と同様に，位相検波器４つを並列動作させる発振器Ａ１において，位相雑音の低減状況が良くない場合の位相雑音のスペクトラムの一例を表すグラフである。
図１３，図１４に示す例では，４つの位相検波器を並列動作させた場合，良好なときは−１０７．３０ｄＢｃ／Ｈｚまで改善（低減）される（図１３）が，状況が悪い場合は，−１０３．２０ｄＢｃ／Ｈｚまでしか改善されない（図１４）ことが生じる。
これは，各ＩＣ１，ＩＣ２への周波数設定とカウンタ設定とを行う起動信号におけるラッチ信号（各設定信号の前記位相検波器側での読み取りタイミング及び再起動を制御するための信号）の位相ジッタの影響等により，前記複数の位相検波器相互間における起動タイミングに微妙なずれが生じた場合に，前記複数の位相検波器が，それぞれ微妙に異なる位相を目標として動作し，その結果，位相雑音が十分低減されないという現象が生じるものと推測される。
【００２５】
一方，図８及び図９は，図６に示した発振器Ａ１，即ち，２つの位相検波器１３１，１３２を並列した発振器Ａ１の信号処理におけるタイミングチャートの一例であり，図８は，各位相検波器１３１，１３２へ入力される分周後のＲＦ信号（ＦＮ１，ＦＮ２）の位相差が小さい場合の例，図９は，同位相差が大きい場合の例を示す。また，図８，図９いずれも，ＦＲ１及びＦＲ２（各位相検波器へ入力される分周後のＲＥＦ信号）相互間の位相差はほとんどないが，一方の前記位相検波器１３１へ入力されるＦＲ１とＦＮ１との位相差と，他方の前記位相検波器１３２へ入力されるＦＲ２とＦＮ２との位相差とが，互いに逆方向の位相差を有している場合の例である。
図８と図９とにおける前記合成制御指令信号ＶＬＦ（前記ループフィルタ３１０の出力信号）を比較すればわかるように，ＦＮ１とＦＮ２との位相差（各位相検波器相互間の入力信号の位相差）が大きい場合の方が，前記合成制御指令信号ＶＬＦの交流成分（凹部）の振幅が大きくなることがわかる。このような状態でも，ＲＦ信号の位相雑音は十分低減されない。
【００２６】
しかし，図１４や図９に示したような状態が生じた場合でも，複数の位相検波器の再起動（リセット）を１又は複数回繰り返すことにより，常に，図１３や図８に示す良好な状態（位相雑音が十分低減した状態）に安定させられることわかった。これは，再起動を繰り返すうちに，起動信号による再起動のタイミングの微妙なバラツキにより，複数の位相検波器相互間の起動タイミングの微妙なずれがない状態を生じさせることができるからであろうと考えられる。
【００２７】
図１５は，位相雑音の十分な低減が得られているか否かを，複数の前記位相検波器の出力信号（制御指令信号）を合成した合成制御指令信号における交流成分の振幅と，複数の前記位相検波器における２つの入力信号（ＦＮ１とＦＲ１或いはＦＮ２とＦＲ２，以下，ＦＮ及びＦＲという）の同期信号（いわゆるロック信号）とによって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すよう構成した第１の発明の実施例に係る発振器Ｘ１の概略構成を表すブロック図である。
発振器Ｘ１は，２つの前記集積回路ＩＣ１，ＩＣ２を並列接続し，各ＩＣ１，ＩＣ２の出力信号をそれぞれ抵抗５１，５２を介した後に前記ループフィルタ３１０により合成し，合成後の合成制御指令信号ＶＬＦを前記電圧制御発振器４１０に出力するよう構成されている点において，前述した発振器Ａ１（図６）と同様である。ここで，前記電圧制御発振器４１０は発振手段の一例である。
【００２８】
発振器Ｘ１が前記発振器Ａ１と異なる点は，各ＩＣ１，ＩＣ２が，前記位相検波器１３１，１３２ごとにその２つの入力信号（ＦＮとＦＲ）の位相が同期したか否かを検出するロック検出回路１６１，１６２（同期検出手段の一例）を具備し，さらに，前記合成制御指令信号ＶＬＦにおける交流成分の振幅が所定レベル以下となったか否かを検出する振幅検出回路９（前記振幅検出手段の一例）と，前記ロック検出回路１６１，１６２及び前記振幅検出回路９の検出結果それぞれに基づいて前記ＩＣ１，ＩＣ２に対する周波数設定信号及びリセット信号（即ち，前記位相検波器１３１，１３２への再起動信号）を出力する起動制御回路７（前記再起動手段の一例）とを具備している点である。さらに，発振器Ｘ１は，前記ロック検出回路１６１，１６２それぞれと前記起動制御回路７との間には，全ての（両方の）前記ロック検出回路１６１，１６２からロックオン信号（同期したことを表す信号）が出力された場合にのみ前記起動制御回路７にＯＮ信号（以下，オールロックオン信号という）を出力するオールロックオン検出回路８も具備している。
【００２９】
前記ロック検出回路１６１，１６２は，一般的な周波数シンセサイザＩＣが備えるものである。その検出方法はＩＣにより異なるが，例えば，２つの入力信ＦＮ及びＦＲの位相差が所定周期（例えば，５周期）連続して所定の位相差時間（例えば，１５ｎｓ（ナノ秒））以下（或いは，所定の位相角以下）となった場合に，位相が同期したと判別して前記ロックオン信号がＯＮ出力され，その他の場合にはＯＦＦ出力されるもの等がある。
【００３０】
前記オールロックオン検出回路８は，全て（両方）の前記ロックオン検出回路１６１，１６２の出力信号を抵抗素子８１，８２，２２を通じて合成した合成信号と直流定圧電源２１の出力信号とを入力するコンパレータ２０を具備する。これにより，全て（両方）の前記ロック検出回路１６１，１６２のロックオン信号がＯＮである場合にのみ，その合成信号のレベルが前記直流定圧電源２１の出力レベルを上回って前記コンパレータ２０の出力がＯＮする。
いずれかの前記ロックオン検出回路でロックオン信号が検出されない状況としては，例えば，前記位相検波器１３１，１３２それぞれにおいて，逆方向の位相のずれ（２入力ＦＮ，ＦＲ間の位相のずれ）が生じている場合に，前記位相検波器１３１，１３２が相反する方向に位相のずれ修正制御を行い，このためロックオンする方向へ収束しない状況が考えられる。このような状況では，ＲＦ出力の位相雑音は十分低減されない。
ここで，並列動作させる前記位相検波器の数が比較的少ない（例えば，数個程度まで）場合には，１つの位相検波器が前記ロックオン信号が検出されない状態であることが，ＲＦ出力における位相雑音への影響が大きい。従って，全ての位相検波器がロックオン状態となるまで再起動（リセット）を繰り返すことが望ましい。
しかし，前記位相検波器の数が多い場合には，前記位相検波器１つあたりの位相雑音への影響度合いが小さくなるので，必ずしも全ての位相検波器がロックオン状態とならくても，所定数以上の位相検波器がロックオン状態となるまで再起動を繰り返せば，位相雑音を十分に低減させ得ると考えられる。
【００３１】
一方，前記振幅検出回路９は，前記合成制御指令信号ＶＬＦから，それに含まれる交流成分の振幅レベル（図８，図９におけるＶＬＦの凹部の深さ）を検出する回路として接続された抵抗素子２５，２６，静電容量素子２７，３０（コンデンサ），ダイオード２８，２９と，抽出された交流振幅レベルを表す信号と直流定圧電源２４の出力信号とを入力するコンパレータ２３を具備する。これにより，前記合成制御指令信号ＶＬＦが有する交流成分の振幅レベルを表す信号が前記直流電圧電源２４の出力レベルを上回った場合にのみ前記コンパレータ２３の出力がＯＮする。
ここで，前記直流電圧電源２４の出力レベルは，並列動作させる前記位相検波器の数に応じて，最も良好な位相雑音のＲＦ出力が得られるときの前記振幅検出回路９の出力レベルより若干高いレベルに設定すればよい。
【００３２】
次に，図１６のフローチャートを用いて，当該発振器Ｘ１に電源が投入された際の，前記起動制御回路７による前記ＩＣ１，ＩＣ２の起動及び再起動の処理手順について説明する。以下，Ｓ１，Ｓ２，…は，処理手順（ステップ）の番号を表す。
まず，電源が投入されると，前記起動制御回路７は，所定時間（例えば，１００ｍｓ）だけ時間待ち（Ｓ１）を行った後，前記ＩＣ１，ＩＣ２に対する所定の起動処理を行う（Ｓ２）。この起動処理では，前記ＩＣ１，ＩＣ２に対してＲＦ出力の目標周波数（所望の周波数）を設定する周波数設定処理（Ｓ２１）と，前記ＩＣ１，ＩＣ２を起動させる（既に起動中の場合はリセット（再起動）させる）ためのリセット信号（ラッチ信号）を出力するカウンタリセット処理（Ｓ２２）とが前記起動制御回路７により順次実行される。前記目標周波数が設定されると，前記各ＩＣ１，ＩＣ２内部において，その設定周波数に対応する分周比が，前記分周器１１１，１２１，１１２，１２２に設定される。
次に，前記起動制御回路７は，所定時間（例えば，１００ｍｓ）の経過を待った（Ｓ３）後，前記オールロックオン検出回路８と前記振幅検出回路９との両方の出力信号をチェックし（Ｓ４，Ｓ５），両回路８，９からともにＯＮ信号が検出されない場合（少なくともいずれか一方がＯＦＦのままであった場合）には，Ｓ２へ戻って前記ＩＣ１，ＩＣ２それぞれに対して前記起動処理（即ち，再起動処理）が実行される。これにより，前記位相検波器１３１，１３２は再起動する。このＳ２〜Ｓ５の処理は，起動（或いはリセット）後の所定時間（１００ｍｓ）内に両回路８，９からともにＯＮ信号が検出されまで繰り返される。
通常は，数回〜十数回以内のリセット処理によって両回路８，９からともにＯＮ信号が検出されて定常運転に入る。定常運転中も，前記両回路８，９からのＯＮ信号がＯＦＦ信号に切り替わらないかどうかをチェック（Ｓ４，Ｓ５）し，ＯＦＦ信号が検出された場合には，再度リセット処理（Ｓ２）が実行される。
【００３３】
以上示したリセット処理を経て定常運転に入った場合は，常に，図１３に示したような位相雑音が十分低減された前記位相検波器１３１，１３２の出力を得ることができ，ひいては位相雑音が十分低減されたＲＦ出力（前記電圧制御発振器４１０の出力）を得ることができる。
図１６には示していないが，リセット処理（Ｓ２）を所定上限回数まで繰り返しても前記両回路８，９からともにＯＮ信号が検出されない場合には，所定のエラー処理を実行するよう構成することも考えられる。
【００３４】
次に，図１７のフローチャートを用いて，前記起動制御回路７による前記周波数設定処理（Ｓ２１）の内容について説明する。
前記周波数設定処理（Ｓ２１）では，まず，前記起動制御回路７は，各ＩＣ１，ＩＣ２に対する設定周波数を，前記電圧制御発振器４１０の調節可能な範囲における上限周波数を超える（周波数範囲より高い）第１の設定周波数に設定する（Ｓ３１）。これにより，その設定周波数に対応する分周比が，前記コントロール部１５１，１５２によって前記分周器１１１，１２１，１１２，１２２に設定される（以下，同様）。
次に，所定時間（例えば１ｍｓ）待った（Ｓ３２）後，今度は，各ＩＣ１，ＩＣ２に対する設定周波数を，前記電圧制御発振器４１０の調節可能な範囲における下限周波数未満の（周波数範囲より高い）第２の設定周波数に設定する（Ｓ３３）。
さらに，所定時間（例えば１ｍｓ）待った（Ｓ３４）後，再度，各ＩＣ１，ＩＣ２に対する設定周波数を，前記第１の設定周波数に設定する（Ｓ３５）。
次に，所定時間（例えば１ｍｓ）待った（Ｓ３６）後，今度は，各ＩＣ１，ＩＣ２に対する設定周波数を，ＲＦ出力信号の目標周波数（所望の周波数）に設定（Ｓ３７）した後，所定時間（例えば１ｍｓ）待って周波数設定処理が修了する。例えば，前記電圧制御発振器４１０の調節可能範囲が，５９９０〜６０１０ＭＨｚである場合，前記第１の設定周波数を６０２５ＭＨｚ，前記第２の設定周波数を５９７５ＭＨｚとし，最後に前記調節可能範囲内の所定の目標周波数（例えば６０００ＭＨｚ）に設定する。ここで，Ｓ３１〜Ｓ３８の処理が，前記分周比順次設定手段の処理の一例である。
このような周波数設定処理（分周比順次設定処理）を，前記オールロックオン検出回路８によるロックオン検出（図１６のＳ４）を行う前に実行することにより，ＲＦ出力信号の周波数が，前記電圧制御発振器４１０の上限及び下限の各周波数に張り付いた後に目標周波数に調節されるので，前記フォールス・ロック現象を回避できる。
図１７に示す例では，先に前記第１の設定周波数（上限周波数を超える設定周波数）への設定を行っているが，これに限るものでなく，先に前記第２の設定周波数への設定を行ってもよい。
また，図１７の例では，前記第１の設定周波数の設定を２回行っている（Ｓ３１とＳ３５）が，２回目の処理（Ｓ３５及びＳ３６）は省略可能と考えられる。
【００３５】
（第２の発明の実施例）
図１８は，第２の発明の実施例に係る発振器Ｘ２の概略構成を表すブロック図である。
発振器Ｘ２は，前記発振器Ｘ１のように，前記合成制御指令信号ＶＬＦを１つの前記電圧制御発振器４１０に出力する構成ではなく，前記ＩＣ１，ＩＣ２と同数の（即ち，前記位相検波器１３１，１３２と同数の）前記ループフィルタ及び前記電圧制御発振器（発振手段）を具備し，各ＩＣ１，ＩＣ２とそのそれぞれに対応するループフィルタ３１１，３１２及び電圧制御発振器４１１，４１２とが，それぞれ独立したフィードバックループを形成して並列動作するものである。さらに，ハイブリッド５（前記外部出力合成手段の一例）により各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２を合成したＲＦ出力を外部出力するものである。
このように，複数の前記電圧制御発振器４１１，４１２の出力を合成して外部出力する構成によっても，前記第１の発明（発振器Ｘ１）と同様に，位相雑音低減効果が得られる。
即ち，各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２における雑音を除くパルス信号自体は，それぞれＲＥＦ（基準信号）に同期している（位相が一致している）ので，その合成信号の信号レベルは電圧和となる。
一方，各電圧制御発振器４１１，４１２の出力信号ＲＦ１，ＲＦ２における位相ジッタや位相雑音はランダムであるので，それを合成するとあるときは加算されあるときは相殺される。従って，出力信号ＲＦ１，ＲＦ２の合成信号における位相ジッタや位相雑音は平均的には電力和となる。
その結果，ＳＮ比が高まり，ＲＦ出力の位相雑音が低減（改善）される。理論的には，２つの並列動作の場合で３ｄＢ改善できる。
【００３６】
さらに，発振器Ｘ２は，位相雑音の十分な低減が得られているか否かを，複数の前記位相検波器における２つの入力信号（ＦＮとＦＲ）のロック信号によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すよう構成されている。具体的には，前記発振器Ｘ１（図１５）と同様に，前記位相発振器１３１，１３２ごとの前記ロック検出回路１６１，１６２と，前記オールロックオン検出回路８と，前記各ＩＣ１，ＩＣ２に対して周波数の設定及びリセット信号の出力を行う起動制御回路７とを具備している。
前記起動制御回路７の動作は，図１６及び図１７に示した前記発振器Ｘ１の前記起動制御回路７と同様（但し，Ｓ５の処理は除く）であるのでここでは説明を省略する。
発振器Ｘ２は，前記起動制御回路７によるリセット処理を経て定常運転に入った場合は，常に，図１３に示したような位相雑音が十分低減された前記位相検波器１３１，１３２の出力を得ることができ，ひいては位相雑音が十分低減されたＲＦ出力（前記電圧制御発振器４１０の出力）を得ることができる。
【００３７】
【発明の効果】
本発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，１つの前記発振手段に対して複数の前記位相検波器を具備すると共に，複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，前記位相検波器ごとに出力される前記制御指令信号を合成し，該合成により得られる合成制御指令信号を前記発振手段へ供給する制御指令合成手段と，前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものである。
また，本発明は，所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を前記発振手段へ出力する位相検波器を具備する発振器において，複数の前記位相検波器と該位相検波器ごとに出力される前記制御指令信号にそれぞれに応じてパルス信号の位相が一致する前記出力信号を出力する複数の前記発振手段とを具備すると共に，複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，前記複数の発振手段ごとに出力される前記パルス信号の位相が一致する複数の出力信号を合成して外部出力する外部出力合成手段と，前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，を具備してなることを特徴とする発振器として構成されるものも考えられる。
以上のような構成により，特に高精度のものではない従来の性能（精度）のままの（安価な）位相検波器を用いても位相雑音を低減することが可能となる。
【００３８】
また，位相雑音の十分な低減が得られているか否かを，前記合成制御指令信号における交流成分の振幅，或いは前記複数の位相検波器における２つの入力信号の同期信号（いわゆるロック信号）のうちの一方又は両方によって判別し，十分な位相雑音の低減が得られるまで前記複数の位相検波器の再起動を繰り返すものとすれば，位相雑音を常に所定の低減状態に安定（収束）させることができる。
【００３９】
また，前記複数の位相検波器それぞれへの電源供給経路ごとにフィルタを具備するものも考えられる。
本発明のように，前記複数の位相検波器等を並列して動作させると，各機器の出力信号のレベル（パルス）がほぼ一斉に変化するため，各機器が電源を共有していると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。
そこで，前記フィルタを設けることにより，前記パルス状の雑音の発生を防止することができる。
【図面の簡単な説明】
【図１】第１の発明の実施の形態に係る発振器Ａの概略構成図。
【図２】発振器Ａの信号処理におけるタイミングチャート。
【図３】従来の発振器Ｂの概略構成図。
【図４】発振器Ｂの信号処理におけるタイミングチャート。
【図５】発振器Ｂの信号処理におけるタイミングチャート。
【図６】第１の発明の実施例に係る発振器Ａ１の概略構成図。
【図７】発振器Ａ１の信号処理におけるタイミングチャート。
【図８】発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート。
【図９】発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート。
【図１０】従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ。
【図１１】位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１２】位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１３】位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１４】位相検波器４つを並列した発振器の位相雑音低減が不十分な場合における位相雑音のスペクトラムを表すグラフ。
【図１５】第１の発明の実施例に係る発振器Ｘ１の概略構成図。
【図１６】発振器Ｘ１における位相検波器の起動及び再起動の処理手順を表すフローチャート。
【図１７】発振器Ｘ１における周波数設定処理の処理手順を表すフローチャート。
【図１８】第２の発明の実施例に係る発振器Ｘ２の概略構成図。
【符号の説明】
Ａ，Ａ１，Ｘ１，Ｘ２…発振器
ＩＣ１…集積回路（周波数シンセサイザＩＣ）
ＩＣ２…集積回路（周波数シンセサイザＩＣ）
５…ハイブリッド（外部出力合成手段）
７…起動制御回路（再起動手段）
８…オールロックオン検出回路
９…振幅検出回路（振幅検出手段）
１０…ＭＰＵ
２１…フリップ・フロップ回路
２２…フリップ・フロップ回路
１１１，１１２，１２１，１２２…分周器
１３１，１３２…位相検波器
１４１…チャージポンプ
１５１，１５２…コントロール部
１６１，１６２…ロック検出回路
１４２…チャージポンプ
３１０…ループフィルタ
４１０…電圧制御発振器
Ｆ１，Ｆ２…フィルタ
Ｓ１，Ｓ２．．．…処理手順（ステップ）
Claims (2)
- 所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，
１つの前記発振手段に対して複数の前記位相検波器を具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記位相検波器ごとに出力される前記制御指令信号を合成し，該合成により得られる合成制御指令信号を前記発振手段へ供給する制御指令合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，
を具備してなることを特徴とする発振器。 - 所定の発振手段の出力信号及び外部から得られる基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，
複数の前記位相検波器と該位相検波器ごとに出力される前記制御指令信号にそれぞれに応じてパルス信号の位相が一致する前記出力信号を出力する複数の前記発振手段とを具備すると共に，
複数の前記位相検波器ごとに設けられ，前記出力信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第１の分周器と，
複数の前記位相検波器ごとに設けられ，前記基準信号に対しそれぞれ同じ分周処理を施して処理後の信号を対応する前記位相検波器へ供給する複数の第２の分周器と，
前記複数の発振手段ごとに出力される前記パルス信号の位相が一致する複数の出力信号を合成して外部出力する外部出力合成手段と，
前記複数の位相検波器ごとに前記２つの入力信号の位相が同期したか否かを検出する同期検出手段と，
前記複数の位相検波器の全て或いは所定数以上について前記同期検出手段により同期したことが検出されない場合に，前記複数の位相検波器を再起動する再起動手段と，
前記同期検出手段による同期検出の前に，前記発振手段の調節可能な範囲における上限周波数を超える第１の設定周波数と下限周波数未満の第２の設定周波数との両設定周波数の前記出力信号に対応する前記第１の分周器及び前記第２の分周器の分周比を所定の順序で設定した後に，所望の周波数の前記出力信号に対応する前記第１の分周器の分周比を設定する分周比順次設定手段と，
を具備してなることを特徴とする発振器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003177427A JP4236998B2 (ja) | 2003-02-19 | 2003-06-23 | 発振器 |
| US10/702,635 US7061330B2 (en) | 2003-02-19 | 2003-11-07 | Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal |
| TW92131281A TWI288530B (en) | 2002-05-13 | 2003-11-07 | Oscillator |
| CNB2003101156150A CN1286272C (zh) | 2003-02-19 | 2003-11-10 | 振荡器 |
| KR1020030079683A KR100629046B1 (ko) | 2003-02-19 | 2003-11-12 | 발진기 |
| US11/404,762 US7492194B2 (en) | 2003-02-19 | 2006-04-17 | Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040891 | 2003-02-19 | ||
| JP2003177427A JP4236998B2 (ja) | 2003-02-19 | 2003-06-23 | 発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004312656A JP2004312656A (ja) | 2004-11-04 |
| JP4236998B2 true JP4236998B2 (ja) | 2009-03-11 |
Family
ID=32852729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003177427A Expired - Fee Related JP4236998B2 (ja) | 2002-05-13 | 2003-06-23 | 発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7061330B2 (ja) |
| JP (1) | JP4236998B2 (ja) |
| KR (1) | KR100629046B1 (ja) |
| CN (1) | CN1286272C (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060025104A1 (en) * | 2004-07-29 | 2006-02-02 | Reed Byron M | Dynamic trim to mitigate transients |
| US7856224B2 (en) * | 2005-03-31 | 2010-12-21 | General Electric Company | Systems and methods for recovering a signal of interest from a complex signal |
| US7920665B1 (en) | 2005-09-28 | 2011-04-05 | Cypress Semiconductor Corporation | Symmetrical range controller circuit and method |
| EP1958336A2 (en) * | 2005-11-07 | 2008-08-20 | Omnispread Communication, Inc. | Non-linear feedback control loops as spread spectrum clock generator |
| US20090135885A1 (en) * | 2005-11-07 | 2009-05-28 | Keystone Semiconductor, Inc. | Non-linear feedback control loops as spread spectrum clock generator |
| TWI332318B (en) * | 2006-09-07 | 2010-10-21 | Realtek Semiconductor Corp | Multiloop phase locked loop circuit |
| JP4357538B2 (ja) * | 2007-03-07 | 2009-11-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| GB2447961B (en) * | 2007-03-30 | 2009-08-26 | Motorola Inc | Voltage controlled oscillator circuit |
| US7656236B2 (en) * | 2007-05-15 | 2010-02-02 | Teledyne Wireless, Llc | Noise canceling technique for frequency synthesizer |
| US7719329B1 (en) * | 2007-06-15 | 2010-05-18 | Cypress Semiconductor Corporation | Phase-locked loop fast lock circuit and method |
| CN101521508B (zh) * | 2008-02-29 | 2012-08-29 | 瑞昱半导体股份有限公司 | 多回路锁相回路装置及锁定相位的方法 |
| US8130044B2 (en) * | 2008-06-19 | 2012-03-06 | Altera Corporation | Phase-locked loop circuitry with multiple voltage-controlled oscillators |
| EP2505870A1 (en) * | 2009-11-25 | 2012-10-03 | Sinfonia Technology Co., Ltd. | Vibration damping device and vehicle provided therewith |
| KR20120011788A (ko) * | 2010-07-23 | 2012-02-08 | 삼성전자주식회사 | 네비게이션 수신기에 수신된 신호를 이용하여 위치를 결정하는 방법 및 장치 |
| US8400199B2 (en) * | 2010-11-26 | 2013-03-19 | Mediatek Inc. | Charge pump, phase frequency detector and charge pump methods |
| CN103441759B (zh) * | 2013-08-28 | 2015-12-23 | 电子科技大学 | 一种鉴频鉴相器 |
| EP4315598A1 (en) * | 2021-03-26 | 2024-02-07 | Nanowave Technologies Inc. | Phase locked oscillator and method |
| CN113437965B (zh) * | 2021-08-10 | 2022-03-25 | 新港海岸(北京)科技有限公司 | 一种杂散信号消除电路及方法 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893042A (en) * | 1973-12-12 | 1975-07-01 | Us Navy | Lock indicator for phase-locked loops |
| JPS5854740A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 周波数シンセサイザ |
| NL8502234A (nl) * | 1985-08-13 | 1987-03-02 | Philips Nv | Kloksignaalinrichting voor het regeneren van een kloksignaal. |
| JP2705167B2 (ja) | 1988-12-14 | 1998-01-26 | 日本電気株式会社 | 多値量子化位相比較器 |
| JP2841693B2 (ja) * | 1990-04-19 | 1998-12-24 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| DE4121361A1 (de) * | 1991-06-28 | 1993-01-07 | Philips Patentverwaltung | Frequenzsynthese-schaltung |
| US5216387A (en) | 1991-09-10 | 1993-06-01 | John Fluke Mfg. Co., Inc. | Noise reduction method and apparatus for phase-locked loops |
| CN2131281Y (zh) | 1991-12-30 | 1993-05-05 | 山东工程学院 | 可调式内充精量排种器 |
| US5422604A (en) * | 1993-12-07 | 1995-06-06 | Nec Corporation | Local oscillation frequency synthesizer for vibration suppression in the vicinity of a frequency converging value |
| US5434887A (en) * | 1992-08-25 | 1995-07-18 | Nec Corporation | Quadrature modulation circuit for use in a radio transmitter |
| KR960012921B1 (ko) * | 1993-10-06 | 1996-09-25 | 현대전자산업 주식회사 | 위상 록 루프 회로 |
| US5391996A (en) * | 1993-11-19 | 1995-02-21 | General Instrument Corporation Of Delaware | Techniques for generating two high frequency signals with a constant phase difference over a wide frequency band |
| JPH09232949A (ja) | 1996-02-27 | 1997-09-05 | Sumitomo Electric Ind Ltd | Ｐｌｌ回路 |
| JPH10215168A (ja) | 1997-01-30 | 1998-08-11 | Nec Corp | Ｖｃｘｏを用いたｐｌｌ発振器 |
| JPH11355134A (ja) * | 1998-06-08 | 1999-12-24 | Denso Corp | 位相同期回路 |
| JP2000106524A (ja) | 1998-07-31 | 2000-04-11 | Sanyo Electric Co Ltd | Ｐｌｌ回路 |
| JP2000082956A (ja) | 1998-09-07 | 2000-03-21 | Nec Ic Microcomput Syst Ltd | Ｐｌｌ回路 |
| DE19859515C1 (de) | 1998-12-22 | 2000-04-20 | Siemens Ag | Digitaler Phasen-Frequenz-Detektor |
| WO2000045515A1 (fr) * | 1999-01-29 | 2000-08-03 | Sanyo Electric Co., Ltd. | Appareil a boucle a phase asservie (pll) et dispositif de repartition en frequence variable |
| JP3367465B2 (ja) | 1999-05-13 | 2003-01-14 | 日本電気株式会社 | 発振周波数調整装置 |
| JP2001028542A (ja) * | 1999-07-13 | 2001-01-30 | Oki Micro Design Co Ltd | Ｐｌｌ回路 |
| JP2001036404A (ja) | 1999-07-19 | 2001-02-09 | Sharp Corp | Ｐｌｌ回路 |
| JP2001069001A (ja) * | 1999-08-30 | 2001-03-16 | Asahi Kasei Microsystems Kk | Ｐｌｌ回路 |
| JP2001144607A (ja) | 1999-11-12 | 2001-05-25 | Anritsu Corp | 信号発生器 |
| KR100652356B1 (ko) * | 2000-02-07 | 2006-11-30 | 삼성전자주식회사 | 광대역 채널 클럭 복원 시 안정된 클럭 재생을 위한 위상동기 루프 및 그의 동작 방법 |
| JP3571617B2 (ja) | 2000-05-26 | 2004-09-29 | 株式会社ケンウッド | 発振信号生成器 |
| JP2002111493A (ja) | 2000-09-29 | 2002-04-12 | Sanyo Electric Co Ltd | Ｐｌｌ回路 |
| JP2002158582A (ja) * | 2000-11-20 | 2002-05-31 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| US6765977B1 (en) * | 2001-03-19 | 2004-07-20 | Cisco Technology, Inc. | Offset mode phase locked loop frequency synthesizer with reduced divide ratio |
| US6411143B1 (en) * | 2001-09-19 | 2002-06-25 | Micrel, Incorporated | Lock detector for a dual phase locked loop system |
| JP2003124807A (ja) | 2001-10-12 | 2003-04-25 | Sony Corp | 情報処理装置および方法、記録媒体、並びにプログラム |
| EP1320189B1 (en) * | 2001-12-12 | 2007-07-11 | Sony Deutschland GmbH | Multi-band frequency synthesiser for mobile terminals |
-
2003
- 2003-06-23 JP JP2003177427A patent/JP4236998B2/ja not_active Expired - Fee Related
- 2003-11-07 US US10/702,635 patent/US7061330B2/en not_active Expired - Fee Related
- 2003-11-10 CN CNB2003101156150A patent/CN1286272C/zh not_active Expired - Fee Related
- 2003-11-12 KR KR1020030079683A patent/KR100629046B1/ko not_active IP Right Cessation
-
2006
- 2006-04-17 US US11/404,762 patent/US7492194B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7061330B2 (en) | 2006-06-13 |
| JP2004312656A (ja) | 2004-11-04 |
| US20060181354A1 (en) | 2006-08-17 |
| CN1286272C (zh) | 2006-11-22 |
| KR100629046B1 (ko) | 2006-09-26 |
| US20040160280A1 (en) | 2004-08-19 |
| US7492194B2 (en) | 2009-02-17 |
| CN1574635A (zh) | 2005-02-02 |
| KR20040074584A (ko) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4236998B2 (ja) | 発振器 | |
| US8085101B2 (en) | Spread spectrum clock generation device | |
| TWI243548B (en) | Clock generator | |
| US8264286B2 (en) | Phase-locked loop circuit | |
| JP4954311B2 (ja) | インテグレーテッドｐｌｌを備えたｐｗｍコントローラ | |
| US7019569B2 (en) | Method of implementing multi-transfer curve phase lock loop | |
| US20020140470A1 (en) | Mode switching method for PLL circuit and mode control circuit for PLL circuit | |
| US8253502B2 (en) | Spread spectrum clock generator and semiconductor device | |
| JPH10173498A (ja) | 可変遅延回路 | |
| TWI288530B (en) | Oscillator | |
| JP2001060870A (ja) | 周波数シンセサイザ装置、周波数生成方法、および移動無線機 | |
| JP4093991B2 (ja) | 発振器 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JP3883812B2 (ja) | Ｐｌｌ回路 | |
| JP2004080624A (ja) | 周波数シンセサイザ | |
| KR100233274B1 (ko) | 전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프 | |
| JP3869661B2 (ja) | Ｐｌｌ回路 | |
| JP2003289248A (ja) | Ｐｌｌ回路 | |
| US20050266816A1 (en) | PLL synthesizer | |
| JP3857878B2 (ja) | Ｐｌｌ回路 | |
| JP2000106525A (ja) | Ｐｌｌ回路 | |
| JP2001016077A (ja) | 可変逓倍比ｐｌｌ周波数逓倍回路 | |
| JP2000031818A (ja) | ディレイ回路及びこれを備えたｐｌｌ回路 | |
| JPH0330516A (ja) | 位相同期回路 | |
| JP2001267920A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080718 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081010 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20081010 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080718 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |