JP2002158582A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP2002158582A
JP2002158582A JP2000353383A JP2000353383A JP2002158582A JP 2002158582 A JP2002158582 A JP 2002158582A JP 2000353383 A JP2000353383 A JP 2000353383A JP 2000353383 A JP2000353383 A JP 2000353383A JP 2002158582 A JP2002158582 A JP 2002158582A
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clock
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pfd
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Yoshiaki Ito
良明 伊藤
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Abstract

(57)【要約】 【課題】 従来のＰＬＬ回路では、９０度位相差のある
クロックを出力することが困難であるという課題があっ
た。 【解決手段】 入力クロックＣＬＫと帰還クロックＦＢ
ＣＬＫを入力するＰＦＤ回路１の正出力をＣＰ回路３の
正入力とし、入力クロックＣＬＫの反転クロックと帰還
クロックＦＢＣＬＫを入力するＰＦＤ回路２の負出力を
ＣＰ回路３の負入力とするようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力クロックに
対して補償された位相差のあるクロックを出力するＰＬ
Ｌ回路に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の微細化に
伴うクロックの高速化が進むにつれて、ＬＳＩが搭載さ
れるシステム全体のクロックとＬＳＩ内部クロックとの
間の位相ずれに対するマージンが少なくなり、位相ずれ
を補償するＰＬＬ回路の使用頻度が高まってきている。
【０００３】また、同様にＬＳＩの微細化によって、Ｌ
ＳＩ内部に入力されるデータ信号の数も増加し、その信
号処理の際に生じる遅延によって、必ずしも入力クロッ
クとの同期がとれなくなっており、入力クロックに対し
て位相差のあるクロックを出力する回路の需要が高まっ
てきている。これを遅延回路によって達成することも可
能であるが、ＬＳＩの条件によって、その遅延の絶対値
を補償することは困難であり、また、遅延ではなく、位
相としてクロック管理を行う方がＰＬＬ回路の汎用性の
面から容易である。
【０００４】従って、補償できる位相差を作って、同期
したクロックを出力するＰＬＬ回路が必要となってい
る。最近は、こうした回路をＤＬＬ回路（Ｄｅｌａｙ
Ｌｏｃｋｅｄ Ｌｏｏｐ）で実現させている。
【０００５】図５はＰＬＬ回路を示すもので、１０１は
一方の入力端子に入力クロックＣＬＫを入力し他方の入
力端子に後述する帰還クロックＦＢＣＬＫを入力するＰ
ＦＤ回路（位相比較器）、１０２はＣＰ回路（チャージ
ポンプ）、１０３はＬＦ回路（ローパスフイルタ）、１
０４はＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）回路である。このＶＣＯ回路
１０４からのクロック出力は、ＬＳＩ内部の回路１０５
に入力し、このＬＳＩ内部の回路１０５からの帰還クロ
ックＦＢＣＬＫを上記ＰＦＤ回路１０１の他方の入力端
子に入力し、入力クロックＣＬＫと帰還クロックＦＢＣ
ＬＫが同期するようにクロック出力を制御している。
【０００６】図６は上記ＰＬＬ回路の構成要素であるＰ
ＦＤ回路１０１とＣＰ回路１０２を抜き出したもので、
ＰＦＤ回路１０１は入力クロックＣＬＫと帰還クロック
ＦＢＣＬＫとの位相差をパルス幅（時間）に変換して出
力する回路であり、図７にその具体的回路の一例を示
す。
【０００７】この図７に示す回路は、入力端子ＰＩＮＰ
に入力クロックＣＬＫが入力され、入力端子ＰＩＮＮに
帰還クロックＦＢＣＬＫが入力され、その入力クロック
ＣＬＫと帰還クロックＦＢＣＬＫの位相差に対応するパ
ルス幅のパルスを出力端子ＯＵＴＰ、出力端子ＯＵＴＮ
から出力する。入力端子ＰＩＮＰに入力された入力クロ
ックＣＬＫの位相が入力端子ＰＩＮＮに入力された入力
クロックより早い場合、その位相差分のパルス幅のパル
スが出力端子ＯＵＴＰより出力され、出力端子ＯＵＴＮ
からはパルスは出力されない、もしくは、短いパルスが
出力される。逆の場合も同じである。
【０００８】入力端子ＰＩＮＰに入力された入力クロッ
クＣＬＫと入力端子ＰＩＮＮに入力された帰還クロック
ＦＢＣＬＫの位相差が同じ場合、出力端子ＯＵＴＰと出
力端子ＯＵＴＮからはパルスは出力されない、もしく
は、短いパルスが出力される。この動作を含めた説明図
が図８（ａ）〜（ｃ）となる。
【０００９】次に動作について説明する。図８（ａ），
（ｂ），（ｃ）は、図６に示すＰＦＤ回路１０１の入出
力に関するタイミングチャートであり、図８（ａ）は入
力クロックＣＬＫの位相が帰還クロックＦＢＣＬＫの位
相よりも進んでいる場合であり、この場合、入力クロッ
クＣＬＫと帰還クロックＦＢＣＬＫの位相差分のパルス
長がＰＦＤ回路１０１の正出力端子ＯＵＴＰより出力さ
れる。図８（ｃ）は入力クロックＣＬＫの位相が帰還ク
ロックＦＢＣＬＫの位相よりも遅れている場合であり、
この場合、入力クロックＣＬＫと帰還クロックＦＢＣＬ
Ｋの位相差分のパルス長がＰＦＤ回路１０１の負出力端
子ＯＵＴＮより出力される。
【００１０】図８（ｂ）は入力クロックＣＬＫの位相と
帰還クロックＦＢＣＬＫの位相が等しい場合であり、こ
の場合、ＰＦＤ回路１０１の２出力は等しい長短のパル
ス幅を出力する。ＰＦＤ回路１０１の２出力のパルス幅
が等しいため、それらがＣＰ回路１０２に入力されて
も、出力電流は相殺され、見かけ上ゼロとなり、ＰＬＬ
回路は同期されることになる。言い換えると、ＰＦＤ回
路１０１の２出力のパルス幅が等しくなると、ＰＬＬ回
路は同期することになる。
【００１１】上記の動作において、図８（ａ）〜（ｃ）
に示されたパルス幅の狭いパルスＰは、遅延回路１１１
の遅延時間により決定されるもので、この遅延回路１１
１はインバータ回路を偶数段直列に接続することで実現
される。また、この遅延回路１１１は想像線で記載した
位置に設けても良い。
【００１２】いま、図６の回路において、入力クロック
ＣＬＫと帰還クロックＦＢＣＬＫの位相差に対するＣＰ
回路の平均出力電流についてグラフを描くと、このパル
ス幅の狭いパルスＰを出力させない場合とさせる場合で
は図９（ａ），（ｂ）のようになる。この図９（ａ）の
特性の傾きゼロの区間Ｄをデッドバンド（不感帯）とい
い、この区間に入ってしまうとＰＬＬ回路として動作を
しない回路となってしまう。つまり、ゲインがゼロとな
るからである。このような特性となるのは、ＰＦＤ回路
１０１を構成する１つ１つの素子に遅延があることによ
る。このように、１つ１つの素子に遅延がある以上、た
とえ入力クロックＣＬＫと帰還クロックＦＢＣＬＫとに
位相差があっても、その位相差に応じたパルスを出力し
ない場合ができる。従って、パルス幅の狭いパルスＰを
出力するようにして、上記のデッドバンドＤの発生を回
避している。
【００１３】また、上記ＰＦＤ回路１０１の後段に接続
されたＣＰ回路１０２は、ＰＦＤ回路１０１から出力さ
れたパルス幅（時間）を電流もしくは電荷に変換する回
路である。例えば正入力端子ＣＩＮＰに例えばＨ信号Ｕ
Ｐが入力された場合は、正の電流を、負入力端子ＣＩＮ
Ｎに例えばＨ信号ＤＮが入力された場合は、負の電流を
それぞれ出力する回路であり、図１０（ａ），（ｂ）に
ＣＰ回路１０２の具体的回路の一例を示す。
【００１４】
【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されているので、ＰＦＤ回路では、９０
度位相差のあるクロックを検知することは困難である。
また、ＰＬＬ回路の構成要素のＣＰ回路、ＬＦ回路、Ｖ
ＣＯ回路等も位相を検知する機能自体が備わっていない
ため、９０度位相差のあるクロックを検知することは不
可能である。分周器等を用いて、ＰＬＬ回路の逓倍機能
で達成できる可能性もあるが、図５に示すＬＳＩ内部の
回路１０５の遅延が存在することを考えると困難であ
る。また、位相差の補償を考えると、ＰＬＬ回路に入力
される帰還クロックＦＢＣＬＫを９０度の位相差ができ
るようにするのが最も望ましいと言える。従って、従来
のＰＦＤ回路１０１の構成を変え、９０度位相差のある
クロックを出力するＰＬＬ回路を考える必要があるとい
う課題があった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、補償された位相差のあるクロック
を出力するＰＬＬ回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係るＰＬＬ回
路は、入力クロックＣＬＫと帰還クロックＦＢＣＬＫを
入力する第１位相比較器と、前記入力クロックＣＬＫの
反転クロックと前記帰還クロックＦＢＣＬＫを入力する
第２位相比較器とを備え、チャージポンプは前記第１位
相比較器の正出力を正入力に、前記第２位相比較器の負
出力を負入力にそれぞれ入力するものである。
【００１７】この発明に係るＰＬＬ回路は、入力クロッ
クＣＬＫと帰還クロックＦＢＣＬＫの反転クロックを入
力する第１位相比較器と、前記入力クロックＣＬＫと前
記帰還クロックＦＢＣＬＫを入力する第２位相比較器と
を備え、チャージポンプ前記第１位相比較器の正出力を
正入力に、前記第２位相比較器の負出力を負入力にそれ
ぞれ入力するものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１に係るＰ
ＬＬ回路の要部を示すもので、２つのＰＦＤ回路１，２
と、この両方のＰＦＤ回路１，２からの出力を入力する
ＣＰ回路３とで構成されている。このＰＦＤ回路（第１
位相比較器）１は、一方の入力端子ＰＩＮＰに入力クロ
ックＣＬＫを、他方の入力端子ＰＩＮＮに帰還クロック
ＦＢＣＬＫを入力する。また、ＰＦＤ回路（第２位相比
較器）２は一方の入力端子ＰＩＮＰに入力クロックの反
転クロックＣＬＫ（上バー）を、他方の入力端子ＰＩＮ
Ｎに帰還クロックＦＢＣＬＫを入力する。そして、ＰＦ
Ｄ回路１の正出力端子ＯＵＴＰをＣＰ回路（チャージポ
ンプ）３の正入力端子ＣＩＮＰに、ＰＦＤ回路２の負出
力端子ＯＵＴＮをＣＰ回路３の負入力端子ＣＩＮＮに、
それぞれ接続した構成である。
【００１９】次に動作について説明する。図２は図１に
示すＰＦＤ回路１，２の動作を説明するタイミングチャ
ートである。入力クロックＣＬＫと帰還クロックＦＢＣ
ＬＫを比較して、ＰＦＤ回路１の正出力端子ＯＵＴＰか
ら出力ＵＰ１が得られ、そのパルス幅は入力クロックＣ
ＬＫと帰還クロックＦＢＣＬＫの位相差に相当する。ま
た、入力クロックの反転クロックＣＬＫ（上バー）と帰
還クロックＦＢＣＬＫを比較して、ＰＦＤ回路２の負出
力端子ＯＵＴＮから出力ＤＮ２が得られ、そのパルス幅
は入力クロックの反転クロックＣＬＫ（上バー）と帰還
クロックＦＢＣＬＫの位相差に相当する。
【００２０】上記ＰＦＤ回路１の出力ＵＰ１とＰＦＤ回
路２の出力ＤＮ２のパルス長が等しくなった時、すなわ
ち、帰還クロックＦＢＣＬＫの立ち上がりが入力クロッ
クＣＬＫの立ち上がりと入力クロックの反転クロックＣ
ＬＫ（上バー）の立ち上がりの中間に来た時、要する
に、帰還クロックＦＢＣＬＫが入力クロックＣＬＫの位
相より９０度遅れた時、ＰＬＬ回路は同期がなされるこ
とになる。
【００２１】従って、この回路構成により、入力クロッ
クＣＬＫより９０度位相が遅れたクロックを出力するＰ
ＬＬ回路が達成される。故に、チップ内にデータとクロ
ックが入力される際、データの位相がクロックの位相と
同じか、または遅れる場合、クロックを遅らせることが
非常に有効となる。
【００２２】なお、図１のＰＦＤ回路１の負出力端子Ｄ
Ｎ１とＰＦＤ回路２の正出力端子ＵＰ２は、この方法に
よる回路動作に影響を与えないため、図２のタイミング
チャートへの提示は省略する。また、ＣＰ回路３は前記
図１０（ａ），（ｂ）に示したような既存の回路を使用
するため、その動作（ＣＰ回路３の出力ＯＵＴ）の図２
のタイミングチャートへの提示は省略する。さらに、Ｐ
ＦＤ回路１，２は前記図７に示したような既存のＰＦＤ
回路を使用することを前提とする。
【００２３】以上のように、この実施の形態１によれ
ば、入力クロックＣＬＫに対し９０度位相が遅れたクロ
ックを出力するＰＬＬ回路を得ることができ、データの
取り込み精度を高める効果がある。
【００２４】実施の形態２．図３はこの発明の実施の形
態２に係るＰＬＬ回路の要部を示すもので、２つのＰＦ
Ｄ回路１１，１２と、この両方のＰＦＤ回路１１，１２
からの出力を入力するＣＰ回路１３とで構成されてい
る。このＰＦＤ回路（第１位相比較器）１１は、一方の
入力端子ＰＩＮＰに入力クロックＣＬＫを、他方の入力
端子ＰＩＮＮに帰還クロックの反転クロックＦＢＣＬＫ
（上バー）を入力する。また、ＰＦＤ回路（第２位相比
較器）１２は、一方の入力端子ＰＩＮＰに入力クロック
ＣＬＫを、他方の入力端子ＰＩＮＮに帰還クロックＦＢ
ＣＬＫを入力する。そして、ＰＦＤ回路１１の正出力端
子ＯＵＴＰをＣＰ回路（チャージポンプ）１３の正入力
端子ＣＩＮＰに、ＰＦＤ回路１２の負出力端子ＯＵＴＮ
をＣＰ回路１３の負入力端子ＣＩＮＮに、それぞれ接続
した構成である。
【００２５】次に動作について説明する。図４は図３に
示すＰＦＤ回路１１，１２の動作を説明するタイミング
チャートである。入力クロックＣＬＫと帰還クロックの
反転クロックＦＢＣＬＫ（上バー）を比較して、ＰＦＤ
回路１１の正出力端子ＯＵＴＰから出力ＵＰ１が得ら
れ、そのパルス幅は入力クロックＣＬＫと帰還クロック
の反転クロックＦＢＣＬＫ（上バー）の位相差に相当す
る。また、入力クロックＣＬＫと帰還クロックＦＢＣＬ
Ｋを比較して、ＰＦＤ回路１２の負出力端子ＯＵＴＮか
ら出力ＤＮ２が得られ、そのパルス幅は入力クロックＣ
ＬＫと帰還クロックＦＢＣＬＫの位相差に相当する。
【００２６】原理は実施の形態１と同様であり、出力Ｕ
Ｐ１と出力ＤＮ２のパルス幅が等しくなった時、すなわ
ち、入力クロックＣＬＫの立ち上がりが帰還クロックＦ
ＢＣＬＫの立ち上がりと該帰還クロックの反転クロック
ＦＢＣＬＫ（上バー）の立ち上がりの中間に来た時、要
するに、帰還クロックＦＢＣＬＫの位相より９０度進ん
だ時、ＰＬＬ回路は同期がなされることになる。
【００２７】従って、この回路構成により、入力クロッ
クＣＬＫより９０度位相が進んだクロックを出力するＰ
ＬＬ回路が達成される。故に、チップ内にデータとクロ
ックが入力される際、データの位相が入力クロックＣＬ
Ｋの位相と比べて、半周期ずれている場合か、または進
んでいる場合、クロックの位相を進める方法が非常に有
効である。
【００２８】なお、図３のＰＦＤ回路１１の負出力端子
ＤＮ１とＰＦＤ回路１２の正出力端子ＵＰ２は、この方
法による回路動作に影響を与えないため、図４のタイミ
ングチャートへの提示は省略する。また、ＣＰ回路１３
は前記図９（ａ），（ｂ）に示したような既存の回路を
使用するため、その動作（ＣＰ回路１３の出力ＯＵＴ）
の図４のタイミングチャートへの提示は省略する。さら
に、ＰＦＤ回路１１，１２は前記図７に示したような既
存のＰＦＤ回路を使用することを前提とする。
【００２９】以上のように、この実施の形態２によれ
ば、入力クロックＣＬＫに対し９０度位相が進んだクロ
ックを出力するＰＬＬ回路を得ることができ、データの
取り込み精度を高める効果が得られる。
【００３０】
【発明の効果】以上のようにこの発明によれば、入力ク
ロックと帰還クロックを入力する第１位相比較器の正出
力をチャージポンプの正入力とし、前記入力クロックの
反転クロックと前記帰還クロックを入力する第２位相比
較器の負出力をチャージポンプの負入力とするように構
成したので、データの取り込み精度を高める９０度位相
の遅れたクロックを出力するＰＬＬ回路を得ることがで
きる効果がある。
【００３１】この発明によれば、入力クロックと帰還ク
ロックの反転クロックを入力する第１位相比較器の正出
力をチャージポンプの正入力とし、前記入力クロックと
帰還クロックを入力する第２位相比較器の負出力をチャ
ージポンプの負入力とするように構成したので、データ
の取り込み精度を高める９０度位相の進んだクロックを
出力するＰＬＬ回路を得ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係るＰＬＬ回路の
構成要素であるＰＦＤ回路とＣＰ回路のブロック図であ
る。
【図２】 実施の形態１におけるＰＦＤ回路の動作を説
明するタイミングチャート図である。
【図３】 この発明の実施の形態２に係るＰＬＬ回路の
構成要素であるＰＦＤ回路とＣＰ回路のブロック図であ
る。
【図４】 実施の形態２におけるＰＦＤ回路の動作を説
明するタイミングチャート図である。
【図５】 ＰＬＬ回路の構成を示すブロック図である。
【図６】 そのＰＬＬ回路の構成要素であるＰＦＤ回路
とＣＰ回路のブロック図である。
【図７】 ＰＬＬ回路の構成要素であるＰＦＤ回路の具
体的回路図である。
【図８】 そのＰＦＤ回路の動作を説明するタイミング
チャート図である。
【図９】 入力クロックＣＬＫと帰還クロックＦＢＣＬ
Ｋの位相差に対するＣＰ回路の平均出力電流の特性図で
ある。
【図１０】 ＰＬＬ回路の構成要素であるＣＰ回路の具
体的回路図である。
【符号の説明】 １，２，１１，１２ ＰＦＤ回路（位相比較器）、３，
１３ ＣＰ回路（チャージポンプ）、１０１ ＰＦＤ回
路（位相比較器）、１０２ ＣＰ回路（チャージポン
プ）、１０３ ＬＦ回路（ローパスフイルタ）、１０４
ＶＣＯ回路、１０５ ＬＳＩ内部の回路、１１１ 遅
延回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 入力クロックと帰還クロックを入力する
    第１位相比較器と、前記入力クロックの反転クロックと
    前記帰還クロックを入力する第２位相比較器と、前記第
    １位相比較器の正出力を正入力端子に、前記第２位相比
    較器の負出力を負入力端子にそれぞれ入力するチャージ
    ポンプとを備えたＰＬＬ回路。
  2. 【請求項２】 入力クロックと帰還クロックの反転クロ
    ックを入力する第１位相比較器と、前記入力クロックと
    前記帰還クロックを入力する第２位相比較器と、前記第
    １位相比較器の正出力を正入力端子に、前記第２位相比
    較器の負出力を負入力端子にそれぞれ入力するチャージ
    ポンプとを備えたＰＬＬ回路。
JP2000353383A 2000-11-20 2000-11-20 Ｐｌｌ回路 Pending JP2002158582A (ja)

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JP2000353383A JP2002158582A (ja) 2000-11-20 2000-11-20 Ｐｌｌ回路
US09/850,095 US6636090B2 (en) 2000-11-20 2001-05-08 Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
TW090110913A TW525346B (en) 2000-11-20 2001-05-08 Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
DE10134016A DE10134016B4 (de) 2000-11-20 2001-07-12 Phasenregelkreisschaltung zur Ausgabe eines Taktsignals mit einer festen Phasendifferenz bezüglich eines eingegebenen Taktsignals
KR10-2001-0048241A KR100423620B1 (ko) 2000-11-20 2001-08-10 입력 클럭에 대하여 일정한 위상차를 갖는 클럭을출력하는 ｐｌｌ 회로
CNB011255595A CN1172443C (zh) 2000-11-20 2001-08-13 输出相对输入时钟具有固定相位差的时钟的pll电路

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