JP2001320353A - オーバーサンプリング型クロックリカバリ回路 - Google Patents
オーバーサンプリング型クロックリカバリ回路Info
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- 238000011084 recovery Methods 0.000 title claims abstract description 74
- 238000005070 sampling Methods 0.000 claims description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 25
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 25
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000000872 buffer Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 238000012935 Averaging Methods 0.000 description 5
- 230000002542 deteriorative effect Effects 0.000 description 5
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 4
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 4
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- -1 CLK11 Proteins 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】特に、多数のシリアル入出力チャンネルを有す
るトランシーバに適応した場合にも、ジッタ特性の悪化
を防ぎ、良質なクロックを生成可能で、回路の面積効
率、電力効率、クロックの分配効率の良好なオーバーサ
ンプリング型クロックリカバリ回路を提供する。 【解決手段】差動クロックＣＬＫａ、ＣＬＫｂの供給を
受け、差動クロックＣＬＫａ、ＣＬＫｂの位相を位相制
御回路１１により制御する。位相制御回路１１により位
相制御された差動クロックＣＬＫｃ、ＣＬＫｄを元に、
遅延ロックループ（ＤＬＬ）１２は、１６相のクロック
ＣＬＫ１〜１６を生成し、これを位相比較器ＰＤ２に供
給する。位相比較器ＰＤ２から出力される位相差情報
（ＵＰ、ＤＯＷＮ信号）に基づいた位相制御信号により
生成される制御電圧Ｖ２を位相制御回路１１に帰還さ
せ、位相制御回路１１において、差動クロックＣＬＫ
ａ、ＣＬＫｂの位相制御に用いる。
るトランシーバに適応した場合にも、ジッタ特性の悪化
を防ぎ、良質なクロックを生成可能で、回路の面積効
率、電力効率、クロックの分配効率の良好なオーバーサ
ンプリング型クロックリカバリ回路を提供する。 【解決手段】差動クロックＣＬＫａ、ＣＬＫｂの供給を
受け、差動クロックＣＬＫａ、ＣＬＫｂの位相を位相制
御回路１１により制御する。位相制御回路１１により位
相制御された差動クロックＣＬＫｃ、ＣＬＫｄを元に、
遅延ロックループ（ＤＬＬ）１２は、１６相のクロック
ＣＬＫ１〜１６を生成し、これを位相比較器ＰＤ２に供
給する。位相比較器ＰＤ２から出力される位相差情報
（ＵＰ、ＤＯＷＮ信号）に基づいた位相制御信号により
生成される制御電圧Ｖ２を位相制御回路１１に帰還さ
せ、位相制御回路１１において、差動クロックＣＬＫ
ａ、ＣＬＫｂの位相制御に用いる。
Description
【発明の属する技術分野】本発明は入力されるデータか
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
【０００１】
【従来の技術】近年、データ伝送は高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとる位相ロックループ
（Phase Locked Loop：ＰＬＬ）においても高速化が要
請されている。従来のアナログ方式のクロックリカバリ
回路に、一相のクロックを用い、クロックの１本の立ち
上がりを１ビットのデータに対応させて位相比較を行う
ものがあった。この方式では、データレートとクロック
周波数を等しくする必要があるので、データレートがＧ
ｂｐｓレベルになるとクロック周波数をＧＨｚレベルの
高周波にしなければならず、クロックリカバリ回路や位
相ロックループ（ＰＬＬ）への高速化の要請に応えるこ
とが難しかった。例えば、位相ロックループ（ＰＬＬ）
に含まれる電圧制御発振器（Voltage Controlled Oscil
lator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波
にすることは簡単ではない。このような要請に応えるた
めに、伝送されたデータを回路内部で生成したデータレ
ートより周波数の低い位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。オーバーサンプリング型クロ
ックリカバリ回路では、クロックの複数本の立ち上がり
を１ビットのデータに対応させて位相比較を行ってい
る。オーバーサンプリング型クロックリカバリ回路によ
れば、データレートより周波数の低いクロックを用いる
ため、高速化の要請に応えることができる。例えば、図
７（ａ）に示すようにデータレートに対し２分の１のク
ロック周波数で２倍のオーバーサンプリングを行う場
合、４相のクロックＣＬＫ１〜４を用いることとなる。
また、データレートに対し８分の１のクロック周波数で
２倍のオーバーサンプリングを行う場合は、図７（ｂ）
に示すように１６相のクロックＣＬＫ１〜１６を用いる
こととなる。
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとる位相ロックループ
（Phase Locked Loop：ＰＬＬ）においても高速化が要
請されている。従来のアナログ方式のクロックリカバリ
回路に、一相のクロックを用い、クロックの１本の立ち
上がりを１ビットのデータに対応させて位相比較を行う
ものがあった。この方式では、データレートとクロック
周波数を等しくする必要があるので、データレートがＧ
ｂｐｓレベルになるとクロック周波数をＧＨｚレベルの
高周波にしなければならず、クロックリカバリ回路や位
相ロックループ（ＰＬＬ）への高速化の要請に応えるこ
とが難しかった。例えば、位相ロックループ（ＰＬＬ）
に含まれる電圧制御発振器（Voltage Controlled Oscil
lator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波
にすることは簡単ではない。このような要請に応えるた
めに、伝送されたデータを回路内部で生成したデータレ
ートより周波数の低い位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。オーバーサンプリング型クロ
ックリカバリ回路では、クロックの複数本の立ち上がり
を１ビットのデータに対応させて位相比較を行ってい
る。オーバーサンプリング型クロックリカバリ回路によ
れば、データレートより周波数の低いクロックを用いる
ため、高速化の要請に応えることができる。例えば、図
７（ａ）に示すようにデータレートに対し２分の１のク
ロック周波数で２倍のオーバーサンプリングを行う場
合、４相のクロックＣＬＫ１〜４を用いることとなる。
また、データレートに対し８分の１のクロック周波数で
２倍のオーバーサンプリングを行う場合は、図７（ｂ）
に示すように１６相のクロックＣＬＫ１〜１６を用いる
こととなる。
【０００２】ところで、オーバーサンプリング型クロッ
クリカバリ回路においては、特開平１０−４３４９号や
Ｕ．Ｓ．Ｐａｔｅｎｔ５６９４０６２にも開示されるよ
うに、位相比較に必要となる所定数のクロック（以下、
多相クロックという。）を電圧制御発振器（ＶＣＯ）が
生成していた。以下に、図４を参照して多相クロックを
電圧制御発振器が生成するオーバーサンプリング型クロ
ックリカバリ回路につき説明する。図４は、従来の一例
のオーバーサンプリング型クロックリカバリ回路４０の
ブロック回路図である。これは、１６相の多相クロック
を用いて位相比較を行う例である。従来例のクロックリ
カバリ回路４０おいて、電圧制御発振器４１は、８段の
差動バッファを連接してなる電圧制御遅延線（Voltage
Control Delay Line）４２を含んで構成されており、周
波数と位相の変調をしながら、１６相のクロック（差動
クロック８相）を生成する。信号処理部１３はこの１６
相の多相クロックを受け、オーバーサンプリング方式の
クロック抽出を行う。信号処理部１３に備えられる８個
の位相比較器（Phase Detector）ＰＤ２のそれぞれは、
１６相の多相クロックのうち連続する３相のクロックを
用い、入力されるシリアル入力データとの間で位相比較
を行う。位相比較器ＰＤ２は、クロックが入力データに
対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信
号を出力する。信号処理部１３は、このＵＰ信号、ＤＯ
ＷＮ信号（位相差情報）を元に、クロックの位相を入力
データの位相に同期させるために適切な制御電圧Ｖ４を
生成し、電圧制御発振器４１に供給する。このように電
圧制御発振器４１は帰還制御され、クロックの位相を入
力データの位相に同期すべく、制御電圧Ｖ４に基づき再
びクロックの周波数と位相の変調を行い１６相の多相ク
ロックを生成して、信号処理部１３に供給する。図４に
は、この制御電圧Ｖ４を生成するための構成として、信
号処理回路１５と、チャージポンプ（Charge Pump）Ｃ
Ｐ２と、ローパスフィルタ（Low Pass Filter）ＬＰＦ
２とを例示した。信号処理回路１５には、多数決回路、
平均化回路等が用いられる。なお、コンバータＣＶ１
は、多相クロックが信号処理部１３に供給される前に多
相クロックを差動信号から単相信号に変換すると同時に
少振幅から大振幅へ変換するものである。クロックリカ
バリ回路４０によれば、２．５Ｇｂｐｓのシリアル入力
データを受ける場合、クロック周波数は３１２．５ＭＨ
ｚ（周期３２００ｐｓ）とされ、電圧制御遅延線４２内
の各差動バッファは２００ｐｓの伝搬遅延時間とされ
る。これにより、２００ｐｓずつ位相のずれた１６相の
多相クロックを生成する。
クリカバリ回路においては、特開平１０−４３４９号や
Ｕ．Ｓ．Ｐａｔｅｎｔ５６９４０６２にも開示されるよ
うに、位相比較に必要となる所定数のクロック（以下、
多相クロックという。）を電圧制御発振器（ＶＣＯ）が
生成していた。以下に、図４を参照して多相クロックを
電圧制御発振器が生成するオーバーサンプリング型クロ
ックリカバリ回路につき説明する。図４は、従来の一例
のオーバーサンプリング型クロックリカバリ回路４０の
ブロック回路図である。これは、１６相の多相クロック
を用いて位相比較を行う例である。従来例のクロックリ
カバリ回路４０おいて、電圧制御発振器４１は、８段の
差動バッファを連接してなる電圧制御遅延線（Voltage
Control Delay Line）４２を含んで構成されており、周
波数と位相の変調をしながら、１６相のクロック（差動
クロック８相）を生成する。信号処理部１３はこの１６
相の多相クロックを受け、オーバーサンプリング方式の
クロック抽出を行う。信号処理部１３に備えられる８個
の位相比較器（Phase Detector）ＰＤ２のそれぞれは、
１６相の多相クロックのうち連続する３相のクロックを
用い、入力されるシリアル入力データとの間で位相比較
を行う。位相比較器ＰＤ２は、クロックが入力データに
対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信
号を出力する。信号処理部１３は、このＵＰ信号、ＤＯ
ＷＮ信号（位相差情報）を元に、クロックの位相を入力
データの位相に同期させるために適切な制御電圧Ｖ４を
生成し、電圧制御発振器４１に供給する。このように電
圧制御発振器４１は帰還制御され、クロックの位相を入
力データの位相に同期すべく、制御電圧Ｖ４に基づき再
びクロックの周波数と位相の変調を行い１６相の多相ク
ロックを生成して、信号処理部１３に供給する。図４に
は、この制御電圧Ｖ４を生成するための構成として、信
号処理回路１５と、チャージポンプ（Charge Pump）Ｃ
Ｐ２と、ローパスフィルタ（Low Pass Filter）ＬＰＦ
２とを例示した。信号処理回路１５には、多数決回路、
平均化回路等が用いられる。なお、コンバータＣＶ１
は、多相クロックが信号処理部１３に供給される前に多
相クロックを差動信号から単相信号に変換すると同時に
少振幅から大振幅へ変換するものである。クロックリカ
バリ回路４０によれば、２．５Ｇｂｐｓのシリアル入力
データを受ける場合、クロック周波数は３１２．５ＭＨ
ｚ（周期３２００ｐｓ）とされ、電圧制御遅延線４２内
の各差動バッファは２００ｐｓの伝搬遅延時間とされ
る。これにより、２００ｐｓずつ位相のずれた１６相の
多相クロックを生成する。
【０００３】
【発明が解決しようとする課題】しかし、従来のオーバ
ーサンプリング型クロックリカバリ回路では、次のよう
な問題があった。従来のオーバーサンプリング型クロッ
クリカバリ回路では、電圧制御発振器を制御して、位相
同期を行うため、位相制御の過程で必ず周波数の変動が
伴い、ジッタ特性を悪化させ、クロックの質の低下をも
たらすという問題があった。また、従来のオーバーサン
プリング型クロックリカバリ回路では、多数のシリアル
入出力チャンネルを有するトランシーバに適応する場合
に問題がある。例えば、図５に示すようにチャンネル毎
に従来のクロックリカバリ回路４０を設ければ、ＩＣチ
ップ上に多数の電圧制御発振器４１が存在することにな
る。これにより、チャンネル相互間で電圧制御発振器４
１が共振等を起こし、クロックのジッタ特性を悪化さ
せ、多相クロックの質の低下をもたらすという問題が生
じ得る。また、電圧制御発振器は、一般に消費電力が大
きいためチップ全体として消費電力が大きくなるおそれ
がある。一方、電圧制御発振器を多チャンネルに対して
一つとし、多相クロックを各チャンネルに供給するとす
れば、供給が困難となり、供給過程においてクロックの
劣化が生じ、劣化の程度も相によってばらつき、やは
り、多相クロックの質の低下をもたらすという問題が生
じ得る。以下に、図６を参照して、電圧制御発振器を多
チャンネルに対して一つとし、多相クロックを各チャン
ネルに供給する構成について考察する。
ーサンプリング型クロックリカバリ回路では、次のよう
な問題があった。従来のオーバーサンプリング型クロッ
クリカバリ回路では、電圧制御発振器を制御して、位相
同期を行うため、位相制御の過程で必ず周波数の変動が
伴い、ジッタ特性を悪化させ、クロックの質の低下をも
たらすという問題があった。また、従来のオーバーサン
プリング型クロックリカバリ回路では、多数のシリアル
入出力チャンネルを有するトランシーバに適応する場合
に問題がある。例えば、図５に示すようにチャンネル毎
に従来のクロックリカバリ回路４０を設ければ、ＩＣチ
ップ上に多数の電圧制御発振器４１が存在することにな
る。これにより、チャンネル相互間で電圧制御発振器４
１が共振等を起こし、クロックのジッタ特性を悪化さ
せ、多相クロックの質の低下をもたらすという問題が生
じ得る。また、電圧制御発振器は、一般に消費電力が大
きいためチップ全体として消費電力が大きくなるおそれ
がある。一方、電圧制御発振器を多チャンネルに対して
一つとし、多相クロックを各チャンネルに供給するとす
れば、供給が困難となり、供給過程においてクロックの
劣化が生じ、劣化の程度も相によってばらつき、やは
り、多相クロックの質の低下をもたらすという問題が生
じ得る。以下に、図６を参照して、電圧制御発振器を多
チャンネルに対して一つとし、多相クロックを各チャン
ネルに供給する構成について考察する。
【０００４】図６に示すように、各チャンネルｃｈ１〜
ｃｈ（ｎ）毎に、信号処理部１３と位相制御回路１１を
有するオーバーサンプリング型のクロックリカバリ回路
６０（１〜ｎ）を設ける。また、電圧制御発振器５１を
含んで構成される位相ロックループ（ＰＬＬ）５０を一
つ設け、この位相ロックループ５０により多相クロック
（図６の構成場合１６相）を生成し、各クロックリカバ
リ回路６０（１〜ｎ）に供給する。各チャンネルｃｈ１
〜ｃｈ（ｎ）においては、電圧制御発振器は設けられ
ず、位相ロックループ５０からの多相クロックを受け取
り、多相クロックと入力データとの間での位相制御を行
うこととなる。この場合、多チャンネルに対して電圧制
御発振器が一つとなって、ＩＣチップ上に多数の電圧制
御発振器が存在することによる不都合は回避される。し
かし、位相ロックループ５０からの多相クロックを多数
のチャンネルｃｈ１〜ｃｈ（ｎ）に対し供給せねばなら
ないため、クロックの分配が困難となる。例えば、１６
相もの多相クロックを、広い範囲にわたり分配するた
め、バッファリングのための消費電力増大が問題とな
る。したがって、クロックの分配効率は優れない。ま
た、１６相もの多相クロックの相と相の間隔（位相差）
を正確に保ったまま各チャンネルのクロックリカバリ回
路６０に分配することは極めて困難である。したがっ
て、多相クロックの質の低下をもたらすという問題は解
消できない。さらには、図６に示したように、各チャン
ネルｃｈ１〜ｃｈ（ｎ）のクロックリカバリ回路６０の
それぞれは、多相クロックと入力データとの間の位相比
較を行った後、入力データとクロックとの間で位相同期
を行うため、位相制御回路１１が必要となる。しかも、
図６に示すように、１６相の多相クロックを受けて入力
データとの間で位相同期を行わなければならない場合、
位相制御回路１１が各チャンネルｃｈ１〜ｃｈ（ｎ）毎
に８個も必要になる。この位相制御回路１１は、機能的
に非常にクリティカルであり、かつ、一般的に大きな回
路規模、大きな消費電力が必要となるので、機能的に同
じものが８個並設されるというのは好ましい方法とはい
えない。
ｃｈ（ｎ）毎に、信号処理部１３と位相制御回路１１を
有するオーバーサンプリング型のクロックリカバリ回路
６０（１〜ｎ）を設ける。また、電圧制御発振器５１を
含んで構成される位相ロックループ（ＰＬＬ）５０を一
つ設け、この位相ロックループ５０により多相クロック
（図６の構成場合１６相）を生成し、各クロックリカバ
リ回路６０（１〜ｎ）に供給する。各チャンネルｃｈ１
〜ｃｈ（ｎ）においては、電圧制御発振器は設けられ
ず、位相ロックループ５０からの多相クロックを受け取
り、多相クロックと入力データとの間での位相制御を行
うこととなる。この場合、多チャンネルに対して電圧制
御発振器が一つとなって、ＩＣチップ上に多数の電圧制
御発振器が存在することによる不都合は回避される。し
かし、位相ロックループ５０からの多相クロックを多数
のチャンネルｃｈ１〜ｃｈ（ｎ）に対し供給せねばなら
ないため、クロックの分配が困難となる。例えば、１６
相もの多相クロックを、広い範囲にわたり分配するた
め、バッファリングのための消費電力増大が問題とな
る。したがって、クロックの分配効率は優れない。ま
た、１６相もの多相クロックの相と相の間隔（位相差）
を正確に保ったまま各チャンネルのクロックリカバリ回
路６０に分配することは極めて困難である。したがっ
て、多相クロックの質の低下をもたらすという問題は解
消できない。さらには、図６に示したように、各チャン
ネルｃｈ１〜ｃｈ（ｎ）のクロックリカバリ回路６０の
それぞれは、多相クロックと入力データとの間の位相比
較を行った後、入力データとクロックとの間で位相同期
を行うため、位相制御回路１１が必要となる。しかも、
図６に示すように、１６相の多相クロックを受けて入力
データとの間で位相同期を行わなければならない場合、
位相制御回路１１が各チャンネルｃｈ１〜ｃｈ（ｎ）毎
に８個も必要になる。この位相制御回路１１は、機能的
に非常にクリティカルであり、かつ、一般的に大きな回
路規模、大きな消費電力が必要となるので、機能的に同
じものが８個並設されるというのは好ましい方法とはい
えない。
【０００５】本発明は以上の従来技術における問題に鑑
みてなされたものであって、入力されるデータを位相の
異なる複数のクロックでサンプリングして位相比較を行
なう複数の位相比較器を備え、前記位相比較器から出力
される位相差情報に基づいて前記クロックの位相を制御
するオーバーサンプリング型クロックリカバリ回路にお
いて、ジッタ特性の悪化を防ぎ、良質なクロックを生成
可能なオーバーサンプリング型クロックリカバリ回路を
提供することを課題とする。特に、多数のシリアル入出
力チャンネルを有するトランシーバに適応した場合に
も、良質なクロックを生成可能なオーバーサンプリング
型クロックリカバリ回路を提供することを課題とする。
また、多チャンネルに適用した場合にも、回路の面積効
率、電力効率、クロックの分配効率の良好なオーバーサ
ンプリング型クロックリカバリ回路を提供することを課
題とする。
みてなされたものであって、入力されるデータを位相の
異なる複数のクロックでサンプリングして位相比較を行
なう複数の位相比較器を備え、前記位相比較器から出力
される位相差情報に基づいて前記クロックの位相を制御
するオーバーサンプリング型クロックリカバリ回路にお
いて、ジッタ特性の悪化を防ぎ、良質なクロックを生成
可能なオーバーサンプリング型クロックリカバリ回路を
提供することを課題とする。特に、多数のシリアル入出
力チャンネルを有するトランシーバに適応した場合に
も、良質なクロックを生成可能なオーバーサンプリング
型クロックリカバリ回路を提供することを課題とする。
また、多チャンネルに適用した場合にも、回路の面積効
率、電力効率、クロックの分配効率の良好なオーバーサ
ンプリング型クロックリカバリ回路を提供することを課
題とする。
【０００６】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、入力されるデータを位相の異なる多数
のクロックでサンプリングして位相比較を行なう複数の
位相比較器を備え、前記位相比較器から出力される位相
差情報に基づいて前記クロックの位相を制御するオーバ
ーサンプリング型クロックリカバリ回路において、前記
多数に対して少数のクロックの供給を受け、かかるクロ
ックの位相を制御する位相制御回路と、前記位相制御回
路により制御された前記少数のクロックを元に、前記多
数のクロックを生成し、前記位相比較器に供給する遅延
ロックループとを備え、前記位相比較器から出力される
位相差情報に基づいた位相制御信号を前記位相制御回路
に帰還させることを特徴とするオーバーサンプリング型
クロックリカバリ回路である。
願第１の発明は、入力されるデータを位相の異なる多数
のクロックでサンプリングして位相比較を行なう複数の
位相比較器を備え、前記位相比較器から出力される位相
差情報に基づいて前記クロックの位相を制御するオーバ
ーサンプリング型クロックリカバリ回路において、前記
多数に対して少数のクロックの供給を受け、かかるクロ
ックの位相を制御する位相制御回路と、前記位相制御回
路により制御された前記少数のクロックを元に、前記多
数のクロックを生成し、前記位相比較器に供給する遅延
ロックループとを備え、前記位相比較器から出力される
位相差情報に基づいた位相制御信号を前記位相制御回路
に帰還させることを特徴とするオーバーサンプリング型
クロックリカバリ回路である。
【０００７】すなわち本出願第１の発明のオーバーサン
プリング型クロックリカバリ回路は、比較的少数のクロ
ックの供給を受け、位相制御回路によって前記比較的少
数のクロックの位相を制御し、前記比較的少数のクロッ
クから遅延ロックループ（Delay Locked Loop：ＤＬ
Ｌ）によって位相比較に必要な比較的多数のクロック
（多相クロック）を生成し、位相比較を行う構成を採
る。したがって本出願第１の発明のオーバーサンプリン
グ型クロックリカバリ回路によれば、まず第一に、電圧
制御発振器を要しないので周波数の変動によってジッタ
特性を悪化させることがない。第二に、チャンネル毎に
本発明の回路を配設しても、電圧制御発振器が各チャン
ネルに配設されるという構成にはならず、チャンネル相
互間のクロックの共振等の不都合な干渉のおそれはな
い。第三に、チャンネル毎に本発明の回路を配設して
も、多相クロックを各チャンネルに分配する必要はな
く、比較的少数のクロックを分配すればよいので、多相
クロックを分配するために必要な大幅な消費電力の増大
はない。第四に、チャンネル毎に本発明の回路を配設し
ても、多相クロックを各チャンネルに分配する必要はな
く、比較的少数のクロックを分配すればよいので、多相
クロックの相間隔のばらつき（スキュー）等の分配時に
おこる多相クロックの品質の低下が発生することはな
い。第五に、比較的少数のクロックについて位相制御を
行うので、多相クロックについて位相制御を行う場合に
比較して、位相制御回路の回路規模、消費電力ともに効
率化が図られる。第六に、位相制御回路によって高精度
に位相が制御された比較的少数のクロックを、位相比較
を行う直前に、遅延ロックループにより多相クロックに
展開するため、高精度に同期がとれ、かつ、精度良い間
隔に位相が展開された非常に良質な多相クロックを位相
比較器に供給することができる。第七に、非常にクリテ
ィカルな動作が要求される位相制御回路が１つのみです
むため、複数の位相制御回路を並設する場合に比較し
て、クロックリカバリの動作信頼性が格段に向上する。
プリング型クロックリカバリ回路は、比較的少数のクロ
ックの供給を受け、位相制御回路によって前記比較的少
数のクロックの位相を制御し、前記比較的少数のクロッ
クから遅延ロックループ（Delay Locked Loop：ＤＬ
Ｌ）によって位相比較に必要な比較的多数のクロック
（多相クロック）を生成し、位相比較を行う構成を採
る。したがって本出願第１の発明のオーバーサンプリン
グ型クロックリカバリ回路によれば、まず第一に、電圧
制御発振器を要しないので周波数の変動によってジッタ
特性を悪化させることがない。第二に、チャンネル毎に
本発明の回路を配設しても、電圧制御発振器が各チャン
ネルに配設されるという構成にはならず、チャンネル相
互間のクロックの共振等の不都合な干渉のおそれはな
い。第三に、チャンネル毎に本発明の回路を配設して
も、多相クロックを各チャンネルに分配する必要はな
く、比較的少数のクロックを分配すればよいので、多相
クロックを分配するために必要な大幅な消費電力の増大
はない。第四に、チャンネル毎に本発明の回路を配設し
ても、多相クロックを各チャンネルに分配する必要はな
く、比較的少数のクロックを分配すればよいので、多相
クロックの相間隔のばらつき（スキュー）等の分配時に
おこる多相クロックの品質の低下が発生することはな
い。第五に、比較的少数のクロックについて位相制御を
行うので、多相クロックについて位相制御を行う場合に
比較して、位相制御回路の回路規模、消費電力ともに効
率化が図られる。第六に、位相制御回路によって高精度
に位相が制御された比較的少数のクロックを、位相比較
を行う直前に、遅延ロックループにより多相クロックに
展開するため、高精度に同期がとれ、かつ、精度良い間
隔に位相が展開された非常に良質な多相クロックを位相
比較器に供給することができる。第七に、非常にクリテ
ィカルな動作が要求される位相制御回路が１つのみです
むため、複数の位相制御回路を並設する場合に比較し
て、クロックリカバリの動作信頼性が格段に向上する。
【０００８】また本出願第２の発明は、本出願第１の発
明のオーバーサンプリング型クロックリカバリ回路にお
いて、前記少数を１又は２とすることを特徴とする。
明のオーバーサンプリング型クロックリカバリ回路にお
いて、前記少数を１又は２とすることを特徴とする。
【０００９】また本出願第３の発明は、本出願第１の発
明のオーバーサンプリング型クロックリカバリ回路にお
いて、前記少数を１とすることを特徴とする。
明のオーバーサンプリング型クロックリカバリ回路にお
いて、前記少数を１とすることを特徴とする。
【０００１０】すなわち本出願第３の発明のオーバーサ
ンプリング型クロックリカバリ回路は、単相のクロック
の供給を受け、位相制御回路によって前記単相のクロッ
クの位相を制御し、前記単相のクロックから遅延ロック
ループによって位相比較に必要な比較的多数のクロック
（多相クロック）を生成し、位相比較を行う構成を採
る。電圧制御発振器（ＶＣＯ）あるいは位相ロックルー
プ（ＰＬＬ）は正確な周波数のクロックを出す供給元で
あるため、一般的にジッタ特性が良い差動で構成するの
が望ましい。一方、本出願第３の発明のオーバーサンプ
リング型クロックリカバリ回路によれば、位相制御回路
及び遅延ロックループを単相構成にするので、ジッタ特
性の悪化等を招くことなく低電力化が可能となるという
利点がある。
ンプリング型クロックリカバリ回路は、単相のクロック
の供給を受け、位相制御回路によって前記単相のクロッ
クの位相を制御し、前記単相のクロックから遅延ロック
ループによって位相比較に必要な比較的多数のクロック
（多相クロック）を生成し、位相比較を行う構成を採
る。電圧制御発振器（ＶＣＯ）あるいは位相ロックルー
プ（ＰＬＬ）は正確な周波数のクロックを出す供給元で
あるため、一般的にジッタ特性が良い差動で構成するの
が望ましい。一方、本出願第３の発明のオーバーサンプ
リング型クロックリカバリ回路によれば、位相制御回路
及び遅延ロックループを単相構成にするので、ジッタ特
性の悪化等を招くことなく低電力化が可能となるという
利点がある。
【００１１】
【発明の実施の形態】以下に本発明の一実施の形態のオ
ーバーサンプリング型クロックリカバリ回路につき図面
を参照して説明する。以下は本発明の一実施形態であっ
て本発明を限定するものではない。
ーバーサンプリング型クロックリカバリ回路につき図面
を参照して説明する。以下は本発明の一実施形態であっ
て本発明を限定するものではない。
【００１２】本実施形態においては、データレート２．
５Ｇｂｐｓのシリアル入力データを、そのデータレート
に対し８分の１の３１２．５ＭＨｚのクロック周波数で
２倍のオーバーサンプリングを行う場合を例として説明
する。この場合、図７（ｂ）に示すように、クロック抽
出に１６相の多相クロックＣＬＫ１〜１６が必要とな
る。
５Ｇｂｐｓのシリアル入力データを、そのデータレート
に対し８分の１の３１２．５ＭＨｚのクロック周波数で
２倍のオーバーサンプリングを行う場合を例として説明
する。この場合、図７（ｂ）に示すように、クロック抽
出に１６相の多相クロックＣＬＫ１〜１６が必要とな
る。
【００１３】図１は本発明の一実施の形態のオーバーサ
ンプリング型クロックリカバリ回路１０を示すブロック
回路図である。本実施形態のオーバーサンプリング型ク
ロックリカバリ回路１０は、入力されるデータ（data）
を位相の異なる１６相のクロックＣＬＫ１〜１６でサン
プリングして位相比較を行なう８個の位相比較器ＰＤ２
を備え、位相比較器ＰＤ２から出力される位相差情報
（ＵＰ、ＤＯＷＮ信号）に基づいてクロックＣＬＫ１〜
１６の位相を制御するオーバーサンプリング型クロック
リカバリ回路である。しかし、１６相のクロックＣＬＫ
１〜１６を直接的に位相制御するものではなく、１６相
のクロックＣＬＫ１〜１６に対して少数である２相のク
ロックＣＬＫａ、ＣＬＫｂの供給を受け、位相制御回路
１１によりかかる２相のクロックＣＬＫａ、ＣＬＫｂの
位相を制御する。２相のクロックＣＬＫａ、ＣＬＫｂは
ともに周波数３１２．５ＭＨｚで、相対的に半周期にあ
たる１６００ｐｓだけ位相が異なる差動対を成すもので
ある。また、遅延ロックループ（ＤＬＬ）１２が、位相
制御回路１１から出力される差動クロックを元に、１６
相のクロックＣＬＫ１〜１６を生成し、これを位相比較
器ＰＤ２に供給する。さらに、位相比較器ＰＤ２から出
力される位相差情報（ＵＰ、ＤＯＷＮ信号）に基づいた
位相制御信号により生成される制御電圧Ｖ２を位相制御
回路１１に帰還させる。位相制御回路１１において、こ
の帰還された制御電圧Ｖ２を差動クロックＣＬＫａ、Ｃ
ＬＫｂの位相制御に用いる。
ンプリング型クロックリカバリ回路１０を示すブロック
回路図である。本実施形態のオーバーサンプリング型ク
ロックリカバリ回路１０は、入力されるデータ（data）
を位相の異なる１６相のクロックＣＬＫ１〜１６でサン
プリングして位相比較を行なう８個の位相比較器ＰＤ２
を備え、位相比較器ＰＤ２から出力される位相差情報
（ＵＰ、ＤＯＷＮ信号）に基づいてクロックＣＬＫ１〜
１６の位相を制御するオーバーサンプリング型クロック
リカバリ回路である。しかし、１６相のクロックＣＬＫ
１〜１６を直接的に位相制御するものではなく、１６相
のクロックＣＬＫ１〜１６に対して少数である２相のク
ロックＣＬＫａ、ＣＬＫｂの供給を受け、位相制御回路
１１によりかかる２相のクロックＣＬＫａ、ＣＬＫｂの
位相を制御する。２相のクロックＣＬＫａ、ＣＬＫｂは
ともに周波数３１２．５ＭＨｚで、相対的に半周期にあ
たる１６００ｐｓだけ位相が異なる差動対を成すもので
ある。また、遅延ロックループ（ＤＬＬ）１２が、位相
制御回路１１から出力される差動クロックを元に、１６
相のクロックＣＬＫ１〜１６を生成し、これを位相比較
器ＰＤ２に供給する。さらに、位相比較器ＰＤ２から出
力される位相差情報（ＵＰ、ＤＯＷＮ信号）に基づいた
位相制御信号により生成される制御電圧Ｖ２を位相制御
回路１１に帰還させる。位相制御回路１１において、こ
の帰還された制御電圧Ｖ２を差動クロックＣＬＫａ、Ｃ
ＬＫｂの位相制御に用いる。
【００１４】本実施形態においては、差動クロックＣＬ
Ｋａ、ＣＬＫｂを位相ロックループ（ＰＬＬ）２０によ
り生成し供給している。位相ロックループ２０は、電圧
制御発振器２１と、これに接続される周波数逓倍器ＤＩ
Ｖ１と、位相比較器ＰＤ３と、チャージポンプＣＰ３
と、ローパスフィルタＬＰＦ３とにより構成される。電
圧制御発振器２１は、４段の差動バッファＡ１〜Ａ４を
連接してなる電圧制御遅延線２２を含んで構成されてい
る。この位相ロックループ２０において、位相比較器Ｐ
Ｄ３は、周波数逓倍器ＤＩＶ１により逓倍されたクロッ
クを受けるとともに、リファレンスクロックref.CLKを
受け、これらを位相比較し、ＵＰ／ＤＯＷＮ信号をチャ
ージポンプＣＰ３に出力する。チャージポンプＣＰ３、
ローパスフィルターＬＰＦ３により制御電圧Ｖ３を生成
し、これを各差動バッファＡ１〜Ａ４に帰還させて制御
し、電圧制御発振器２１に３１２．５ＭＨｚの周波数
（周期３２００ｐｓ）のクロックを補償している。電圧
制御発振器２１から上述の差動クロックＣＬＫａ、ＣＬ
Ｋｂが取り出され、これをオーバーサンプリング型クロ
ックリカバリ回路１０内の位相制御回路１１へ供給す
る。位相ロックループ２０を使用することにより安定し
た周波数のクロックの供給を受けることができる。
Ｋａ、ＣＬＫｂを位相ロックループ（ＰＬＬ）２０によ
り生成し供給している。位相ロックループ２０は、電圧
制御発振器２１と、これに接続される周波数逓倍器ＤＩ
Ｖ１と、位相比較器ＰＤ３と、チャージポンプＣＰ３
と、ローパスフィルタＬＰＦ３とにより構成される。電
圧制御発振器２１は、４段の差動バッファＡ１〜Ａ４を
連接してなる電圧制御遅延線２２を含んで構成されてい
る。この位相ロックループ２０において、位相比較器Ｐ
Ｄ３は、周波数逓倍器ＤＩＶ１により逓倍されたクロッ
クを受けるとともに、リファレンスクロックref.CLKを
受け、これらを位相比較し、ＵＰ／ＤＯＷＮ信号をチャ
ージポンプＣＰ３に出力する。チャージポンプＣＰ３、
ローパスフィルターＬＰＦ３により制御電圧Ｖ３を生成
し、これを各差動バッファＡ１〜Ａ４に帰還させて制御
し、電圧制御発振器２１に３１２．５ＭＨｚの周波数
（周期３２００ｐｓ）のクロックを補償している。電圧
制御発振器２１から上述の差動クロックＣＬＫａ、ＣＬ
Ｋｂが取り出され、これをオーバーサンプリング型クロ
ックリカバリ回路１０内の位相制御回路１１へ供給す
る。位相ロックループ２０を使用することにより安定し
た周波数のクロックの供給を受けることができる。
【００１５】位相制御回路１１は、デジタル制御型のも
のでもアナログ制御型のものでも良い。本実施形態で
は、位相制御回路１１をアナログ制御型の位相制御回路
として説明し、必要に応じて位相制御回路１１をデジタ
ル制御型の位相制御回路とする場合につき説明する。位
相制御回路１１は、オーバーサンプリング型クロックリ
カバリ回路１０に供給される差動クロックＣＬＫａ、Ｃ
ＬＫｂを受けるとともに、信号処理部１３から制御電圧
Ｖ２を受ける。この制御電圧Ｖ２に従って差動クロック
ＣＬＫａ、ＣＬＫｂの位相を進めたり、遅らせたりとい
う位相制御を行う。位相制御回路１１により位相が制御
された差動クロック（差動クロックＣＬＫｃ、ＣＬＫｄ
とする。）は、遅延ロックループ１２に出力される。
のでもアナログ制御型のものでも良い。本実施形態で
は、位相制御回路１１をアナログ制御型の位相制御回路
として説明し、必要に応じて位相制御回路１１をデジタ
ル制御型の位相制御回路とする場合につき説明する。位
相制御回路１１は、オーバーサンプリング型クロックリ
カバリ回路１０に供給される差動クロックＣＬＫａ、Ｃ
ＬＫｂを受けるとともに、信号処理部１３から制御電圧
Ｖ２を受ける。この制御電圧Ｖ２に従って差動クロック
ＣＬＫａ、ＣＬＫｂの位相を進めたり、遅らせたりとい
う位相制御を行う。位相制御回路１１により位相が制御
された差動クロック（差動クロックＣＬＫｃ、ＣＬＫｄ
とする。）は、遅延ロックループ１２に出力される。
【００１６】遅延ロックループ１２は、８段の差動バッ
ファＢ１〜Ｂ８を連接してなる電圧制御遅延線１４と、
これに接続する位相比較器ＰＤ１と、チャージポンプＣ
Ｐ１と、ローパスフィルターＬＰＦ１とからなる。差動
クロックＣＬＫｃ、ＣＬＫｄは、一段目の差動バッファ
Ｂ１及び位相比較器ＰＤ１に入力される。８段目の差動
バッファＢ８からは、電圧制御遅延線１４を通過し全バ
ッファＢ１〜Ｂ８の総合遅延を有する差動クロック（差
動クロックＣＬＫｅ、ＣＬＫｆとする。また、クロック
ＣＬＫｃがクロックＣＬＫｅに、クロックＣＬＫｄがク
ロックＣＬＫｆになったとする。）が出力され、位相比
較器ＰＤ１に入力される。位相比較器ＰＤ１は、クロッ
クＣＬＫｃとクロックＣＬＫｆ及びクロックＣＬＫｄと
クロックＣＬＫｅを位相比較し位相誤差を検出する。位
相比較器ＰＤ１は、クロックＣＬＫｆ（ＣＬＫｅ）の位
相がクロックＣＬＫｃ（ＣＬＫｄ）の位相より遅れてい
ればＵＰ信号を、進んでいればＤＯＷＮ信号をチャージ
ポンプＣＰ１に出力する。チャージポンプＣＰ１、ロウ
パスフィルタＬＰＦ１は、位相比較器ＰＤ１からの位相
差情報に基づき、制御電圧Ｖ１を生成し各差動バッファ
Ｂ１〜Ｂ８へ送り出す。
ファＢ１〜Ｂ８を連接してなる電圧制御遅延線１４と、
これに接続する位相比較器ＰＤ１と、チャージポンプＣ
Ｐ１と、ローパスフィルターＬＰＦ１とからなる。差動
クロックＣＬＫｃ、ＣＬＫｄは、一段目の差動バッファ
Ｂ１及び位相比較器ＰＤ１に入力される。８段目の差動
バッファＢ８からは、電圧制御遅延線１４を通過し全バ
ッファＢ１〜Ｂ８の総合遅延を有する差動クロック（差
動クロックＣＬＫｅ、ＣＬＫｆとする。また、クロック
ＣＬＫｃがクロックＣＬＫｅに、クロックＣＬＫｄがク
ロックＣＬＫｆになったとする。）が出力され、位相比
較器ＰＤ１に入力される。位相比較器ＰＤ１は、クロッ
クＣＬＫｃとクロックＣＬＫｆ及びクロックＣＬＫｄと
クロックＣＬＫｅを位相比較し位相誤差を検出する。位
相比較器ＰＤ１は、クロックＣＬＫｆ（ＣＬＫｅ）の位
相がクロックＣＬＫｃ（ＣＬＫｄ）の位相より遅れてい
ればＵＰ信号を、進んでいればＤＯＷＮ信号をチャージ
ポンプＣＰ１に出力する。チャージポンプＣＰ１、ロウ
パスフィルタＬＰＦ１は、位相比較器ＰＤ１からの位相
差情報に基づき、制御電圧Ｖ１を生成し各差動バッファ
Ｂ１〜Ｂ８へ送り出す。
【００１７】最終的に遅延ロックループ１２が同期した
ときは、電圧制御遅延線１４を通過し遅延したクロック
ＣＬＫｆ（ＣＬＫｅ）の立ち上がりエッジと、電圧制御
遅延線１４を通過する前のクロックＣＬＫｃ（ＣＬＫ
ｄ）の立ち上がりエッジの位相が同期する。その結果、
電圧制御遅延線１４は、３１２．５ＭＨｚの周波数のク
ロックの半周期にあたる１６００ｐｓの総合遅延時間を
持つことになる。遅延線を構成する各バッファの特性が
等しく、それぞれに供給される制御電圧が等しい場合に
は、各バッファの伝搬遅延時間は遅延線の総合遅延時間
をバッファの段数で除した値となる。本実施形態におい
ては、電圧制御遅延線１４を構成する各差動バッファＢ
１〜Ｂ８の特性を等しく、それぞれに供給される制御電
圧Ｖ１も等しくしているので、各差動バッファＢ１〜Ｂ
８の伝搬遅延時間は、総合遅延時間たる１６００ｐｓを
バッファの段数たる８で除した２００ｐｓとなる。遅延
ロックループ１２の帰還制御によって電圧制御遅延線１
４の遅延時間が一定になるように制御されている。以上
説明したように、電圧制御遅延線１４内の８段の差動バ
ッファＢ１〜Ｂ８の遅延時間が一定に保たれる。すなわ
ち、１６相の多相クロックＣＬＫ１〜１６の隣接する相
間隔が常に１６００ｐｓ／８＝２００ｐｓになるように
補償される。
ときは、電圧制御遅延線１４を通過し遅延したクロック
ＣＬＫｆ（ＣＬＫｅ）の立ち上がりエッジと、電圧制御
遅延線１４を通過する前のクロックＣＬＫｃ（ＣＬＫ
ｄ）の立ち上がりエッジの位相が同期する。その結果、
電圧制御遅延線１４は、３１２．５ＭＨｚの周波数のク
ロックの半周期にあたる１６００ｐｓの総合遅延時間を
持つことになる。遅延線を構成する各バッファの特性が
等しく、それぞれに供給される制御電圧が等しい場合に
は、各バッファの伝搬遅延時間は遅延線の総合遅延時間
をバッファの段数で除した値となる。本実施形態におい
ては、電圧制御遅延線１４を構成する各差動バッファＢ
１〜Ｂ８の特性を等しく、それぞれに供給される制御電
圧Ｖ１も等しくしているので、各差動バッファＢ１〜Ｂ
８の伝搬遅延時間は、総合遅延時間たる１６００ｐｓを
バッファの段数たる８で除した２００ｐｓとなる。遅延
ロックループ１２の帰還制御によって電圧制御遅延線１
４の遅延時間が一定になるように制御されている。以上
説明したように、電圧制御遅延線１４内の８段の差動バ
ッファＢ１〜Ｂ８の遅延時間が一定に保たれる。すなわ
ち、１６相の多相クロックＣＬＫ１〜１６の隣接する相
間隔が常に１６００ｐｓ／８＝２００ｐｓになるように
補償される。
【００１８】電圧制御遅延線１４内の８段の差動バッフ
ァＢ１〜Ｂ８の各出力からは、２００ｐｓずつ位相の異
なった８対の差動クロックが取り出され、これらはコン
バータＣＶ１によって単相信号に変換されると同時に小
振幅から大振幅へ増幅されたのち、各位相比較器ＰＤ２
に出力される。すなわち、遅延ロックループ１２は、多
相クロックＣＬＫ１〜１６を生成する役割を有し、信号
処理部１３は、この多相クロックＣＬＫ１〜１６を受け
る。遅延ロックループ１２により相間精度の良い多相ク
ロックＣＬＫ１〜１６が生成され、信号処理部１３に供
給される。信号処理部１３はこの多相クロックを用い、
オーバーサンプリング方式のクロック抽出を行う。信号
処理部１３に備えられる８個の位相比較器ＰＤ２のそれ
ぞれは、１６相の多相クロックのうち２００ｐｓずつの
位相差で連続する３相のクロックを用い、入力される
２．５Ｇｂｐｓのシリアル入力データとの間で位相比較
を行う。位相比較器ＰＤ２は、クロックが入力データに
対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信
号を出力する。信号処理部１３は、このＵＰ信号、ＤＯ
ＷＮ信号（位相差情報）を元に、クロックの位相をデー
タの位相に同期させるために、位相制御回路１１がアナ
ログ制御型であるので制御電圧Ｖ２を生成し、位相制御
回路１１に供給する。位相制御回路１１は、信号処理部
１３から制御電圧Ｖ２を受けると、再び、この制御電圧
Ｖ２に従って差動クロックＣＬＫａ、ＣＬＫｂの位相を
進めたり、遅らせたりという位相制御を行う。位相制御
回路１１により位相が制御された差動クロックＣＬＫ
ｃ、ＣＬＫｄは、遅延ロックループ１２に出力される。
ァＢ１〜Ｂ８の各出力からは、２００ｐｓずつ位相の異
なった８対の差動クロックが取り出され、これらはコン
バータＣＶ１によって単相信号に変換されると同時に小
振幅から大振幅へ増幅されたのち、各位相比較器ＰＤ２
に出力される。すなわち、遅延ロックループ１２は、多
相クロックＣＬＫ１〜１６を生成する役割を有し、信号
処理部１３は、この多相クロックＣＬＫ１〜１６を受け
る。遅延ロックループ１２により相間精度の良い多相ク
ロックＣＬＫ１〜１６が生成され、信号処理部１３に供
給される。信号処理部１３はこの多相クロックを用い、
オーバーサンプリング方式のクロック抽出を行う。信号
処理部１３に備えられる８個の位相比較器ＰＤ２のそれ
ぞれは、１６相の多相クロックのうち２００ｐｓずつの
位相差で連続する３相のクロックを用い、入力される
２．５Ｇｂｐｓのシリアル入力データとの間で位相比較
を行う。位相比較器ＰＤ２は、クロックが入力データに
対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信
号を出力する。信号処理部１３は、このＵＰ信号、ＤＯ
ＷＮ信号（位相差情報）を元に、クロックの位相をデー
タの位相に同期させるために、位相制御回路１１がアナ
ログ制御型であるので制御電圧Ｖ２を生成し、位相制御
回路１１に供給する。位相制御回路１１は、信号処理部
１３から制御電圧Ｖ２を受けると、再び、この制御電圧
Ｖ２に従って差動クロックＣＬＫａ、ＣＬＫｂの位相を
進めたり、遅らせたりという位相制御を行う。位相制御
回路１１により位相が制御された差動クロックＣＬＫ
ｃ、ＣＬＫｄは、遅延ロックループ１２に出力される。
【００１９】以下同様に上述した動作を繰り返すことに
より、オーバーサンプリング型クロックリカバリ回路１
０は、信号処理部１３に供給される１６相の多相クロッ
クＣＬＫ１〜１６の相間隔を精度良く保ち、かつ、デー
タと位相同期させる。図８にデータとクロックの位相が
同期した状態の波形図を示した。例えば、図７（ｂ）に
示すようにデータに対してクロックが遅れている場合に
も、オーバーサンプリング型クロックリカバリ回路１０
が上述した一連の動作を実行することにより、図８に示
すような奇数番号のクロック（ＣＬＫ１、３、・・・）
がデータビットのエッジを、偶数番号のクロック（ＣＬ
Ｋ２、４、・・・）がデータビットの中央を捕らえて同
期した状態が得られる。オーバーサンプリング型クロッ
クリカバリ回路１０によれば、偶数番号のクロック（Ｃ
ＬＫ２、４、・・・）が、入力データが確実に開口した
領域（値が確定した領域）でサンプリングすることがで
きるように、１６相の多相クロックＣＬＫ１〜１６をデ
ータの位相変動に追従させることができる。
より、オーバーサンプリング型クロックリカバリ回路１
０は、信号処理部１３に供給される１６相の多相クロッ
クＣＬＫ１〜１６の相間隔を精度良く保ち、かつ、デー
タと位相同期させる。図８にデータとクロックの位相が
同期した状態の波形図を示した。例えば、図７（ｂ）に
示すようにデータに対してクロックが遅れている場合に
も、オーバーサンプリング型クロックリカバリ回路１０
が上述した一連の動作を実行することにより、図８に示
すような奇数番号のクロック（ＣＬＫ１、３、・・・）
がデータビットのエッジを、偶数番号のクロック（ＣＬ
Ｋ２、４、・・・）がデータビットの中央を捕らえて同
期した状態が得られる。オーバーサンプリング型クロッ
クリカバリ回路１０によれば、偶数番号のクロック（Ｃ
ＬＫ２、４、・・・）が、入力データが確実に開口した
領域（値が確定した領域）でサンプリングすることがで
きるように、１６相の多相クロックＣＬＫ１〜１６をデ
ータの位相変動に追従させることができる。
【００２０】信号処理部１３の処理は、従来技術を適用
して実施することができ、様々な形態があり得る。次
に、信号処理部１３の一実施の形態について説明する。
信号処理部１３は、位相比較器ＰＤ２から出力されるＵ
Ｐ、ＤＯＷＮ信号を元に制御電圧Ｖ４を生成するための
具体的構成として、信号処理回路１５と、チャージポン
プＣＰ２と、ローパスフィルタＬＰＦ２とを備える。信
号処理回路１５には、多数決回路及び平均化回路が用い
られる。
して実施することができ、様々な形態があり得る。次
に、信号処理部１３の一実施の形態について説明する。
信号処理部１３は、位相比較器ＰＤ２から出力されるＵ
Ｐ、ＤＯＷＮ信号を元に制御電圧Ｖ４を生成するための
具体的構成として、信号処理回路１５と、チャージポン
プＣＰ２と、ローパスフィルタＬＰＦ２とを備える。信
号処理回路１５には、多数決回路及び平均化回路が用い
られる。
【００２１】８個の位相比較器ＰＤ２はそれぞれは、１
６相の多相クロックのうち２００ｐｓずつの位相差で連
続した３相ずつを用い、入力データと多相クロックの間
の位相比較を行う。例えば、計８組の３相のクロックＣ
ＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬＫ５,６,７、ＣＬ
Ｋ７,８,９、ＣＬＫ９,10,11、ＣＬＫ11,12,13、ＣＬＫ
13,14,15、ＣＬＫ15,16,１を一組ずつ８個の位相比較器
ＰＤ２のそれぞれで利用する。図７（ｂ）又は図８に示
すように、連続して２００ｐｓずつ位相差を持った１６
相のクロックにＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・
・、ＣＬＫ１６の順で符号を付けることとする。する
と、図１に示される遅延ロックループ１２は差動構成で
あるため、各差動バッファＢ１〜Ｂ８から出力される差
動クロックは、差動バッファＢ１から順に、差動クロッ
クＣＬＫ１−９、ＣＬＫ２−10、ＣＬＫ３−11、ＣＬＫ
４−12、ＣＬＫ５−13、ＣＬＫ６−14、ＣＬＫ７−15、
ＣＬＫ８−16となる。これらの差動クロックがコンバー
タＣＶ１を通過した後、図上左側の位相比較器ＰＤ２か
ら順に、連続した３相のクロックＣＬＫ１,２,３、ＣＬ
Ｋ３,４,５、ＣＬＫ５,６,７、ＣＬＫ７,８,９、ＣＬＫ
９,10,11、ＣＬＫ11,12,13、ＣＬＫ13,14,15、ＣＬＫ1
5,16,１が一組ずつ入力されるように、例えば図１に示
すような態様で本回路の配線を構成しておく。
６相の多相クロックのうち２００ｐｓずつの位相差で連
続した３相ずつを用い、入力データと多相クロックの間
の位相比較を行う。例えば、計８組の３相のクロックＣ
ＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬＫ５,６,７、ＣＬ
Ｋ７,８,９、ＣＬＫ９,10,11、ＣＬＫ11,12,13、ＣＬＫ
13,14,15、ＣＬＫ15,16,１を一組ずつ８個の位相比較器
ＰＤ２のそれぞれで利用する。図７（ｂ）又は図８に示
すように、連続して２００ｐｓずつ位相差を持った１６
相のクロックにＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・
・、ＣＬＫ１６の順で符号を付けることとする。する
と、図１に示される遅延ロックループ１２は差動構成で
あるため、各差動バッファＢ１〜Ｂ８から出力される差
動クロックは、差動バッファＢ１から順に、差動クロッ
クＣＬＫ１−９、ＣＬＫ２−10、ＣＬＫ３−11、ＣＬＫ
４−12、ＣＬＫ５−13、ＣＬＫ６−14、ＣＬＫ７−15、
ＣＬＫ８−16となる。これらの差動クロックがコンバー
タＣＶ１を通過した後、図上左側の位相比較器ＰＤ２か
ら順に、連続した３相のクロックＣＬＫ１,２,３、ＣＬ
Ｋ３,４,５、ＣＬＫ５,６,７、ＣＬＫ７,８,９、ＣＬＫ
９,10,11、ＣＬＫ11,12,13、ＣＬＫ13,14,15、ＣＬＫ1
5,16,１が一組ずつ入力されるように、例えば図１に示
すような態様で本回路の配線を構成しておく。
【００２２】連続する３相のクロックが一組ずつ入力さ
れた各位相比較器ＰＤ２は位相比較を行い、クロックが
データに対し位相が遅れていればＵＰ信号を出力し、位
相が進んでいればＤＯＷＮ信号を信号処理回路１５に出
力する。信号処理回路１５内に構成される多数決回路
は、位相比較器ＰＤ２からＵＰ／ＤＯＷＮ信号の受ける
度に、８個の位相比較器ＰＤ２の出力結果の多数決を取
り、その瞬間毎のデータとクロックの位相差を決定す
る。さらに、信号処理回路１５内に構成される平均化回
路は、多数決されたＵＰ／ＤＯＷＮ信号の数回分の平均
をとる。平均化されたＵＰ／ＤＯＷＮ信号が、チャージ
ポンプＣＰ２に出力され、チャージポンプＣＰ２に電荷
の充放電をする。この平均化によって、ＵＰ／ＤＯＷＮ
が頻繁に切り替わって出力される高周波数のデータの揺
れの場合は対応しない（チャージポンプＣＰ２に充放電
しない）ように、ＵＰ／ＤＯＷＮのどちらかが一方的に
かなり多くの回数連続して出る低周波のデータの揺れの
場合は対応する（チャージポンプＣＰ２に充放電する）
ように処理している。すなわち信号処理回路１５内に構
成される平均化回路は、高周波数成分を遮断し、低周波
数成分を通過させるフィルタの役割を有する。チャージ
ポンプＣＰ２に充放電された電荷は、例えばさらにロー
パスフィルタＬＰＦ２を通ってアナログ化され、制御電
圧Ｖ２としてアナログ制御型の位相制御回路１１に出力
される。また、位相制御回路１１をデジタル制御型の位
相制御回路とすることも可能である。その場合には、ロ
ーパスフィルタＬＰＦ２を通さずそのまま位相制御信号
を位相制御回路１１に出力するように構成する。以上の
ようにして、信号処理部１３の処理が行われるが、これ
は一例であって、他の回路構成によっても良い。
れた各位相比較器ＰＤ２は位相比較を行い、クロックが
データに対し位相が遅れていればＵＰ信号を出力し、位
相が進んでいればＤＯＷＮ信号を信号処理回路１５に出
力する。信号処理回路１５内に構成される多数決回路
は、位相比較器ＰＤ２からＵＰ／ＤＯＷＮ信号の受ける
度に、８個の位相比較器ＰＤ２の出力結果の多数決を取
り、その瞬間毎のデータとクロックの位相差を決定す
る。さらに、信号処理回路１５内に構成される平均化回
路は、多数決されたＵＰ／ＤＯＷＮ信号の数回分の平均
をとる。平均化されたＵＰ／ＤＯＷＮ信号が、チャージ
ポンプＣＰ２に出力され、チャージポンプＣＰ２に電荷
の充放電をする。この平均化によって、ＵＰ／ＤＯＷＮ
が頻繁に切り替わって出力される高周波数のデータの揺
れの場合は対応しない（チャージポンプＣＰ２に充放電
しない）ように、ＵＰ／ＤＯＷＮのどちらかが一方的に
かなり多くの回数連続して出る低周波のデータの揺れの
場合は対応する（チャージポンプＣＰ２に充放電する）
ように処理している。すなわち信号処理回路１５内に構
成される平均化回路は、高周波数成分を遮断し、低周波
数成分を通過させるフィルタの役割を有する。チャージ
ポンプＣＰ２に充放電された電荷は、例えばさらにロー
パスフィルタＬＰＦ２を通ってアナログ化され、制御電
圧Ｖ２としてアナログ制御型の位相制御回路１１に出力
される。また、位相制御回路１１をデジタル制御型の位
相制御回路とすることも可能である。その場合には、ロ
ーパスフィルタＬＰＦ２を通さずそのまま位相制御信号
を位相制御回路１１に出力するように構成する。以上の
ようにして、信号処理部１３の処理が行われるが、これ
は一例であって、他の回路構成によっても良い。
【００２３】次に、図２を参照して本発明の一実施の形
態のオーバーサンプリング型クロックリカバリ回路１０
を多チャンネルのシリアル入出力をもつトランシーバに
適用した場合につき説明する。
態のオーバーサンプリング型クロックリカバリ回路１０
を多チャンネルのシリアル入出力をもつトランシーバに
適用した場合につき説明する。
【００２４】図２に示すように、オーバーサンプリング
型クロックリカバリ回路１０を各チャンネルｃｈ１〜ｃ
ｈ（ｎ）のそれぞれに設ける。また、位相ロックループ
２０を１つ設け、この位相ロックループ２０によって生
成される差動クロックを、各チャンネルのオーバーサン
プリング型クロックリカバリ回路１０（１〜ｎ）に分配
する構成とする。各チャンネルでは、上述した動作によ
り、分配された差動クロックと同一周波数の多相クロッ
クを得ることができる。以上のように本発明による多チ
ャンネル向けのクロックリカバリ回路によると以下のよ
うな効果がある。すなわち、まず第一に、電圧制御発振
器を要しないので周波数の変動によってジッタ特性を悪
化させることがない。第二に、チャンネル毎に本実施形
態の回路１０を配設しても、電圧制御発振器が各チャン
ネルに配設されるという構成にはならず、チャンネル相
互間のクロックの共振等の不都合な干渉のおそれはな
い。第三に、チャンネル毎に本実施形態の回路１０を配
設しても、多相クロックを各チャンネルに分配する必要
はなく、比較的少数のクロックを分配すればよいので、
多相クロックを分配するために必要な大幅な消費電力の
増大はない。第四に、チャンネル毎に本実施形態の回路
を配設しても、多相クロックを各チャンネルに分配する
必要はなく、比較的少数のクロックを分配すればよいの
で、多相クロックの相間隔のばらつき（スキュー）等の
分配時におこる多相クロックの品質の低下が発生するこ
とはない。第五に、比較的少数のクロックについて位相
制御を行うので、多相クロックについて位相制御を行う
場合（従来のクロックリカバリ回路６０）に比較して、
回路規模、消費電力ともに効率化が図られる。第六に、
位相制御回路１１によって高精度に位相が制御された比
較的少数のクロックを、位相比較を行う直前に、遅延ロ
ックループにより多相クロックに展開するため、高精度
に同期がとれ、かつ、精度良い間隔に位相が展開された
非常に良質な多相クロックを位相比較器ＰＤ２に供給す
ることができる。第七に、非常にクリティカルな動作が
要求される位相制御回路１１が１つのみですむため、複
数の位相制御回路を並設する場合（従来のクロックリカ
バリ回路６０）に比較して、クロックリカバリの動作信
頼性が格段に向上する。
型クロックリカバリ回路１０を各チャンネルｃｈ１〜ｃ
ｈ（ｎ）のそれぞれに設ける。また、位相ロックループ
２０を１つ設け、この位相ロックループ２０によって生
成される差動クロックを、各チャンネルのオーバーサン
プリング型クロックリカバリ回路１０（１〜ｎ）に分配
する構成とする。各チャンネルでは、上述した動作によ
り、分配された差動クロックと同一周波数の多相クロッ
クを得ることができる。以上のように本発明による多チ
ャンネル向けのクロックリカバリ回路によると以下のよ
うな効果がある。すなわち、まず第一に、電圧制御発振
器を要しないので周波数の変動によってジッタ特性を悪
化させることがない。第二に、チャンネル毎に本実施形
態の回路１０を配設しても、電圧制御発振器が各チャン
ネルに配設されるという構成にはならず、チャンネル相
互間のクロックの共振等の不都合な干渉のおそれはな
い。第三に、チャンネル毎に本実施形態の回路１０を配
設しても、多相クロックを各チャンネルに分配する必要
はなく、比較的少数のクロックを分配すればよいので、
多相クロックを分配するために必要な大幅な消費電力の
増大はない。第四に、チャンネル毎に本実施形態の回路
を配設しても、多相クロックを各チャンネルに分配する
必要はなく、比較的少数のクロックを分配すればよいの
で、多相クロックの相間隔のばらつき（スキュー）等の
分配時におこる多相クロックの品質の低下が発生するこ
とはない。第五に、比較的少数のクロックについて位相
制御を行うので、多相クロックについて位相制御を行う
場合（従来のクロックリカバリ回路６０）に比較して、
回路規模、消費電力ともに効率化が図られる。第六に、
位相制御回路１１によって高精度に位相が制御された比
較的少数のクロックを、位相比較を行う直前に、遅延ロ
ックループにより多相クロックに展開するため、高精度
に同期がとれ、かつ、精度良い間隔に位相が展開された
非常に良質な多相クロックを位相比較器ＰＤ２に供給す
ることができる。第七に、非常にクリティカルな動作が
要求される位相制御回路１１が１つのみですむため、複
数の位相制御回路を並設する場合（従来のクロックリカ
バリ回路６０）に比較して、クロックリカバリの動作信
頼性が格段に向上する。
【００２５】次に、本発明の他の一実施の形態のオーバ
ーサンプリング型クロックリカバリ回路３０につき図３
を参照して説明する。本実施形態のオーバーサンプリン
グ型クロックリカバリ回路３０は、上述のオーバーサン
プリング型クロックリカバリ回路１０と同様に、位相ロ
ックループ２０からクロックの供給を受けるが、単相の
クロックＣＬＫｇを受ける点で異なる。また、本実施形
態のオーバーサンプリング型クロックリカバリ回路３０
は、上述のオーバーサンプリング型クロックリカバリ回
路１０と同様に、信号処理部１３を有するが、位相制御
回路３１及び遅延ロックループ３２が単相構成となって
いる点で異なる。遅延ロックループ３２は１６段の単相
バッファＣ１〜Ｃ１６を連接してなる電圧制御遅延線３
４と、これに接続する位相比較器ＰＤ４と、チャージポ
ンプＣＰ４と、ローパスフィルターＬＰＦ４とからな
る。
ーサンプリング型クロックリカバリ回路３０につき図３
を参照して説明する。本実施形態のオーバーサンプリン
グ型クロックリカバリ回路３０は、上述のオーバーサン
プリング型クロックリカバリ回路１０と同様に、位相ロ
ックループ２０からクロックの供給を受けるが、単相の
クロックＣＬＫｇを受ける点で異なる。また、本実施形
態のオーバーサンプリング型クロックリカバリ回路３０
は、上述のオーバーサンプリング型クロックリカバリ回
路１０と同様に、信号処理部１３を有するが、位相制御
回路３１及び遅延ロックループ３２が単相構成となって
いる点で異なる。遅延ロックループ３２は１６段の単相
バッファＣ１〜Ｃ１６を連接してなる電圧制御遅延線３
４と、これに接続する位相比較器ＰＤ４と、チャージポ
ンプＣＰ４と、ローパスフィルターＬＰＦ４とからな
る。
【００２６】遅延ロックループ２０から取り出された差
動クロックはコンバータＣＶ２によって差動信号から単
相信号に変換すると同時に少振幅から大振幅へ変換され
る。その結果、コンバータＣＶ２から単相のクロックＣ
ＬＫｇが出力され、位相制御回路３１に入力される。そ
の後、クロックＣＬＫｇは、位相制御回路３１により位
相制御される。位相制御回路３１により位相制御された
クロック（クロックＣＬＫｈとする。）は、遅延ロック
ループ３２内の一段目のバッファＣ１及び位相比較器Ｐ
Ｄ４に入力される。１６段目のバッファＣ１６からは、
電圧制御遅延線３４を通過し全バッファＣ１〜Ｃ１６の
総合遅延を有するクロック（クロックＣＬＫｉとす
る。）が出力され、位相比較器ＰＤ４に入力される。位
相比較器ＰＤ４は、クロックＣＬＫｈとクロックＣＬＫ
ｉを位相比較し位相誤差を検出する。位相比較器ＰＤ４
は、ＣＬＫｉの位相がクロックＣＬＫｈの位相より遅れ
ていればＵＰ信号を、進んでいればＤＯＷＮ信号をチャ
ージポンプＣＰ４に出力する。チャージポンプＣＰ４、
ロウパスフィルタＬＰＦ４は、位相比較器ＰＤ４からの
位相差情報に基づき、制御電圧Ｖ１を生成し各バッファ
Ｃ１〜Ｃ１６へ送り出す。
動クロックはコンバータＣＶ２によって差動信号から単
相信号に変換すると同時に少振幅から大振幅へ変換され
る。その結果、コンバータＣＶ２から単相のクロックＣ
ＬＫｇが出力され、位相制御回路３１に入力される。そ
の後、クロックＣＬＫｇは、位相制御回路３１により位
相制御される。位相制御回路３１により位相制御された
クロック（クロックＣＬＫｈとする。）は、遅延ロック
ループ３２内の一段目のバッファＣ１及び位相比較器Ｐ
Ｄ４に入力される。１６段目のバッファＣ１６からは、
電圧制御遅延線３４を通過し全バッファＣ１〜Ｃ１６の
総合遅延を有するクロック（クロックＣＬＫｉとす
る。）が出力され、位相比較器ＰＤ４に入力される。位
相比較器ＰＤ４は、クロックＣＬＫｈとクロックＣＬＫ
ｉを位相比較し位相誤差を検出する。位相比較器ＰＤ４
は、ＣＬＫｉの位相がクロックＣＬＫｈの位相より遅れ
ていればＵＰ信号を、進んでいればＤＯＷＮ信号をチャ
ージポンプＣＰ４に出力する。チャージポンプＣＰ４、
ロウパスフィルタＬＰＦ４は、位相比較器ＰＤ４からの
位相差情報に基づき、制御電圧Ｖ１を生成し各バッファ
Ｃ１〜Ｃ１６へ送り出す。
【００２７】最終的に遅延ロックループ３２が同期した
ときは、電圧制御遅延線３４を通過し遅延したクロック
ＣＬＫｉの立ち上がりエッジと、電圧制御遅延線３４を
通過する前のクロックＣＬＫｈの立ち上がりエッジの位
相が同期する。その結果、電圧制御遅延線３４は、３１
２．５ＭＨｚの周波数のクロックの一周期にあたる３２
００ｐｓの総合遅延時間を持つことになる。遅延線を構
成する各バッファの特性が等しく、それぞれに供給され
る制御電圧が等しい場合には、各バッファの伝搬遅延時
間は遅延線の総合遅延時間をバッファの段数で除した値
となる。本実施形態においては、電圧制御遅延線３４を
構成する各バッファＣ１〜Ｃ１６の特性を等しく、それ
ぞれに供給される制御電圧Ｖ１も等しくしているので、
各バッファＣ１〜Ｃ１６の伝搬遅延時間は、総合遅延時
間たる３２００ｐｓをバッファの段数たる１６で除した
２００ｐｓとなる。遅延ロックループ３２の帰還制御に
よって電圧制御遅延線３４の遅延時間が一定になるよう
に制御されている。以上説明したように、電圧制御遅延
線３４内の１６段のバッファの遅延時間が一定に保たれ
る。すなわち、１６相の多相クロックＣＬＫ１〜１６の
隣接する相間隔が常に３２００ｐｓ／１６＝２００ｐｓ
になるように補償される。
ときは、電圧制御遅延線３４を通過し遅延したクロック
ＣＬＫｉの立ち上がりエッジと、電圧制御遅延線３４を
通過する前のクロックＣＬＫｈの立ち上がりエッジの位
相が同期する。その結果、電圧制御遅延線３４は、３１
２．５ＭＨｚの周波数のクロックの一周期にあたる３２
００ｐｓの総合遅延時間を持つことになる。遅延線を構
成する各バッファの特性が等しく、それぞれに供給され
る制御電圧が等しい場合には、各バッファの伝搬遅延時
間は遅延線の総合遅延時間をバッファの段数で除した値
となる。本実施形態においては、電圧制御遅延線３４を
構成する各バッファＣ１〜Ｃ１６の特性を等しく、それ
ぞれに供給される制御電圧Ｖ１も等しくしているので、
各バッファＣ１〜Ｃ１６の伝搬遅延時間は、総合遅延時
間たる３２００ｐｓをバッファの段数たる１６で除した
２００ｐｓとなる。遅延ロックループ３２の帰還制御に
よって電圧制御遅延線３４の遅延時間が一定になるよう
に制御されている。以上説明したように、電圧制御遅延
線３４内の１６段のバッファの遅延時間が一定に保たれ
る。すなわち、１６相の多相クロックＣＬＫ１〜１６の
隣接する相間隔が常に３２００ｐｓ／１６＝２００ｐｓ
になるように補償される。
【００２８】電圧制御遅延線１４内の１６段のバッファ
Ｃ１〜Ｃ１６の各出力からは、２００ｐｓずつ位相の異
なった１６のクロックが取り出され、連続する３相のク
ロックが一組ずつ各位相比較器ＰＤ２に出力される。図
７（ｂ）又は図８に示すように、連続して２００ｐｓず
つ位相差を持った１６相のクロックにＣＬＫ１、ＣＬＫ
２、ＣＬＫ３、・・・、ＣＬＫ１６の順で符号を付ける
こととする。すると、図３に示される遅延ロックループ
３２はバッファＣ１〜Ｃ１６としてインバータを使用す
るので、各バッファＣ１〜Ｃ１６から出力されるクロッ
クは、バッファＣ１から順に、クロックＣＬＫ１、ＣＬ
Ｋ10、ＣＬＫ３、ＣＬＫ１２、ＣＬＫ５、ＣＬＫ１４、
ＣＬＫ７、ＣＬＫ16、ＣＬＫ９、ＣＬＫ２、ＣＬＫ11、
ＣＬＫ４、ＣＬＫ13、ＣＬＫ６、ＣＬＫ15、ＣＬＫ８と
なる。図上左側の位相比較器ＰＤ２から順に、連続した
３相のクロックＣＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬ
Ｋ５,６,７、ＣＬＫ７,８,９、ＣＬＫ９,10,11、ＣＬＫ
11,12,13、ＣＬＫ13,14,15、ＣＬＫ15,16,１が一組ずつ
入力されるように、例えば図３に示すような態様で本回
路の配線を構成しておく。各位相比較器ＰＤ２に連続す
る３相のクロックが一組ずつ入力された後、上述のオー
バーサンプリング型クロックリカバリ回路１０と同様の
処理が行われ、繰り返すことにより、オーバーサンプリ
ング型クロックリカバリ回路３０は、信号処理部１３に
供給される１６相の多相クロックＣＬＫ１〜１６の相間
隔を精度良く保ち、かつ、データと位相同期させる。
Ｃ１〜Ｃ１６の各出力からは、２００ｐｓずつ位相の異
なった１６のクロックが取り出され、連続する３相のク
ロックが一組ずつ各位相比較器ＰＤ２に出力される。図
７（ｂ）又は図８に示すように、連続して２００ｐｓず
つ位相差を持った１６相のクロックにＣＬＫ１、ＣＬＫ
２、ＣＬＫ３、・・・、ＣＬＫ１６の順で符号を付ける
こととする。すると、図３に示される遅延ロックループ
３２はバッファＣ１〜Ｃ１６としてインバータを使用す
るので、各バッファＣ１〜Ｃ１６から出力されるクロッ
クは、バッファＣ１から順に、クロックＣＬＫ１、ＣＬ
Ｋ10、ＣＬＫ３、ＣＬＫ１２、ＣＬＫ５、ＣＬＫ１４、
ＣＬＫ７、ＣＬＫ16、ＣＬＫ９、ＣＬＫ２、ＣＬＫ11、
ＣＬＫ４、ＣＬＫ13、ＣＬＫ６、ＣＬＫ15、ＣＬＫ８と
なる。図上左側の位相比較器ＰＤ２から順に、連続した
３相のクロックＣＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬ
Ｋ５,６,７、ＣＬＫ７,８,９、ＣＬＫ９,10,11、ＣＬＫ
11,12,13、ＣＬＫ13,14,15、ＣＬＫ15,16,１が一組ずつ
入力されるように、例えば図３に示すような態様で本回
路の配線を構成しておく。各位相比較器ＰＤ２に連続す
る３相のクロックが一組ずつ入力された後、上述のオー
バーサンプリング型クロックリカバリ回路１０と同様の
処理が行われ、繰り返すことにより、オーバーサンプリ
ング型クロックリカバリ回路３０は、信号処理部１３に
供給される１６相の多相クロックＣＬＫ１〜１６の相間
隔を精度良く保ち、かつ、データと位相同期させる。
【００２９】以上のように、本実施形態のオーバーサン
プリング型クロックリカバリ回路３０は、位相制御回路
３１及び遅延ロックループ３２を単相構成にするので、
大振幅のＣＭＯＳロジックが使用可能となり、オーバー
サンプリング型クロックリカバリ回路１０、４０、６０
に比較して、低電力化が可能となるという効果がある。
電圧制御発振器を利用した従来のオーバーサンプリング
型クロックリカバリ回路４０において、電圧制御発振器
４１を単相構成にするとジッタ特性の悪化等を招くおそ
れがあるが、本実施形態のオーバーサンプリング型クロ
ックリカバリ回路３０は、位相制御回路３１及び遅延ロ
ックループ３２を単相構成にするので、そのようなおそ
れはない。すなわち、ジッタ特性を良好に維持したまま
低電力化するという効果がある。また、本実施形態のオ
ーバーサンプリング型クロックリカバリ回路３０も、オ
ーバーサンプリング型クロックリカバリ回路１０と同様
に、多チャンネルのシリアル入出力をもつトランシーバ
に良好に適用することができ、同様の効果が得られる。
プリング型クロックリカバリ回路３０は、位相制御回路
３１及び遅延ロックループ３２を単相構成にするので、
大振幅のＣＭＯＳロジックが使用可能となり、オーバー
サンプリング型クロックリカバリ回路１０、４０、６０
に比較して、低電力化が可能となるという効果がある。
電圧制御発振器を利用した従来のオーバーサンプリング
型クロックリカバリ回路４０において、電圧制御発振器
４１を単相構成にするとジッタ特性の悪化等を招くおそ
れがあるが、本実施形態のオーバーサンプリング型クロ
ックリカバリ回路３０は、位相制御回路３１及び遅延ロ
ックループ３２を単相構成にするので、そのようなおそ
れはない。すなわち、ジッタ特性を良好に維持したまま
低電力化するという効果がある。また、本実施形態のオ
ーバーサンプリング型クロックリカバリ回路３０も、オ
ーバーサンプリング型クロックリカバリ回路１０と同様
に、多チャンネルのシリアル入出力をもつトランシーバ
に良好に適用することができ、同様の効果が得られる。
【００３０】
【発明の効果】上述のように本発明は、電圧制御発振器
を使用せずに、位相制御回路とアナログ遅延ロックルー
プを備え、位相制御回路により比較的少数のクロックの
供給を受けて、そのクロック数の状態のままで位相を制
御し、位相が制御されたクロックをアナログ遅延ロック
ループにより位相比較に必要な相数まで展開した後に、
位相比較器にクロックを供給した。これにより、本発明
によれば、ジッタ特性が向上し、良質なクロックを生成
することができるという効果がある。特に、多数のシリ
アル入出力チャンネルを有するトランシーバに適応した
場合にも、共振等の不都合な干渉のおそれがないので、
良質なクロックを生成することができるという効果があ
る。また、多チャンネルに適用した場合にも、回路の面
積効率、電力効率、クロックの分配効率が良好であると
いう効果がある。
を使用せずに、位相制御回路とアナログ遅延ロックルー
プを備え、位相制御回路により比較的少数のクロックの
供給を受けて、そのクロック数の状態のままで位相を制
御し、位相が制御されたクロックをアナログ遅延ロック
ループにより位相比較に必要な相数まで展開した後に、
位相比較器にクロックを供給した。これにより、本発明
によれば、ジッタ特性が向上し、良質なクロックを生成
することができるという効果がある。特に、多数のシリ
アル入出力チャンネルを有するトランシーバに適応した
場合にも、共振等の不都合な干渉のおそれがないので、
良質なクロックを生成することができるという効果があ
る。また、多チャンネルに適用した場合にも、回路の面
積効率、電力効率、クロックの分配効率が良好であると
いう効果がある。
【図１】 本発明の一実施の形態のオーバーサンプリン
グ型クロックリカバリ回路１０を示すブロック回路図
グ型クロックリカバリ回路１０を示すブロック回路図
【図２】 本発明の一実施の形態のオーバーサンプリン
グ型クロックリカバリ回路１０を多チャンネル向けに配
設した構成を示すブロック回路図
グ型クロックリカバリ回路１０を多チャンネル向けに配
設した構成を示すブロック回路図
【図３】 本発明の他の一実施の形態のオーバーサンプ
リング型クロックリカバリ回路３０を示すブロック回路
図
リング型クロックリカバリ回路３０を示すブロック回路
図
【図４】 従来の一例のオーバーサンプリング型クロッ
クリカバリ回路４０のブロック回路図
クリカバリ回路４０のブロック回路図
【図５】 従来の一例のオーバーサンプリング型クロッ
クリカバリ回路４０を多チャンネル向けに配設した構成
を示すのブロック回路図
クリカバリ回路４０を多チャンネル向けに配設した構成
を示すのブロック回路図
【図６】 電圧制御発振器を多チャンネルに対して一つ
とし、多相クロックを各チャンネルに供給する従来技術
の適用例を示すブロック回路図
とし、多相クロックを各チャンネルに供給する従来技術
の適用例を示すブロック回路図
【図７】 オーバーサンプリング型クロックリカバリを
説明するためのデータとクロックの波形図である。
説明するためのデータとクロックの波形図である。
【図８】 オーバーサンプリング型クロックリカバリを
説明するための波形図であって、データとクロックの同
期がとれた状態の波形図である。
説明するための波形図であって、データとクロックの同
期がとれた状態の波形図である。
１１…位相制御回路 １２…遅延ロックループ（ＤＬＬ） １３…信号処理部 １４、２２、４２…電圧制御遅延線 ２１、４１、５１…電圧制御発振器 ２０、５０…位相ロックループ ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４…位相比較器 ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４…チャージポンプ ＬＰＦ１、ＬＰＦ２、ＬＰＦ３、ＬＰＦ４…ローパスフ
ィルタ ＤＩＶ１…周波数逓倍器 ＣＶ１、ＣＶ２…コンバータ
ィルタ ＤＩＶ１…周波数逓倍器 ＣＶ１、ＣＶ２…コンバータ
Claims (3)
- 【請求項１】 入力されるデータを位相の異なる多数の
クロックでサンプリングして位相比較を行なう複数の位
相比較器を備え、前記位相比較器から出力される位相差
情報に基づいて前記クロックの位相を制御するオーバー
サンプリング型クロックリカバリ回路において、前記多
数に対して少数のクロックの供給を受け、かかるクロッ
クの位相を制御する位相制御回路と、前記位相制御回路
により制御された前記少数のクロックを元に、前記多数
のクロックを生成し、前記位相比較器に供給する遅延ロ
ックループとを備え、前記位相比較器から出力される位
相差情報に基づいた位相制御信号を前記位相制御回路に
帰還させることを特徴とするオーバーサンプリング型ク
ロックリカバリ回路。 - 【請求項２】 前記少数を１又は２とすることを特徴と
する請求項１に記載のオーバーサンプリング型クロック
リカバリ回路。 - 【請求項３】 前記少数を１とすることを特徴とする請
求項１に記載のオーバーサンプリング型クロックリカバ
リ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139089A JP4425426B2 (ja) | 2000-05-11 | 2000-05-11 | オーバーサンプリング型クロックリカバリ回路 |
| US09/847,311 US6456128B1 (en) | 2000-05-11 | 2001-05-03 | Oversampling clock recovery circuit |
| DE60125455T DE60125455T2 (de) | 2000-05-11 | 2001-05-07 | Taktrückgewinnungsschaltung mit Überabtastung |
| EP01111006A EP1154595B1 (en) | 2000-05-11 | 2001-05-07 | Oversampling clock recovery circuit |
| KR10-2001-0025400A KR100380771B1 (ko) | 2000-05-11 | 2001-05-10 | 오버샘플링 클럭 리커버리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139089A JP4425426B2 (ja) | 2000-05-11 | 2000-05-11 | オーバーサンプリング型クロックリカバリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320353A true JP2001320353A (ja) | 2001-11-16 |
| JP4425426B2 JP4425426B2 (ja) | 2010-03-03 |
Family
ID=18646599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139089A Expired - Fee Related JP4425426B2 (ja) | 2000-05-11 | 2000-05-11 | オーバーサンプリング型クロックリカバリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6456128B1 (ja) |
| EP (1) | EP1154595B1 (ja) |
| JP (1) | JP4425426B2 (ja) |
| KR (1) | KR100380771B1 (ja) |
| DE (1) | DE60125455T2 (ja) |
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| US7208988B2 (en) | 2002-10-31 | 2007-04-24 | Rohm Co., Ltd. | Clock generator |
| US7302026B2 (en) | 2002-09-10 | 2007-11-27 | Nec Corporation | Clock recovery circuit and electronic device using a clock recovery circuit |
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| WO2019084519A1 (en) * | 2017-10-28 | 2019-05-02 | Kopin Corporation | FRACTIONAL TIME DELAY STRUCTURES IN DIGITALALLY OVERHEADED MICROPHONE SYSTEMS, CIRCUITS, AND ASSOCIATED METHODS |
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| US8779815B2 (en) | 2012-06-25 | 2014-07-15 | Intel Corporation | Low power oversampling with delay locked loop implementation |
| KR102298160B1 (ko) * | 2015-08-13 | 2021-09-03 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 통신 시스템 |
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2001
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- 2001-05-07 EP EP01111006A patent/EP1154595B1/en not_active Expired - Lifetime
- 2001-05-10 KR KR10-2001-0025400A patent/KR100380771B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1154595A2 (en) | 2001-11-14 |
| KR100380771B1 (ko) | 2003-04-18 |
| KR20010104240A (ko) | 2001-11-24 |
| EP1154595A3 (en) | 2004-06-30 |
| JP4425426B2 (ja) | 2010-03-03 |
| US20020030522A1 (en) | 2002-03-14 |
| DE60125455T2 (de) | 2007-10-11 |
| US6456128B1 (en) | 2002-09-24 |
| EP1154595B1 (en) | 2006-12-27 |
| DE60125455D1 (de) | 2007-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070409 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |