DE60125455T2

DE60125455T2 - Taktrückgewinnungsschaltung mit Überabtastung

Info

Publication number: DE60125455T2
Application number: DE60125455T
Authority: DE
Inventors: Satoshi Nakamura
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-05-11
Filing date: 2001-05-07
Publication date: 2007-10-11
Anticipated expiration: 2021-05-08
Also published as: EP1154595A2; EP1154595A3; US20020030522A1; EP1154595B1; JP2001320353A; KR20010104240A; US6456128B1; JP4425426B2; DE60125455D1; KR100380771B1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung:
Die vorliegende Erfindung betrifft einen Taktrückgewinnungsschaltkreis zum Extrahieren eines Takts aus eingegebenen Daten und im Spezielleren einen Taktrückgewinnungsschaltkreis mit Überabtastung, um übertragene Daten mit einer Mehrzahl von Takten, die zu einander phasenverschoben sind, abzutasten.
2. Beschreibung der verwandten Technik:
In den letzten Jahren ist ein Hochgeschwindigkeitsprotokoll für die Übertragung von Daten vorgeschlagen worden. Angesichts des vorgeschlagenen Hochgeschwindigkeitsprotokolls besteht Bedarf an Hochgeschwindigkeitstaktrückgewinnungsschaltkreisen, um einen Takt aus Daten zu extrahieren, die mit einer hohen Rate übertragen werden, oder Hochgeschwindigkeitsphasenregelkreisen (PLL; engl.: Phase-Locked Loops) zum Synchronisieren der Frequenz eines Takts, der in einem Schaltkreis verwendet wird, mit der Frequenz eines zu dem Schaltkreis übertragenen Takts.
Ein herkömmlicher analoger Taktrückgewinnungsschaltkreis verwendet einen einphasigen Takt, dessen ansteigende Flanke zum Phasenvergleich Einbitdaten zugeordnet ist. Gemäß dem herkömmlichen analogen Taktrückgewinnungsschaltkreis ist es erforderlich, weil die Datenrate und die Taktfrequenz gleich sein müssen, wenn die Datenrate bei Gbps liegt, dass die Taktfrequenz eine Hochfrequenz auf einem GHz-Niveau ist. Es ist schwierig gewesen, die Anforderungen an Hochgeschwindigkeitstaktrückgewinnungsschaltkreise und Hochgeschwindigkeitsphasenregelkreise zu erfüllen. Zum Beispiel ist es nicht einfach, die Oszillationsfrequenz eines spannungsgesteuerten Oszillators (VCO), der in einem Phasenregelkreis enthalten ist, auf eine Hochfrequenz auf GHz-Niveau zu erhöhen.
Um die obigen Anforderungen zu erfüllen, ist ein Taktrückgewinnungsschaltkreis mit Überantastung zum Abtasten von übertrage nen Daten mit einer Mehrzahl von Takten vorgeschlagen worden, die relativ zu einander phasenverschoben sind, die eine Frequenz kleiner als die Rate von innerhalb des Schaltkreises erzeugten Daten haben. Der vorgeschlagene Taktrückgewinnungsschaltkreis mit Übertastung ordnet eine Mehrzahl von ansteigenden Flanken der Takte zum Phasenvergleich Einbitdaten zu. Der Taktrückgewinnungsschaltkreis mit Überabtastung kann den Bedarf an Hochgeschwindigkeitstaktrückgewinnungsschaltkreisen erfüllen, weil er Takte nutzt, die eine Frequenz kleiner als die Datenrate haben.
Zum Überabtasten von Daten beim Zweifachen der Abtastrate mit einer Taktfrequenz, die die Hälfte der Datenrate beträgt, wie in 1A der beigefügten Zeichnungen bezeigt, werden vierphasige Takte (engl.: four-phase clocks) CLK1 bis CLK4 verwendet. Zum Abtasten von Daten beim Doppelten der Abtastrate mit einer Taktfrequenz, die ein Achtel der Datenrate beträgt, wie in 1B der beigefügten Zeichnungen gezeigt, werden 16-phasige Takte (engl.: 16-phase clocks) CLK1 bis CLK16 verwendet.
Bei dem Taktrückgewinnungsschaltkreis mit Überabtastung erzeugt ein spannungsgesteuerter Oszillator eine vorbestimmte Anzahl an Takten (im Folgenden als "Multiphasentakte" bezeichnet), die, wie in der japanischen Offenlegungsschrift Nr. 10-4349 und dem U.S.-Patent Nr. 5,694,062 beschrieben, zum Phasenvergleich erforderlich sind.
Ein Taktrückgewinnungsschaltkreis mit Überabtastung, in dem Multiphasentakte von einem spannungsgesteuerten Oszillator erzeugt werden, wird unten unter Bezugnahme auf 2 der beigefügten Zeichnungen beschrieben. 2 ist ein Blockdiagramm eines herkömmlichen Taktrückgewinnungsschaltkreises 40 mit Überabtastung, der einen Phasenvergleich unter Verwendung von 16-phasigen Takten durchführt.
Bei dem herkömmlichen Taktrückgewinnungsschaltkreis mit Überabtastung 40 weist der spannungsgesteuerte Oszillator 41 eine spannungsgesteuerte Verzögerungsleitung 42 auf, die eine kaska dierte Anordnung von acht differentiellen Puffern umfasst, und 16-phasige Takte (differentielle 8 Taktphasen) erzeugt, während Frequenz- und Phasenmodulation durchführt wird.
Ein Signalprozessor 13 wird mit den 16-phasigen Takten von dem spannungsgesteuerten Oszillator 41 versorgt und extrahiert Takte für einen Überabtastungsprozess. Der Signalprozessor 13 hat acht Phasendetektoren PD2, um jeweils einen Phasenvergleich zwischen aufeinander folgenden drei-phasigen Takten der 16-phasigen Takte und eingegebenen seriellen Daten auszuführen. Wenn die Takte den eingegebenen seriellen Daten nacheilen, dann gibt jeder der Phasendetektoren PD2 ein UP-Signal aus. Wenn die Takte den eingegebenen seriellen Daten voraus eilen, dann gibt jeder der Phasendetektoren PD2 ein DOWN-Signal aus. Auf der Grundlage des UP-Signals oder des DOWN-Signals Phasendifferenzinformation) erzeugt der Signalprozessor 13 eine Steuerspannung V4, die geeignet ist, um die Takte mit den eingegangen seriellen Daten in Phase zu bringen, und legt die erzeugte Steuerspannung V4 an den spannungsgesteuerten Oszillator 41 an. Somit ist der spannungsgesteuerte Oszillator 41 rückkopplungsgesteuert, um die Frequenz und die Phase der Takte erneut auf der Grundlage der Steuerspannung V4 zu modulieren, um die Takte in Phase mit den eingegebenen seriellen Daten zu bringen, wobei somit 16-phasige Takte erzeugt werden, die dem Signalprozessor 13 zugeführt werden. In 2 wird die Steuerspannung V4 zum Beispiel von einem Signalverarbeitungsschaltkreis 15, einer Ladungspumpe CP2 und einem Tiefpassfilter LPF2 erzeugt. Der Signalverarbeitungsschaltkreis 15 umfasst einen Majoritätsschaltkreis (engl.: majority circuit), einen Schaltkreis zum Mitteln etc.
Wandler CV1 wandeln die Mehrphasentakte ausgehend von einem differentiellen Signal in Signale mit einer einzelnen Phase um und wandeln diese auch von einer kleinen Amplitude zu einer großen Amplitude um, bevor die Mehrphasentakte dem Signalprozessor 13 zugeführt werden.
Wenn der Taktrückgewinnungsschaltkreis 40 mit seriellen Daten mit 2,5 Gbps versorgt wird, dann verwendet der Taktrückgewinnungsschaltkreis 40 eine Taktfrequenz von 312,5 MHz (eine Periode von 3200 ps), und jeder der differentiellen Puffer der spannungsgesteuerten Verzögerungsleitung 42 hat eine Ausbreitungsverzögerungszeit von 200 ps. Daher erzeugt der Taktrückgewinnungsschaltkreis 40 16-phasige Takte, die sukzessive um 200 ps phasenverschoben sind.
Der herkömmliche Taktrückgewinnungsschaltkreis litt unter den folgenden Problemen:
Bei dem herkömmlichen Taktrückgewinnungsschaltkreis wird der spannungsgesteuerte Oszillator gesteuert, um eine Phasensynchronisierung zu erreichen. Daher wird bei dem Prozess der Phasensteuerung notwendiger Weise bewirkt, dass die Frequenz schwankt, was die Jitter-Eigenschaften schlecht macht und die Qualität der Takte verringert.
Der herkömmliche Taktrückgewinnungsschaltkreis leidet auch dahingehend unter einem Problem, wenn er bei einem Transceiver verwendet wird, der eine Anzahl von seriellen Eingangs/Ausgangs-Kanälen aufweist.
Wenn zum Beispiel herkömmliche Taktrückgewinnungsschaltkreise 40 in entsprechenden Kanälen vorgesehen sind, wie in 3 der beigefügten Zeichnungen gezeigt, dann gibt es eine Anzahl von spannungsgesteuerten Oszillatoren 41 auf einem IC-Chip. Die spannungsgesteuerten Oszillatoren 41 auf dem IC-Chip neigen dazu, zwischen den Kanälen in Resonanz zu treten, was Jitter-Eigenschaften schlecht macht und die Qualität der Mehrphasentakte verringert. Weil ferner die spannungsgesteuerten Oszillatoren im Allgemeinen einen hohen Leistungsverbrauch haben, verbraucht der gesamte Chip eine große Menge an elektrischer Energie.
Wenn ein spannungsgesteuerter Oszillator von einer Anzahl von Kanälen gemeinsam genutzt wird, um Mehrphasentakte den Kanälen zuzuführen, dann entsteht eine Schwierigkeit beim Zuführen der Mehrphasentakte zu den Kanälen. Bei dem Prozess, die Mehrphasentakte den Kanälen zuzuführen, werden die Mehrphasentakte für die verschiedenen Phasen unterschiedlich stark verschlechtert, was zu einer Verringerung der Qualität der Mehrphasentakte führt. Eine Anordnung, bei der ein spannungsgesteuerter Oszillator von einer Anzahl von Kanälen gemeinsam genutzt wird, um Mehrphasentakte zu den Kanälen zuzuführen, ist unten unter Bezugnahme auf 4 der beigefügten Zeichnungen beschrieben.
Wie in 4 gezeigt, sind Kanäle ch1 bis ch(n) jeweils Taktrückgewinnungsschaltkreise 60(1) bis 60(n) mit Überabtastung zugeordnet, die jeweils einen Signalprozessor 13 und einen Phasensteuerschaltkreis 11 aufweisen. Ein einzelner Phasenregelkreis 50, der einen spannungsgesteuerten Oszillator 51 aufweist, erzeugt Mehrphasentakte (16-phasige Takte in 4) und führt die erzeugten Mehrphasentakte den entsprechenden Taktrückgewinnungsschaltkreisen 60(1) bis 60(n) mit Überabtastung zu. Die Kanäle ch1 bis ch(n) sind nicht entsprechenden spannungsgesteuerten Oszillatoren zugeordnet, aber erhalten die Mehrphasentakte von dem Phasenregelkreis 50 und führen eine Phasensteuerung zwischen den Mehrphasentakten und eingegebenen Daten durch.
Weil der einzelne spannungsgesteuerte Oszillator von den vielen Kanälen gemeinsam genutzt wird, ist das in 4 gezeigte System von Nachteilen frei, die verursacht würden, wenn eine Anzahl von spannungsgesteuerten Oszillatoren auf einem IC-Chip vorhanden wären.
Weil jedoch der Phasenregelkreis 50 erforderlich ist, um Mehrphasentakte vielen Kanälen ch1 bis ch(n) zuzuführen, leidet es unter gewisser Schwierigkeit, die Takte zu verteilen. Zum Beispiel neigt die Verteilung der 16-phasigen Takte zu einem großen Umfang von Schaltkreisen darunter, den Verbrauch elektrischer Leistung zu erhöhen, die zum Puffern benötigt wird. Daher ist der Wirkungsgrad der Taktverteilung ausgehend von dem Phasenregelkreis 50 zu den Kanälen schlecht.
Es ist in hohem Maß schwierig, die 16-phasigen Takte zu den Taktrückgewinnungsschaltkreisen 60 der entsprechenden Kanäle zu verteilen, während die 16-phasigen Takte relativ zu einander genau phasenverschoben gehalten werden, d. h. während man die Phasenunterschiede zwischen den 16-phasigen Takten genau aufrecht erhält. Dem entsprechend kann das Problem der verringerten Qualität der Mehrphasentakte nicht gelöst werden.
Ferner erfordert, wie in 4 gezeigt, jeder der Taktrückgewinnungsschaltkreise 60 der entsprechenden Kanäle ch1 bis ch(n) Phasensteuerschaltkreise 11, um einen Phasenvergleich zwischen den Mehrphasentakten und den eingegebenen Daten und nachfolgend eine Phasensynchronisierung zwischen den eingegebenen Daten und den Takten durchzuführen. Wenn die 16-phasigen Takte empfangen und in Phase mit den eingegebenen Daten synchronisiert sind, wie in 4 gezeigt, benötigt jeder der Kanäle ch1 bis ch(n) acht Phasensteuerschaltkreise 11. Weil die Phasensteuerschaltkreise 11 in ihrer Funktion sehr kritisch sind und im Allgemeinen einen Schaltkreis großer Bauform und eine grosse Menge an zu verbrauchender elektrischer Leistung benötigen, ist es nicht bevorzugbar, 8 funktional identische Phasensteuerschaltkreise pro Kanal vorzusehen.
Zusätzlich ist in EP 0 942 553 A2 ein Taktrückgewinnungsschaltkreis mit Überabtastung mit verringertem Leistungsverbrauch offenbart. Der genannte Schaltkreis umfasst einen Abschnitt zum Detektieren von Phasenunterschieden, einen Abschnitt zum Einstellen von Phasen und einen Abschnitt zum Auswählen von Signalen. Der Abschnitt zum Detektieren von Phasenunterschieden detektiert einen Phasenunterschied zwischen einem Datensignal und jedem einer Mehrzahl von aktiven Gruppen von Taktsignalen. Die Majorität der detektierten Phasenunterschiede wird ermittelt und es wird ein entsprechendes Phaseneinstellsignal erzeugt. Der Abschnitt zum Einstellen von Phasen erzeugt N (N ist eine ganze Zahl gleich oder größer als 2) Gruppen von Taktsignalen und stellt die Phasen der genannten N Taktsignale auf der Grundlage des erhaltenen Phaseneinstellsignals ein. Ein Teil oder alle der genannten N Gruppen an Taktsignalen wird von dem Abschnitt zum Auswählen von Signalen gewählt. Die Auswahl basiert auf den detektierten Phasenunterschieden. Die ausgewählten Gruppen an Taktsignalen werden dem Abschnitt zum Detektieren von Phasenunterschieden als die Mehrzahl von aktiven Gruppen von Taktsignalen bereit gestellt. Ein Taktrückgewinnungsschaltkreis, z. B. in einem Verriegelungszustand, beendet den Betrieb von gewählten Phasenkomparatoren und hält auch Schaltkreise an, die mit den Phasenkomparatoren verbunden sind, was zu einer Verringerung des Leistungsverbrauchs des gesamten Rückgewinnungsschaltkreises führt.
In IEEE Journal of Solid-state Circuits, New York, US (01-07-1997), 32(7), 1156-1159 ist ein Takt- und Datenrückgewinnungs-PLL zur seriellen Übertragung von Daten ohne Rückkehr nach Null (engl.: nonreturn-to-zero) (NRZ) beschrieben. Der PLL besteht aus drei Bausteinen: ein Phasenkomparator (der einen Phasenunterschied zwischen Daten und einem rückgewonnenen Takt detektiert), ein Schleifenfilter (das die Ausgabe des Phasendetektors filtert und ein Steuersignal für einen Oszillator bildet) und ein spannungsgesteuerter Oszillator. Der Phasendetektor verwendet einen Verzögerungsregelkreis (DLL: engl.: delaylocked loop), um mehrere Abtasttakte zu erzeugen. Diese Takte werden von dem DLL genau phasenverschoben. In diesem Dokument ist es gezeigt, dass es möglich ist, mit dem oben beschriebenen DLL Daten mit einem spannungsgesteuerten Oszillator zurück zu gewinnen, der mit der halben Frequenz (500 MHz) der Datenrate (1 Gb/s) läuft.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Taktrückgewinnungsschaltkreis mit Überabtastung bereit zu stellen, der eine Mehrzahl von Phasenkomparatoren aufweist, um eingegebene Daten mit einer Mehrzahl von Takten, die relativ zu einander phasenverschoben sind, zum Phasenvergleich abzutasten, um die Phase der Takte auf der Grundlage einer von den Phasenkomparatoren ausgegebenen Phasendifferenzinformation zu steu ern, wobei der Taktrückgewinnungsschaltkreis mit Überabtastung zu verhindern vermag, dass Jitter-Eigenschaften desselben verschlechtert werden, und Takte hoher Qualität zu erzeugen vermag.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Taktrückgewinnungsschaltkreis mit Überabtastung bereit zu stellen, der Takte hoher Qualität zu erzeugen vermag, wenn er bei einem Transceiver verwendet wird, der eine Anzahl von seriellen Eingangs/Ausgangskanälen aufweist.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Taktrückgewinnungsschaltkreis mit Überabtastung bereit zu stellen, der einen hohen Wirkungsgrad hinsichtlich der Schaltkreisfläche, einen hohen elektrischen Leistungswirkungsgrad und einen hohen Wirkungsgrad beim Verteilen von Takten aufweist, wenn er bei mehreren Kanälen verwendet wird.
Um die obige Aufgaben zu erreichen, ist gemäß einem ersten Aspekt der vorliegenden Erfindung ein Taktrückgewinnungsschaltkreis mit Überabtastung bereit gestellt, der eine Mehrzahl von Phasenkomparatoren aufweist, um eingegebene Daten mit einer Anzahl von Takten, die relativ zu einander phasenverschoben sind, zum Phasenvergleich abzutasten, um von die Phase der Takte auf der Grundlage von von den Phasenkomparatoren ausgegebener Phasendifferenzinformation zu steuern, der einen Phasensteuerschaltkreis, der mit wenigereren Takten als die Anzahl von Takten zu versorgen ist und der die Phase der zugeführten Takte steuert, und einen Verzögerungsregelkreis umfasst, um die Anzahl von Takten auf der Grundlage der wenigereren, von dem Phasensteuerschaltkreis in der Phase gesteuerten Takte zu erzeugen und die erzeugte Anzahl von Takten den Phasenkomparatoren zuzuführen, wobei die Anordnung derart ist, dass ein Phasensteuersignal auf der Grundlage der von den Phasenkomparatoren ausgegebenen Phasendifferenzinformation über eine Rückkopplungsschleife dem Phasensteuerschaltkreis zugeführt wird, wobei der Taktrückgewinnungsschaltkreis mit Überabtastung ausgelegt ist, um in jeden Kanal eines Transceivers implementiert zu werden, der eine Anzahl von seriellen Eingangs/Ausgangskanälen aufweist, und ein einzelner Phasenregelkreis die wenigereren Takte erzeugt.
Mit einem Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem ersten Aspekt wird eine relativ geringe Anzahl an Takten zugeführt und von dem Phasensteuerschaltkreis in der Phase gesteuert. Ausgehend von den phasengesteuerten Takten erzeugt ein Verzögerungsregelkreis (DLL; engl.: delay-locked loop) eine relativ hohe Anzahl an Takten (Mehrphasentakte), die zum Phasenvergleich benötigt werden, und führt die erzeugten Takte den Phasenkomparatoren zum Phasenvergleich zu.
Der Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem ersten Aspekt bietet die folgenden Vorteile:
Erstens, weil kein spannungsgesteuerter Oszillator in jedem Kanal erforderlich ist, werden die Jitter-Eigenschaften durch Frequenzschwankungen nicht verschlechtert.
Zweitens, auch wenn der Taktrückgewinnungsschaltkreis mit Überabtastung in jedem Kanal vorgesehen ist, wird kein spannungsgesteuerter Oszillator in jedem Kanal aufgenommen, wobei es somit dort keine Möglichkeit übermäßiger Interferenz, wie zum Beispiel Taktresonanz zwischen den Kanälen, gibt.
Drittens, auch wenn der Taktrückgewinnungsschaltkreis 10 mit Überabtastung in jedem Kanal vorgesehen ist, ist es nicht erforderlich, die Mehrphasentakte zu jedem Kanal zu verteilen, es kann aber eine relativ geringe Anzahl an Takten zu jedem Kanal verteilt werden. Somit ist kein übermässig großer Anstieg im Verbrauch elektrischer Leistung für die Verteilung von Mehrphasentakten erforderlich.
Gemäß dem vierten Vorteil ist es, auch wenn der Taktrückgewinnungsschaltkreis mit Überabtastung in jedem Kanal vorgesehen ist, nicht erforderlich, die Mehrphasentakte zu jedem Kanal zu verteilen, es kann aber eine relativ kleine Anzahl von Takten zu jedem Kanal verteilt werden. Daher ist das System frei von einer Verringerung der Qualität von Mehrphasentakten aufgrund von Variationen oder Asymmetrien von Phasenintervallen zwischen den Mehrphasentakten, wenn die Takte verteilt werden.
Der fünfte Vorteil besteht darin, dass die Phase hinsichtlich einer relativ geringen Anzahl von Takten gesteuert wird. Daher kann die Bauform des Schaltkreises und der Leistungsverbrauch kleiner als bei der herkömmlichen Anordnung gemacht werden, die die Phase von Mehrphasentakten steuert.
Der sechste Vorteil besteht darin, dass, weil eine relativ geringe Anzahl an Takten, die in hohem Maß genau in Phase von dem Phasensteuerschaltkreis gesteuert wurden, in Mehrphasentakte unmittelbar vor dem Phasenvergleich von dem Verzögerungsregelkreis umgewandelt werden, es möglich ist, die Phasenkomparatoren mit äußerst hoch qualitativen Mehrphasentakten zu versorgen, die genau phasenverschoben gehalten werden.
Gemäß dem siebten Vorteil wird der Rückgewinnungsprozess viel zuverlässiger als bei der herkömmlichen Anordnung gestaltet, die eine Mehrzahl von parallelen Phasensteuerschaltkreisen umfasst, weil nur ein Phasensteuerschaltkreis verwendet wird, der in hohem Maß sorgfältig arbeiten muss.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung umfassen die wenigereren Takte bei dem Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem ersten Aspekt einen oder zwei Takte.
Gemäß einem dritten Aspekt der vorliegenden Erfindung umfassen die wenigereren Takte bei dem Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem ersten Aspekt einen Takt.
Bei dem Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem dritten Aspekt wird ein Takt mit einer einzelnen Phase zugeführt und von einem Phasensteuerschaltkreis hinsichtlich der Phase gesteuert. Aus dem Takt mit einer einzelnen Phase erzeugt ein Verzögerungsregelkreis eine relativ große Anzahl an Takten (Mehrphasentakte), die zum Phasenvergleich erforderlich sind, und führt erzeugte Takte den Phasenkomparatoren zum Phasenvergleich zu.
Weil ein spannungsgesteuerter Oszillator (VCO; engl.: voltage-controlled oscillator) oder einen Phasenregelkreis (PLL; engl.: phase-locked loop) eine Quelle dafür ist, Takte einer genauen Frequenz zuzuführen, sollten diese vorzugsweise von einer differentiellen Anordnung mit guten Jitter-Eigenschaften sein.
Bei dem Taktrückgewinnungsschaltkreis mit Überabtastung gemäß dem dritten Aspekt weist der Taktrückgewinnungsschaltkreis mit Überabtastung, weil der Phasensteuerschaltkreis und der Verzögerungsregelkreis von einer Anordnung mit einer einzelnen Phase sind, einen geringen Leistungsbedarf auf, während seine Jitter-Eigenschaften nicht verschlechtert werden.
Die obigen und weiteren Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich, die Beispiele der folgenden Erfindung veranschaulichen:
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A und 1B sind Diagramme von Wellenformen von Daten und Takten, die Taktrückgewinnungsprozesse mit Überabtastung zeigen;
2 ist ein Blockdiagramm eines herkömmlichen Taktrückgewinnungsschaltkreises mit Überabtastung;
3 ist ein Blockdiagramm einer Anordnung, bei der herkömmliche Taktrückgewinnungsschaltkreise mit Überabtastung in entsprechenden Kanälen vorgesehen sind;
4 ist ein Blockdiagramm einer Anordnung, bei der ein spannungsgesteuerter Oszillator von einer Anzahl von Kanälen ge meinsam genutzt wird, um den Kanälen Mehrphasentakte zuzuführen;
5 ist ein Blockdiagramm eines Taktgewinnungschaltkreises mit Überabtastung gemäß einer Ausführungsform der vorliegenden Erfindung;
6 ist ein Blockdiagramm einer Anordnung, bei der Taktrückgewinnungsschaltkreise mit Überabtastung gemäß der vorliegenden Erfindung in entsprechenden Kanälen vorgesehen sind;
7 ist ein Blockdiagramm eines Taktrückgewinnungsschaltkreises mit Überabtastung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
8 ist ein Diagramm der Wellenformen von Daten und Takten, die in Phase relativ zu einander synchronisiert sind, was einen Taktrückgewinnungsprozess mit Überabtastung zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Taktrückgewinnungsschaltkreise mit Überabtastung gemäß Ausführungsformen der vorliegenden Erfindung sind unten unter Bezugnahme auf die Zeichnungen beschrieben. Die unten beschriebenen Taktrückgewinnungsschaltkreise mit Überabtastung sind lediglich als Beispiel veranschaulicht und sollten nicht als die vorliegende Erfindung einschränkend interpretiert werden.
Bei der vorliegenden Erfindung wird angenommen, dass Taktrückgewinnungsschaltkreise mit Überabtastung seriell eingegebene Daten mit einer Datenrate von 2,5 Gbps beim Doppelten der Abtastrate mit einer Taktfrequenz von 312,5 MHz überabtasten, was ein Achtel der Datenrate ist. Ein solcher Übertastungsprozess benötigt 16-phasige Takte (engl.: 16-phase clocks) CLK1 bis CLK16 zum Extrahieren von Takten, wie in 1B gezeigt.
5 zeigt in Form eines Blockdiagramms einen Taktrückgewinnungsschaltkreis 10 mit Überabtastung gemäß einer Ausführungs form der vorliegenden Erfindung. Wie in 5 gezeigt, weist der Taktrückgewinnungsschaltkreis 10 mit Überabtastung acht Phasenkomparatoren PD2 auf, um eingegebene Daten mit 16-phasigen Takten CLK1 bis CLK16, die relativ zu einander phasenverschoben sind, zum Phasenvergleich abzutasten, und steuert die Phase der Takte CLK1 bis CLK16 auf der Grundlage von Phasendifferenzinformation (UP-, DOWN-Signale), die von den Phasenkomparatoren PD2 ausgegeben wird.
Der Taktrückgewinnungsschaltkreis 10 mit Überabtastung muss nicht unmittelbar die Phase der Takte CLK1 bis CLK16 steuern, wird aber mit zwei-phasigen Takten (engl.: two-phase clocks) CLKa, CLKb in einer geringeren Anzahl als die 16-phasigen Takte CLK1 bis CLK16 versorgt und steuert die Phase der zwei-phasigen Takte CLKa, CLKb mit einem Phasensteuerschaltkreis 11. Die zwei-phasigen Takte CLKa, CLKb weisen jeweils eine Frequenz von 312,5 MHz auf und dienen als differentielles Paar, das relativ zu einander um 1600 ps phasenverschoben ist, was der Hälfte der Periode entspricht.
Ein Verzögerungsregelkreis (DLL) 12 erzeugt 16-phasige Takte CLK1 bis CLK16 aus den von dem Phasensteuerschaltkreis 11 ausgegebenen differentiellen Takten und führt die erzeugten 16-phasigen Takte CLK1 bis CLK16 den Phasenkomparatoren PD2 zu.
Eine Steuerspannung V2 wird von einem Phasensteuersignal auf der Grundlage der Phasendifferenzinformation (UP-, DOWN-Signale), die von den Phasenkomparatoren PD2 ausgegeben wird, erzeugt und über eine Rückkopplungsschleife an den Phasensteuerschaltkreis 11 angelegt. Der Phasensteuerschaltkreis 11 verwendet die Steuerspannung V2, um die Phase der differentiellen Takte CLKa, CLKb zu steuern.
Bei der vorliegenden Ausführungsform werden die differentiellen Takte CLKa, CLKb erzeugt und von dem Phasenregelkreis (PLL) 20 zugeführt. Der Phasenregelkreis 20 umfasst einen spannungsgesteuerten Oszillator 21, einen Frequenzvervielfacher DIV1, der mit dem spannungsgesteuerten Oszillator 21 verbunden ist, einen Phasenkomparator PD3, eine Ladungspumpe CD3 und ein Tiefpassfilter LPF3. Der phasengesteuerte Oszillator 21 umfasst eine spannungsgesteuerte Verzögerungsleitung 22, die eine kaskadierte Anordnung von vier differentiellen Puffern A1 bis A4 umfasst.
In dem Phasenregelkreis 20 erhält der Phasenkomparator PD3 einen Takt, dessen Frequenz von dem Frequenzvervielfacher DIV1 vervielfacht worden ist, und einen Referenztakt ref.CLK, vergleicht die erhaltenen Takte hinsichtlich der Phase und gibt ein UP/DOWN-Signal an die Ladungspumpe CP3 aus. Die Ladungspumpe CP3 und das Tiefpassfilter LPF3 erzeugen eine Steuerspannung V3, die über eine Rückkopplungsschleife an die differentiellen Puffer A1 bis A4 angelegt wird, um den spannungsgesteuerten Oszillator 21 in die Lage zu versetzen, einen Takt zu erzeugen, der eine Frequenz von 312,5 MHz und eine Periode von 3200 ps aufweist. Die differentiellen Takte CLKa, CLKb werden von dem spannungsgesteuerten Oszillator 21 extrahiert und dem Phasensteuerschaltkreis 11 in dem Taktrückgewinnungsschaltkreis 10 mit Überabtastung zugeführt. Weil der Phasenregelkreis 20 verwendet wird, kann der Takt, der eine stabile Frequenz aufweist, dem Phasensteuerschaltkreis 11 zugeführt werden.
Der Phasensteuerschaltkreis 11 kann ein digitaler Steuerungstyp oder ein analoger Steuerungstyp sein. Bei der vorliegenden Ausführungsform ist der Phasensteuerschaltkreis im Allgemeinen als Phasensteuerschaltkreis des analogen Steuertyps veranschaulicht und gelegentlich als Phasensteuerschaltkreis des digitalen Steuerungstyps veranschaulicht, wenn erforderlich. Der Phasensteuerschaltkreis 11 wird mit den differentiellen Takten CLKa, CLKb versorgt und auch mit der Steuerspannung V2 von dem Signalprozessor 13 versorgt. Auf der Grundlage der Steuerspannung V2 steuert der Phasensteuerschaltkreis 11, z. B. beschleunigt oder verzögert, die Phase der differentiellen Takte CLKa, CLKb. Differentielle Takte (im Folgenden als "differentielle Takte CLKc, CLKd" bezeichnet), die in der Phase von dem Phasensteuerschaltkreis 11 gesteuert wurden, werden an den Verzögerungsregelkreis 12 ausgegeben.
Der Verzögerungsregelkreis 12 umfasst eine spannungsgesteuerte Verzögerungsleitung 14 in der Form einer kaskadierten Anordnung von acht differentiellen Puffern B1 bis B8, einen Phasenkomparator PD1, der mit der spannungsgesteuerten Verzögerungsleitung verbunden ist, eine Ladungspumpe CP1 und ein Tiefpassfilter LPF1.
Die differentiellen Takte CLKc, CLKd werden an die differentiellen Puffern B1 in der ersten Stufe und an den Phasenkomparator PD1 angelegt. Der differentielle Puffer B8 der achten Stufe gibt differentielle Takte aus (im Folgenden als "differentielle Takte CLKe, CLKf" bezeichnet, von denen angenommen wird, dass sie aus den entsprechenden differentiellen Takten CLKc, CLKd resultieren), die eine Gesamtverzögerung haben, die von allen Puffern B1 bis B8 verursacht wird, nachdem sie durch die spannungsgesteuerte Verzögerungsleitung 14 hindurch gegangen sind. Die differentiellen Takte CLKe, CLKf werden an den Phasenkomparator PD1 angelegt. Der Phasenkomparator PD1 vergleicht die Takte CLKc, CLKf und die Takte CLKd, CLKe hinsichtlich der Phase, um einen Phasenfehler zu detektieren.
Wenn die Phase des Takts CLKf (CLKe) der Phase des Takts CLKc (CLKd) nacheilt, gibt der Phasenkomparator PD1 ein UP-Signal an die Ladungspumpe CP1 aus. Wenn die Phase des Takts CLKf (CLKe) der Phase des Takts CLKc (CLKd) voraus eilt, gibt der Phasenkomparator PD1 ein DOWN-Signal an die Ladungspumpe CP1 aus.
Die Ladungspumpe CP1 und das Tiefpassfilter LPF1 erzeugen auf der Grundlage der Phasendifferenzinformation von dem Phasenkomparator PD1 die Steuerspannung V1 und legen die erzeugte Steuerspannung V1 an die differentiellen Puffer B1 bis B8 an.
Wenn der Verzögerungsregelkreis 12 schließlich synchronisiert ist, sind ansteigende Flanken des Takts CLKf (CLKe), der durch die spannungsgesteuerte Verzögerungsleitung 14 hindurch gegangen und von dieser verzögert ist, und abfallende Flanken des Takts CLKc (CLKd), bevor der durch die spannungsgesteuerte Ver zögerungsleitung 14 hindurch geht, relativ zu einander synchronisiert. Folglich weist die spannungsgesteuerte Verzögerungsleitung 14 eine Gesamtverzögerungszeit von 1600 ps auf, was der Hälfte der Periode des Takts entspricht, dessen Frequenz 312,5 MHz beträgt. Wenn die Puffer der Verzögerungsleitung identische Eigenschaften aufweisen und mit identischen Steuerspannungen versorgt werden, hat die Ausbreitungsverzögerungszeit von jedem der Puffer einen Wert, der sich ergibt, indem die gesamte Verzögerungszeit der Verzögerungsleitung durch die Anzahl von Puffern der Verzögerungsleitung geteilt wird. Bei der vorliegenden Ausführungsform haben die differentiellen Puffer B1 bis B8 der spannungsgesteuerten Verzögerungsleitung 14 identische Eigenschaften und werden mit der gleichen Steuerspannung V1 versorgt, wobei die Ausbreitungsverzögerungszeit von jedem der differentiellen Puffer B1 bis B8 200 ps beträgt, was sich ergibt, indem die gesamte Verzögerungszeit von 1600 ps durch die Anzahl dieser Puffer, d. h. 8, geteilt wird. Die Verzögerungszeit der spannungsgesteuerten Verzögerungsleitung 14 wird durch einen von dem Verzögerungsregelkreis 12 ausgeführten Rückkopplungssteuerungsprozess so gesteuert, dass sie konstant ist.
Wie oben beschrieben, werden die Verzögerungszeiten der acht differentiellen Puffer B1 bis B8 der spannungsgesteuerten Verzögerungsleitung 14 konstant gehalten. Dies heisst, die Verzögerungszeiten der acht differentiellen Puffer B1 bis B8 werden gesteuert, um die 16-phasigen Takte CLK1 bis CLK16 zu jedem Zeitpunkt um 1600 ps/8 = 200 ps phasenverschoben zu halten.
Die acht differentiellen Puffer B1 bis B8 der spannungsgesteuerten Verzögerungsleitung 14 geben entsprechende acht Paare von differentiellen Takten aus, die um 200 ps phasenverschoben sind. Diese ausgegebenen differentiellen Takte werden von den Wandlern CV1 aus differentiellen Signalen in Signale mit einer einzelnen Phase und auch von kleinen Amplituden zu großen Amplituden umgewandelt und dann an die Phasenkomparatoren PD2 ausgegeben. Somit dient der Verzögerungsregelkreis 12 dazu, um die Mehrphasentakte CLK1 bis CLK16 zu erzeugen, wobei der Signalprozessor 13 die erzeugten Mehrphasentakte CLK1 bis CLK16 erhält. Der Verzögerungsregelkreis 12 erzeugt Mehrphasentakte CLK1 bis CLK16, die sehr genau phasenverschoben gehalten werden, die dem Signalprozessor 13 zugeführt werden.
Der Signalprozessor 13 verwendet die zugeführten Mehrphasentakte, um Takte für einen Prozess zur Überabtastung zu extrahieren. Jeder der acht Phasenkomparatoren PD2 des Signalprozessors 13 vergleicht aufeinander folgende drei-phasige Takte (engl.: three-phase clocks), die relativ zu einander um 200 ps phasenverschoben sind, der 16-phasigen Takte mit eingegebenen seriellen Daten von 2,5 Gbps hinsichtlich der Phase. Wenn die Takte den eingegeben Daten nacheilen, gibt jeder Phasenkomparatoren PD2 ein UP-Signal aus. Wenn die Takte den eingegebenen Daten voraus eilen, gibt jeder Phasenkomparatoren PD2 ein DOWN-Signal aus.
Basierend auf dem UP- oder DOWN-Signal (Phasendifferenzinformation) erzeugt der Signalprozessor 13 die Steuerspannung V2 und führt die erzeugte Steuerspannung V2 dem Phasensteuerschaltkreis 11 zu, der von dem analogen Steuerungstyp ist, um die Takte mit den eingegebenen Daten hinsichtlich der Phase zu synchronisieren.
In Antwort auf die Steuerspannung V2 von dem Signalprozessor 13 steuert der Phasensteuerschaltkreis 11, z. B. beschleunigt oder verzögert, die Phase der differentiellen Takte C1Ka, CLKb gemäß der Steuerspannung V2. Die differentiellen Takte CLKc, CLKd, die von dem Phasensteuerschaltkreis 11 hinsichtlich der Phase gesteuert wurden, werden an den Verzögerungsregelkreis 12 ausgegeben.
Der Taktrückgewinnungsschaltkreise 10 mit Überabtastung wiederholt die obige Operation, um die dem Signalprozessor 13 zugeführten 16-phasigen Takte CK1 bis CK16 genau phasenverschoben zu halten und die 16-phasigen Takte CK1 bis CK16 mit den eingegebenen Daten zu synchronisieren.
8 zeigt die Wellenformen der Daten und der Takte, die synchron zu einander gehalten werden. Auch wenn die Takte den Daten, wie in 1B gezeigt, nacheilen, wenn der Taktrückgewinnungsschaltkreis 10 mit Überabtastung in der oben beschriebenen Weise arbeitet, werden die geradzahligen Takte CLK2, CLK4, ... synchron mit den Flanken der Datenbits gehalten, wohingegen die ungeradzahligen Takte CLK1, CLK3, ... synchron mit den Zentren der Datenbits gehalten werden, wie in 8 gezeigt.
Der Taktrückgewinnungsschaltkreis 10 mit Überabtastung vermag es den 16-phasigen Takten CLK1 bis CLK16 zu ermöglichen, den Daten zu folgen, wenn sie hinsichtlich der Phase schwanken, um zu bewirken, dass die ungeradzahligen Takte CLK1, CLK3, ... die eingegebenen Daten in ihren zuverlässigen offenen Bereichen abtasten, d. h. die Bereiche, in denen die Werte der eingegebenen Daten stabil ermittelt werden.
Die Verarbeitung des Signalprozessors 13 kann durch eine von verschiedenen herkömmlichen Anordnungen durchgeführt werden. Eine Anordnung des Signalprozessors 13 ist unten beschrieben.
Eine spezielle Anordnung des Signalprozessors 13 zum Erzeugen der Steuerspannung V4 auf der Grundlage des UP/DOWN-Signals, das von den Phasenkomparatoren PD2 ausgegeben wird, umfasst einen Signalverarbeitungsschaltkreis 15, eine Ladungspumpe CP2 und ein Tiefpassfilter LPF2. Der Signalverarbeitungsschaltkreis 15 umfasst einen Majoritätsschaltkreis (engl.: majority circuit) und einen Schaltkreis zum Mitteln.
Jeder der acht Phasenkomparatoren PD2 verwendet auf einander folgende drei-phasige Takte, die relativ zu einander um 200 ps phasenverschoben sind, der 16-phasigen Takte und vergleicht die eingegebenen Daten mit den Mehrphasentakten. Zum Beispiel werden acht Gruppen von drei Takten CLK1, CLK2, CLK3, drei Takten CLK3, CLK4, CLK5, drei Takten CLK5, CLK6, CLK7, drei Takten CLK7, CLK8, CLK9, drei Takten CLK9, CLK10, CLK11, drei Takten CLK11, CLK12, CLK13, drei Takten CLK13, CLK14, CLK15 und drei Takten CLK15, CLK16, CLK1 von den entsprechenden acht Phasenkomparatoren PD2 verwendet.
Wie in 1B oder 8 gezeigt, sind 16-phasige Takte, die um 200 ps sukzessive phasenverschoben sind, mit CLK1, CLK2, CLK3, ..., CLK16 bezeichnet. Weil der in 5 gezeigte Verzögerungsregelkreis 12 von einer differentiellen Struktur ist, geben die differentiellen Puffer B1 bis B8 derselben entsprechend differentielle Takte CLK1, CLK9, differentielle Takte CLK2, CLK10, differentielle Takte CLK3, CLK11, differentielle Takte CLK4, CLK12, differentielle Takte CLK5, CLK13, differentielle Takte CLK6, CLK14, differentielle Takte CLK7, CLK15, differentielle Takte CLK8, CLK16 aus. Die Verbindungen des Taktrückgewinnungsschaltkreises mit Überabtastung sind wie in 5 gezeigt angeordnet, so dass, nachdem die obigen differentiellen Takte durch die Wandler CV1 hindurch gegangen sind, Gruppen von aufeinander folgenden drei Takten CLK1, CLK2, CLK3, aufeinander folgenden drei Takten CLK3, CLK4, CLK5, aufeinander folgenden drei Takten CLK5, CLK6, CLK7, aufeinander folgenden drei Takten CLK7, CLK8, CLK9, aufeinander folgenden drei Takten CLK9, CLK10, CLK11, aufeinander folgenden drei Takten CLK11, CLK12, CLK13, aufeinander folgenden drei Takten CLK13, CLK14, CLK15 und aufeinander folgenden drei Takten CLK15 CLK16, CLK1 in der Reihenfolge von links jeweils in die Phasenkomparatoren PD2 eingegeben werden.
Die Phasenkomparatoren PD2, die mit den entsprechenden Gruppen von aufeinander folgenden drei Takten versorgt werden, vergleichen die Takte mit den eingegeben Daten. Wenn die Takte den eingegebenen Daten nacheilen, dann geben die Phasenkomparatoren PD2 ein UP-Signal an den Signalverarbeitungsschaltkreis 15 aus. Wenn die Takte den eingegebenen Daten voraus eilen, dann geben die Phasenkomparatoren PD2 ein DOWN-Signal an den Signalverarbeitungsschaltkreis 15 aus. Jedes Mal, wenn der Signalverarbeitungsschaltkreis 15 UP/DOWN-Signale von den Phasenkomparatoren PD2 erhält, ermittelt der Majoritätsschaltkreis in dem Signalverarbeitungsschaltkreis 15 eine Majorität der Ausgangssignale von den Phasenkomparatoren PD2 und ermittelt den Phasenunterschied zwischen den Daten und den Takten zu diesem Zeitpunkt.
Der Schaltkreis zum Mitteln in dem Signalverarbeitungsschaltkreis 15 mittelt einige UP/DOWN-Signale, die als Majorität ermittelt wurden. Das gemittelte UP/DOWN-Signal wird zu der Ladungspumpe CP2 ausgegeben, was die Ladungspumpe CP2 lädt oder entlädt. Mit den so gemittelten UP/DOWN-Signalen werden Hochfrequentzdatenschwankungen, die verursacht werden, wenn UP/DOWN-Signale regelmäßig geändert und ausgegeben werden, ignoriert, d. h. die Ladungspumpe CP2 wird nicht geladen oder entladen, und niederfrequente Datenschwankungen, die verursacht werden, wenn entweder UP- oder DOWN-Signale sukzessive als Majorität erzeugt werden, werden verarbeitet, d. h. die Ladungspumpe CP2 wird geladen oder entladen. Somit dient der Schaltkreis zum Mitteln in dem Signalverarbeitungsschaltkreis 5 als Filter, um hochfrequente Komponenten zu blockieren und niederfrequente Komponenten durch zu lassen.
Ladungen, die in die Ladungspumpe CP2 geladen oder von dieser entladen werden, werden durch das Tiefpassfilter LPF2 hindurch geführt, das die analoge Steuerspannung V2 erzeugt und die analoge Steuerspannung V2 an den Phasensteuerschaltkreis 11 des analogen Steuerungstyps ausgibt. Wenn der Phasensteuerschaltkreis 11 von dem digitalen Steuerungstyp ist, dann wird ein Phasensteuersignal unmittelbar an den Phasensteuerschaltkreis 11 ausgegeben, ohne es durch das Tiefpassfilter LPF2 zu führen.
Die Verarbeitung des Signalprozessors 13 ist oben lediglich als veranschaulichendes Beispiel beschrieben worden und kann mittels jeder von verschiedenen weiteren Schaltkreisanordnungen ausgeführt werden.
Der Taktrückgewinnungsschaltkreis 10 mit Überabtastung gemäß der obigen Ausführungsform ist, wenn er bei einem Transceiver mit einer Anzahl von seriellen Eingangs/Ausgangskanälen verwendet wird, unten unter Bezugnahme auf 6 beschrieben.
Wie in 6 gezeigt, sind Taktrückgewinnungsschaltkreise 10 mit Überabtastung in entsprechenden Kanälen CH1 bis CH(n) vorgesehen. Ein einzelner Phasenregelkreis 20 erzeugt differentielle Takte und verteilt die erzeugten differentiellen Takte zu den Taktrückgewinnungsschaltkreisen 10(1) bis 10(n) mit Überabtastung.
Wenn der Taktrückgewinnungsschaltkreis mit Überabtastung in jedem Kanal auf die oben beschriebene Weise arbeitet, kann er Mehrphasentakte erzeugen, die die gleiche Frequenz wie die verteilten differentiellen Takte haben.
Der Taktrückgewinnungsschaltkreis mit Überabtastung, der bei einer Mehrkanalanwendung verwendet wird, bietet die folgenden Vorteile:
Erstens, weil kein spannungsgesteuerter Oszillator in jedem Kanal erforderlich ist, werden die Jitter-Eigenschaften durch Frequenzschwankungen nicht verschlechtert.
Zweitens, auch wenn der Taktrückgewinnungsschaltkreis 10 mit Überabtastung in jedem Kanal vorgesehen ist, wird kein spannungsgesteuerter Oszillator in jedem Kanal aufgenommen, wobei es somit dort keine Möglichkeit übermäßiger Interferenz, wie zum Beispiel Taktresonanz zwischen den Kanälen, gibt.
Drittens, auch wenn der Taktrückgewinnungsschaltkreis 10 mit Überabtastung in jedem Kanal vorgesehen ist, ist es nicht erforderlich, die Mehrphasentakte zu jedem Kanal zu verteilen, es kann aber eine relativ geringe Anzahl an Takten zu jedem Kanal verteilt werden. Somit ist kein übermässig großer Anstieg im Verbrauch elektrischer Leistung für die Verteilung von Mehrphasentakten erforderlich.
Gemäß dem vierten Vorteil ist es, auch wenn der Taktrückgewinnungsschaltkreis 10 mit Überabtastung in jedem Kanal vorgesehen ist, nicht erforderlich, die Mehrphasentakte zu jedem Kanal zu verteilen, es kann aber eine relativ kleine Anzahl von Takten zu jedem Kanal verteilt werden. Daher ist das System frei von einer Verringerung der Qualität von Mehrphasentakten aufgrund von Variationen oder Asymmetrien von Phasenintervallen zwischen den Mehrphasentakten, wenn die Takte verteilt werden.
Der fünfte Vorteil besteht darin, dass die Phase hinsichtlich einer relativ geringen Anzahl von Takten gesteuert wird. Daher kann die Bauform des Schaltkreises und der Leistungsverbrauch kleiner als bei der herkömmlichen Anordnung (herkömmlicher Taktrückgewinnungsschaltkreis 60) gemacht werden.
Der sechste Vorteil besteht darin, dass, weil eine relativ geringe Anzahl an Takten, die in hohem Maß genau in Phase von dem Phasensteuerschaltkreis gesteuert wurden, von dem Verzögerungsregelkreis unmittelbar vor dem Phasenvergleich in Mehrphasentakte umgewandelt werden, es möglich ist, die Phasenkomparatoren PD2 mit äußerst hoch qualitativen Mehrphasentakten zu versorgen, die genau phasenverschoben gehalten werden.
Gemäß dem siebten Vorteil wird der Rückgewinnungsprozess viel zuverlässiger als bei der herkömmlichen Anordnung (herkömmlicher Taktrückgewinnungsschaltkreis) gestaltet, die eine Mehrzahl von parallelen Phasensteuerschaltkreisen umfasst, weil nur ein Phasensteuerschaltkreis 11 verwendet wird, der in hohem Maß sorgfältig arbeiten muss.
Einen Taktrückgewinnungsschaltkreis 30 mit Überabtastung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird unten unter Bezugnahme auf 7 beschrieben.
Wie in 7 gezeigt, ist der Taktrückgewinnungsschaltkreis 30 mit Überabtastung dahingehend mit dem Taktrückgewinnungsschaltkreis 10 mit Überabtastung vergleichbar, dass er einen Takt von dem Phasenregelkreis 20 erhält, unterscheidet sich aber von diesem darin, dass er einen einphasigen Takt (engl: single-phase clock) CLKg erhält.
Außerdem ist der Taktrückgewinnungsschaltkreis 30 mit Überabtastung mit dem Taktrückgewinnungsschaltkreis 10 mit Überabtastung dahingehend vergleichbar, dass er einen Signalprozessor 13 aufweist, unterscheidet sich von diesem aber darin, dass er einen Phasensteuerschaltkreis 31 und einen Verzögerungsregelkreis 32 aufweist, die von einer Einzelphasenanordnung sind. Der Verzögerungsregelkreis 32 umfasst eine spannungsgesteuerte Verzögerungsleitung 34 in der Form einer kaskadierten Anordnung von 16 Einzelphasenpuffern C1 bis C16, Phasenkomparatoren PD2, die mit der spannungsgesteuerten Verzögerungsleitung 34 verbunden sind, eine Ladungspumpe CP4 und ein Tiefpassfilter LPF4.
Von dem Verzögerungsregelkreis 20 erzeugte differentielle Takte werden von dem Wandler CV2 von differentiellen Signalen in ein Einzelphasensignal und auch von einer kleinen Amplitude in eine große Amplitude umgewandelt. Folglich gibt der Wandler CV2 einen einphasigen Takt CLKg aus, der in den Phasensteuerschaltkreis 31 eingegeben wird.
Danach wird der Takt CLKg hinsichtlich der Phase von dem Phasensteuerschaltkreis 31 gesteuert. Der Takt (im Folgenden als "Takt CLKh" bezeichnet), der hinsichtlich der Phase von dem Phasensteuerschaltkreis 31 gesteuert wurde, wird an den differentiellen Puffer C1 der ersten Stufe und den Phasenkomparator PD4 angelegt. Der differentielle Puffer C16 der 16. Pufferstufe gibt einen Takt (im Folgenden als "Takt CLKi" bezeichnet) aus, der eine Gesamtverzögerung aufweist, die von allen Puffern C1 bis C16 bewirkt wird, nachdem der durch die spannungsgesteuerte Verzögerungsleitung 34 hindurch gegangen ist. Der Takt CLKi wird an den Phasenkomparator PD4 angelegt. Der Phasenkomparator PD4 vergleicht die Takte CLKh, CLKi hinsichtlich der Phase, um einen Phasenfehler zu detektieren.
Wenn die Phase des Takts CLKi der Phase des Takts CLKh nacheilt, dann gibt der Phasenkomparator PD4 ein UP-Signal zu der Ladungspumpe CP4 aus. Wenn die Phase des Takts CLKi der Phase des Takts CLKh voraus eilt, dann gibt der gibt der Phasenkomparator PD4 ein DOWN-Signal an die Ladungspumpe CP4 aus.
Die Ladungspumpe CP4 und das Tiefpassfilter LP4 erzeugen die Steuerspannung V1 auf der Grundlage der Phasendifferenzinformation von dem Phasenkomparator PD4 und legen die erzeugte Steuerspannung V1 an die Puffer C1 bis C16 an.
Wenn der Verzögerungsregelkreis 32 schließlich synchronisiert ist, sind die ansteigenden Flanken des Takts CLKi, der durch die spannungsgesteuerte Verzögerungsleitung 34 hindurch gegangen und von dieser verzögert ist, und die abfallenden Flanken des Takts CLKh, bevor sie durch die spannungsgesteuerte Verzögerungsleitung 34 hindurch gehen, synchron miteinander. Folglich weist die spannungsgesteuerte Verzögerungsleitung 34 eine Gesamtverzögerungszeit von 3200 ps auf, was einer Periode des Takts entspricht, dessen Frequenz 312,5 MHz beträgt. Wenn die Puffer der Verzögerungsleitung identische Eigenschaften haben und mit identischen Steuerspannungen versorgt werden, hat die Verzögerungszeitdauer von jedem der Puffer einen Wert, der sich ergibt, indem die Gesamtverzögerungszeit der Verzögerungsleitung durch die Anzahl der Puffer der Verzögerungsleitung dividiert wird. Bei der vorliegenden Ausführungsform weisen die Puffer C1 bis C16 der spannungsgesteuerten Verzögerungsleitung 34 identische Eigenschaften auf und werden mit der gleichen Steuerspannung V1 versorgt werden, wobei die Ausbreitungsverzögerungszeit von jedem der Puffer C1 bis C16 200 ps beträgt, die sich ergibt, indem die Gesamtverzögerungzeit von 3200 ps durch die Anzahl dieser Puffer, d. h. 16, geteilt wird. Die Verzögerungszeit der spannungsgesteuerten Verzögerungsleitung 34 wird durch einen von dem Verzögerungsregelkreis 32 ausgeführten Rückkopplungssteuerprozess so gesteuert, dass sie konstant ist.
Wie oben beschrieben, werden die Verzögerungszeiten der 16 Puffer C1 bis C16 der spannungsgesteuerten Verzögerungsleitung 34 konstant gehalten. Dies bedeutet, die Verzögerungszeiten der 16 Puffer C1 bis C16 werden gesteuert, um die 16-phasigen Takte CLK1 bis CLK16 zu jedem Zeitpunkt um 3200 ps/16 = 200 ps phasenverschoben zu halten.
Die 16 Puffer C1 bis C16 der spannungsgesteuerten Verzögerungsleitung 34 geben entsprechende 16 Takte aus, die um 200 ps phasenverschoben sind. Gruppen von aufeinander folgenden drei Takten werden entsprechend an die Phasenkomparatoren PD2 ausgegeben.
Wie in 1B oder 8 gezeigt, sind die 16-phasigen Takte, die sukzessive um 200 ps phasenverschoben sind, mit CLK1, CLK2, CLK3, ... CLK16 angegeben. Weil der in 7 gezeigte Verzögerungsregelkreis 32 Inverter als Puffer C1 bis C16 verwendet, geben die Puffer C1 bis C16 entsprechend Takte CLK1, CLK10, CLK3, CLK12, CLK5, CLK14, CLK7, CLK16, CLK9, CLK2, CLK11, CLK4, CLK13, CLK6, CLK15, CLK8 aus. Die Verbindungen des Taktrückgewinnungsschaltkreises mit Überabtastung sind, wie in 7 gezeigt, so ausgelegt, dass Gruppen von aufeinander folgenden drei Takten CLK1, CLK2, CLK3, aufeinander folgenden drei Takten CLK3, CLK4, CLK5, aufeinander folgenden drei Takten CLK5, CLK6, CLK7, aufeinander folgenden drei Takten CLK7, CLK8, CLK9, aufeinander folgenden drei Takten CLK9, CLK10, CLK11, aufeinander folgenden drei Takten CLK11, CLK12, CLK13, aufeinander folgenden drei Takten CLK13, CLK14, CLK15, und aufeinander folgenden drei Takten CLK15, CLK16, CLK1 jeweils in die Phasenkomparatoren PD2 in der Reihenfolge ausgehend von links eingegebenen Werten.
Nachdem die Gruppen von aufeinander folgenden drei Takten in die Phasenkomparatoren PD2 eingegeben sind, arbeitet der Taktrückgewinnungsschaltkreis 30 mit Überabtastung wiederholt auf die gleiche Weise wie der Taktrückgewinnungsschaltkreis 10 mit Überabtastung, um die dem Signalprozessor 13 zugeführten 16-phasigen Takte CLK1 bis CLK16 genau phasenverschoben zu halten und um die 16-phasigen Takte CLK1 bis CLK16 mit den eingegebenen Daten hinsichtlich der Phase zu synchronisieren.
Weil der Taktrückgewinnungsschaltkreis 30 mit Überabtastung gemäß der vorliegenden Ausführungsform einen Phasensteuerschaltkreis 31 und einen Verzögerungsregelkreis 32, die von einer Einzelphasenanordnung sind, aufweist, kann er logische CMOS Komponenten mit großer Amplitude verwenden, und weist somit eine kleinere Leistungsanforderung als die Taktrückgewinnungsschaltkreise 10, 40, 60 mit Überabtastung auf. Ein herkömmlicher Taktrückgewinnungsschaltkreis 40 mit Überabtastung mit einem spannungsgesteuerten Oszillator neigt dazu, dass seine Jitter-Eigenschaften verschlechtert werden, wenn der spannungsgesteuerte Oszillator 41 von einer einphasigen Anordnung ist. Bei dem Taktrückgewinnungsschaltkreis 30 mit Überabtastung gemäß der vorliegenden Ausführungsform sind der Phasensteuerschaltkreis 31 und der Verzögerungsregelkreis 32 jedoch von einer Einzelphasenanordnung. Daher ist der Taktrückgewinnungsschaltkreis 30 mit Überabtastung gemäß der vorliegenden Ausführungsform frei von der obigen Tendenz des herkömmlichen Taktrückgewinnungsschaltkreises 40 mit Überabtastung. Folglich weist der Taktrückgewinnungsschaltkreis 30 mit Überabtastung eine geringere Leistungsanforderung auf, auch wenn dessen Jitter-Eigenschaften auf einem gewünschten guten Niveau bleiben.
Wie bei dem Taktrückgewinnungsschaltkreis 10 mit Überabtastung ist der Taktrückgewinnungsschaltkreis 30 mit Überabtastung gemäß der vorliegenden Ausführungsform gut bei einem Transceiver anwendbar, der eine Anzahl von seriellen Eingangs/Ausgangskanälen aufweist, und bietet die gleichen Vorteile.
Gemäß der vorliegenden Erfindung, wie oben beschrieben, verwendet ein Taktrückgewinnungsschaltkreis mit Überabtastung keinen spannungsgesteuerten Oszillator, weist aber einen Phasensteuerschaltkreis und einen analogen Verzögerungsregelkreis auf. Der Taktrückgewinnungsschaltkreis mit Überabtastung wird mit einer relativ geringen Anzahl an Takten von dem Phasensteuerschaltkreis versorgt, steuert die Phase der relativ geringen Anzahl an Takten, wandelt die phasengesteuerten Takte in eine Anzahl von Takten mit so vielen Phasen um, wie es zum Phasenvergleich erforderlich ist, und führt die Takte den Phasenkomparatoren zu. Gemäß der vorliegenden Erfindung sind daher die Jitter-Eigenschaften des Taktrückgewinnungsschaltkreises mit Überabtastung verbessert und er vermag Takte hoher Qualität zu erzeugen.
Wenn der Taktrückgewinnungsschaltkreis mit Überabtastung bei einem Transceiver, der eine Anzahl von seriellen Eingangs/Ausgangskanälen aufweist, verwendet wird, kann er Takte hoher Qualität erzeugen, weil er frei von jeder Möglichkeit übermäßiger Frequenz, wie zum Beispiel Taktresonanz zwischen den Kanälen, ist.
Wenn der Taktrückgewinnungsschaltkreis mit Überabtastung bei mehreren Kanälen angewendet wird, weist er einen hinsichtlich der Fläche des Schaltkreises hohen Wirkungsgrad, einen hohen elektrischen Leistungswirkungsgrad und einen hohen Wirkungsgrad beim Verteilen von Takten auf.
Auch wenn bevorzuge Ausführungsformen der vorliegenden Erfindung unter Verwendung von Fachbegriffen beschrieben wurden, dient eine solche Beschreibung lediglich zur Veranschaulichung, und es sollte verstanden werden, dass Änderungen und Variationen vorgenommen werden können, ohne sich dabei vom Geist oder Umfang der folgenden Ansprüche zu entfernen.
FIGURENLEGENDE
1A und 1B

prior art Stand der Technik

2

prior art Stand der Technik
data Daten
ssignal processing circuit Signalverarbeitungsschaltkreis
signal processor Signalprozessor

3 und 4

prior art Stand der Technik
data Daten
signal processor Signalprozessor
oversampling clock Taktrückgewinnungsschaltkreis mit
recovery circuit Überabtastung

5

phase controll circuit Phasensteuerschaltkreis
data Daten
signal processing circuit Signalverarbeitungsschaltkreis
signal processor Signalprozessor

6

data Daten
signal processor Signalprozessor
oversampling clock Taktrückgewinnungsschaltkreis mit
recovery circuit Überabtastung

7

phase control circuit Phasensteuerschaltkreis
data Daten
signal processing circuit Signalverarbeitungsschaltkreis
signal processor Signalprozessor

Claims

Taktrückgewinnungsschaltkreis (10, 30) mit Überabtastung mit einer Mehrzahl von Phasenkomparatoren (PD2), um eingegebene Daten mit einer Anzahl von Takten (CLK1, ..., CLK16), die relativ zueinander phasenverschoben sind, zum Phasenvergleich abzutasten, zur Steuerung der Phase der Takte (CLK1, ..., CLK16) auf der Grundlage von von den Phasenkomparatoren (PD2) ausgegebener Phasendifferenzinformation, mit: einem Phasensteuerschaltkreis (11, 31) zur Zufuhr mit wenigeren Takten (CLKa, CLKb; CLKg) als die Anzahl von Takten (CLK1, ..., CLK16) und zum Steuern der Phase der zugeführten Takte (CLKa, CLKb; CLKg); einer Rückkoppelungsschleife, die dem Phasensteuerschaltkreis (11, 31) ein Phasensteuersignal (V2) auf der Grundlage der von den Phasenkomparatoren (PD2) ausgegebenen Phasendifferenzinformation zuführt; gekennzeichnet durch: einen Verzögerungsregelkreis (12, 32), um die Anzahl an Takten (CLK1, ..., CLK16) auf der Grundlage der wenigereren Takte (CLKa, CLKb; CLKg), die von dem Phasensteuerschaltkreis (11, 31) in der Phase gesteuert werden, zu erzeugen und die erzeugte Anzahl an Takten (CLK1, ..., CLK16) den Phasenkomparatoren (PD2) zuzuführen; den Taktrückgewinnungsschaltkreis (10, 30) mit Überabtastung, der ausgelegt ist, in jeden Kanal eines Transceiver implementiert zu werden, der eine Anzahl an seriellen Eingangs/Ausgangskanälen (ch(1), ..., ch(n)) aufweist; und einen einzelnen Phasenregelkreis (20), der die wenigeren Takte (CLKa, CLKb; CLKg) erzeugt.
Taktrückgewinnungsschaltkreis mit Überabtastung nach Anspruch 1, bei dem die wenigeren Takte zwei Takte (CLKa, CLKb) umfassen.
Taktrückgewinnungsschaltkreis mit Überabtastung nach Anspruch 1, bei dem die wenigeren Takte einen Takt (CLKg) umfassen.