DE69500243T2 - Phasenvergleicher für ein digitales Signal und ein Taktsignal, und entsprechender Phasenregelkreis - Google Patents

Phasenvergleicher für ein digitales Signal und ein Taktsignal, und entsprechender Phasenregelkreis

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Description

  • Die Erfindung betrifft eine Anordnung zum Vergleichen der Phase zwischen einem digitalen Eingangsdatensignal und einem Taktsignal sowie die Realisierung der letzteren im Rahmen der Technologie integrierter Schaltungen, um ausgehend von einem digitalen Datensignal die lokale Regenerierung eines Bezugstaktsignals zu gewährleisten.
  • Zur Regenerierung eines Bezugstaktsignals - in Phase mit einem digitalen Datensignal - kann man gegenwärtig einen Hogge-Phasenvergleicher in einer Phasenverriegelungsschleife verwenden, die es erlaubt, ein Taktsignal lokal zu generieren, das perfekt zu dem eingehenden Fluß der behandelten Daten synchronisiert ist. Ein solcher Typ von Phasenvergeicher wurde in dem von Charles R. Hogge publizierten Artikel mit dem Titel "A Self Correcting Clock Recovery Circuit", Journal of Lightwave Technology, Band LT3, Nr.6, Dezember 1985, Seiten 1312-1314, beschrieben. Dieser Typ von Vergleicher ist zufriedenstellend und erfüllt gleichzeitig die Funktionen der Regenerierung und der Synchronisierung der digitalen Daten sowie auch eine Selbstkorrektur der Erhaltung, um die aktive Flanke des lokalen Bezugstakts im Bereich eines Bits zu halten. Darüber hinaus zeigt er einen großen statischen Phasenbereich, der durch eine Linearität [-π, +π] und eine Unabhängigkeit in funktionaler Hinsicht gegenüber der Frequenz des Bezugstaktsignals gekennzeichnet ist.
  • Allerdings zeigt eine Analyse der Signale der Anschlüsse 6 und 7 am Eingang des Ausgangsvergleichers, wie in Figur 1 für einen solchen bekannten Typ von Vergleicher dargestellt, daß diese im Phasengleichgewicht um 180º versetzt sind. Folglich besitzt das von dem vorgenannten Ausgangsvergleicher gelieferte, zu integrierende Signal eine starke Welligkeit von Spitze zu Spitze, wenn das Phasengleichgewicht erreicht ist.
  • Das vorgenannte zu integrierende Signal, oder das Differenzsignal, besitzt demnach eine beträchtliche Amplitude von Spitze zu Spitze und eine Maximalfrequenz, die gleich der Binärelementfrequenz oder Bitfrequenz des Datensignals ist. Ein solches Signal kann eine zusätzliche Quelle von "Phasentanzbewegungen" in der Anordnung bilden und den Einsatz einer wohlangepaßten Filterbearbeitung erfordern. Dieses Phänomen, in englischer Sprache "jitter" genannt, kann sich als sehr störend erweisen, insbesondere bei der Hintereinanderkaskadierung von Anordnungen zur Regenerierung eines digitalen Signals, wo die bekannte Erscheinung der systematischen Akkumulation von "Phasentanzbewegungen" die Funktion einer digitalen Verbindung beeinträchtigen kann.
  • Die vorliegende Erfindung hat zur Aufgabe, einen Phasenvergleicher bereitzustellen, der es erlaubt, das zusätzliche Phänomen der vorgenannten Phasentanzbewegungen erheblich zu verringern, und der dabei die Vorteile des vorstehenden Typs von Vergleicher aufweist.
  • Die erfindungsgemäße Anordnung zum Vergleichen der Phase zwischen einem digitalen Dateneingangssignal und einem von einem Bezugsoszillator bereitgestellten Taktsignal umfaßt einen ersten Pfad, der gebildet ist einerseits von einem bistabilen Kippglied, welches auf einem Eingang das digitale Datensignal und auf einem Takteingang das Taktsignal erhält und ein Vergleichssignal bereitstellt, und andererseits von einem ersten logischen EXKLUSIV-ODER-Glied, welches auf einem ersten Eingang das digitale Datensignal und auf einem zweiten Eingang das Vergleichssignal erhält, wobei dieser erste Pfad ein erstes Signal zur Erfassung eines Übergangs des digitalen Signals bereitstellt. Sie umfaßt außerdem einen zweiten Pfad, der gebildet ist einerseits von einem zweiten logischen EXKLUSIV-ODER-Glied, welches auf einem ersten Eingang das digitale Datensignal erhält, und andererseits von einer einstellbaren Verzögerungsschaltung, deren eingestellter Verzögerungswert gleich der halben Periode des Taktsignals ist. Die Verzögerungsschaltung erhält das digitale Datensignal und führt ein verzögertes digitales Datensignal einem zweiten Eingang des zweiten EXKLUSIV- ODER-Glieds zu, wobei der zweite Pfad ein zweites Signal zur Erfassung eines Übergangs des digitalen Eingangsdatensignals bereitstellt.
  • Die erfindungsgemäße Phasenvergleicheranordnung findet Anwendung bei der Realisierung integrierter Schaltungen, insbesondere in CMOS- oder BICMOS-Technologie. Sie ist besser zu verstehen bei Lesen der nachfolgenden Beschreibung und bei Betrachtung der Zeichnungen, in denen neben der den Stand der Technik betreffenden Figur 1
  • - die Figuren 2a und 2b ein Blockschaltbild des erfindungsgemäßen Phasenvergleichers bzw. ein Zeitdiagramm der Signale dieses Vergleichers zeigen, wenn ein Phasengleichgewicht zwischen dem digitalen Datensignal und dem Taktsignal erreicht ist,
  • - die Figur 3a eine abgewandelte Ausbildung des erfindungsgemäßen Phasenvergleichers bei Verwendung desselben in einer Phasenverriege- lungsschleife zeigt, wobei ein gesteuerter Oszillator benutzt wird,
  • - die Figur 3b eine Einzelheit der Ausbildung der Figur 3a zeigt,
  • - die Figur 3c eine bevorzugte Ausführungsform des erfindungsgemäßen Phasenvergleichers zeigt, bei der der gesteuerte Oszilator von einem Ringoszillator gebildet ist,
  • - die Figuren 4a und 4b ein Zeitdiagramm wichtiger Signale des erfindungsgemäßen Phasenvergleichers bei der in Figur 3c dargestellten Ausführungsform desselben zeigen, und zwar in dem Fall, wo das Taktsignal gegenüber dem Datensignal in der Phase vor- bzw. nachläuft,
  • - die Figur 5 eine Einzelheit einer für sehr hochfrequente Anwendungen vorteilhaften Ausbildung des erfindungsgemäßen Phasenvergleichers zeigt, wie er etwa in Figur 3c dargestellt ist,
  • - die Figuren 6a und 6b ein Zeitdiagramm von wichtigen Signalen des Phasenvergleichers bei der in Figur 5 dargestellten Ausführungsform desselben zeigen, und zwar in dem Fall, wo das Taktsignal gegenüber dem digitalen Datensignal in der Phase vor- bzw. nachläuft.
  • Es wird nun in Verbindung mit Figur 2a eine detailliertere Beschreibung der erfindungsgemäßen Anordnung zum Vergleichen der Phase zwischen einem durch den Buchstaben D bezeichneten digitalen Eingangsdatensignal und einem durch die Buchstaben CLK bezeichneten, von einem Bezugsoszillator bereitgestellten Taktsignal gegeben.
  • Wie in der vorgenannten Figur dargestellt, erkennt man, daß die erfindungsgemäße Phasenvergleicheranordnung einen ersten, 1 genannten Pfad umfaßt, welcher von einem das Bezugszeichen 10 tragenden bistabilen Kippglied und von einem das Bezugszeichen 11 tragenden, ersten logischen EXKLUSIV-ODER-Glied gebildet ist. Das bistabile Kippglied 10 erhält auf einem Eingang das digitale Datensignal D und auf einem Takteingang das Taktsignal CLK und stellt ein entsprechendes, D* genanntes Vergleichssignal bereit.
  • Das erste logische EXKLUSIV-ODER-Glied 11 erhält auf einem ersten Eingang das digitale Datensignal D und auf einem zweiten Eingang das Vergleichssignal D*. Es stellt am Ausgang des ersten Pfads ein U genanntes Signal bereit, welches ein Erfassungssignal zur Erfassung eines Übergangs des digitalen Signals bildet und der Beziehung genügt:
  • U = D D*, wobei den EXKLUSIV-ODER-Operator darstellt.
  • Die erfindungsgemäße Phasenvergleicheranordnung umfaßt außerdem einen zweiten, 2 genannten Pfad, welcher von einem zweiten logischen EXKLU- SIV-ODER-Glied gebildet ist, das das Bezugszeichen 21 trägt und auf einem ersten Eingang das digitale Datensignal D erhält, sowie von einer das Bezugszeichen 20 tragenden Verzögerungsschaltung, deren Verzögerungswert eingestellt ist und gleich der halben Periode des Taktsignals CLK ist.
  • Die Verzögerungsschaltung 20 erhält das digitale Datensignal D und liefert ein DR genanntes verzögertes Datensignal an den zweiten Eingang des zweiten EXKLUSIV-ODER-Glieds 21. Das zweite EXKLUSIV-ODER-Glied 21 stellt an seinem Ausgang, und am Ausgang des zweiten Pfads, ein weiteres, B genanntes Erfassungssignal zur Erfassung eines Übergangs des digitalen Eingangssignals bereit. Das Erfassungssignal U erzeugt bei jedem Übergang des digitalen Datensignals D einen Impuls, dessen Dauer die Verzögerung der ansteigenden Flanke des Taktsignals CLK gegenüber dem jeweiligen Übergang des digitalen Datensignals D darstellt. Das Erfassungssignal U ist demnach repräsentativ für die Phasenabweichung Δφ zwischen dem Taktsignal CLK und dem digitalen Datensignal D.
  • Das Erfassungsignal B erzeugt bei jedem Übergang des digitalen Signals D einen Impuls, dessen Dauer konstant ist und gleich dem Verzögerungswert der Verzögerungsschaltung 20 ist. Wenn der Verzögerungswert der Verzögerungsschaltung 20 auf den Wert der halben Periode T&sub0;/2 des Taktsignals CLK eingestellt ist und wenn das Phasengleichgewicht erreicht ist, sind die Erfassungssignale U und B in Phase und idealerweise identisch. Im Vergleich zu den Erfassungssignalen des Hogge-Vergleichers besitzen die vorgenannten Erfassungssignale U und B also den Vorteil, daß die Erscheinung einer Spitze-Spitze-Welligkeit des Fehlersignals zur Steuerung des gesteuerten Oszillators reduziert ist, und zwar aufgrund der Tatsache, daß sie ins Phasengeichgewicht gebracht sind.
  • In Figur 2b ist ein Zeitdiagramm verschiedener Signale dargestellt, wenn sich dieses Phasengeichgewicht eingestellt hat.
  • In Figur 2b kann man feststellen, daß dann, wenn der Verzögerungswert der Verzögerungsschaltung 20 gleich einer halben Periode des Taktsignals CLK ist und wenn das Phasengleichgewicht erreicht ist, einerseits die ansteigenden Flanken des Takts CLK ideal im Bereich eines Bits des digitalen Datensignals D liegen und andererseits die ansteigenden Flanken des komplementären Taktsignals ideal im Bereich eines Bits der digitalen Datensignale D* und DR liegen. Man erkennt also, daß die digitalen Datensignale D, D* oder DR als digitale Datensignale verwendet werden können, die bezüglich des Taktsignals CLK oder synchronisiert sind.
  • In allgemeiner Weise erkennt man einerseits, daß das Taktsignal CLK ein Signal mit einer stabilisierten Frequenz ist, das ein Zyklusverhältnis von idealerweise gleich 1/2 besitzt. Es wird von einem Bezugsoszillator geliefert, welcher ein Oszillator mit stabiler Mittenfrequenz ist.
  • Beispielhaft und nicht beschränkend sei darauf hingewiesen, daß der Bezugsoszillator mit stabiler Mittenfrequenz von einem gesteuerten Quarzoszillator vom Typ VCXO gebildet sein kann.
  • In allgemeiner Weise erkennt man andererseits, daß der Verzögerungswert der Verzögerungsschaltung 20 gleich einer halben Periode des Taktsignals CLK ist und daß die Verzögerungsschaltung 20 innerhalb des Silizium-Chips oder extern ausgebildet sein kann.
  • Beispielhaft und nicht beschränkend sei darauf hingewiesen, daß die Verzögerungsschaltung 20 programmierbar und Silizium-extern sein kann und aus diesem Grund exakt, aber nicht monolithisch integrierbar sein kann oder daß sie monolithisch in Form einer resultierenden analogen Verzögerung oder einer Laufzeit mit logischen Gattern integrierbar sein kann und aus diesem Grund wenig exakt und sehr empfindlich gegenüber Änderungen der Temperatur und des technologischen Verfahrens sein kann.
  • Zur Beseitigung dieser vorstehend genannten Schwierigkeiten sei nach einem besonders vorteilhaften Gesichtspunkt der erfindungsgemäßen Phasenvergleicheranordnung darauf hingewiesen, daß diese in besonders nützlicher Weise in eine Phasenverriegelungsschleife integriert werden kann, welche beispielsweise in Verbindung mit den Figuren 3a und 3b beschrieben wird.
  • Man erkennt, daß der das Taktsignal CLK bereitstellende Bezugsoszillator 4 zu diesem Zweck ein gesteuerter Oszillator vom Typ VCO sein kann, der das Taktsignal CLK mit der Frequenz F&sub0; (Periode T&sub0;) bereitstellt.
  • Wie in Figur 3a dargestellt, umfaßt die erfindungsgemäße Phasenvergleicheranordnung in diesem Fall des weiteren eine Schleifenfillterschaltung 3, welche die von dem ersten und dem zweiten Pfad gelieferten Signale U und B erhält, wobei diese Filterschaltung 3 ein Schleifenfilter bildet, dessen Funktionsschema in Figur 3b dargestellt ist, und ein SC genanntes Steuersignal liefert, wobei dieses Steuersignal an den Eingang des gesteuerten Oszillators 4 geliefert wird, was die Bildung einer Phasenverriegelungsschleife ermöglicht. In praktischer Hinsicht erkennt man, daß der gesteuerte Oszilator 4 spannungs- oder stromgesteuert sein kann.
  • Man versteht auch, daß durch das Steuersignal SC die Frequenz und die Phase des Taktsignals CLK reguliert und auf einen Vorgabewert eingesteuert werden können. Um die Einsteuerung der Phase, d.h. die Übereinstimmung der ansteigenden Flanke des Taktsignals CLK mit der Mittenposition eines Datensignalbits, zu gewährleisten, so wie in Figur 2b dargestellt, wird das Steuersignal SC zugleich an einen Steuereingang der Verzögerungsschaltung 20 geliefert, um eine entsprechende Steuerung des von der Verzögerungsschaltung erbrachten Verzögerungswerts auf einen konstanten Wert T&sub0;/2 zu gewährleisten.
  • Bei der vorgenannten Ausführungsform, die sich auf die Figur 3a bezieht, und bei dem Ziel, die Einregeng der Phase oder die Verriegelung des Bezugsoszillators bei der richtigen Abgabefrequenz zu gewährleisten, erkennt man, daß der gesteuerte Oszilator beim Vorgang der Verriegelung der Phasenverriegelungsschleife anfänglich auf einen Frequenzwert voreingestellt werden muß, der gleich der abzugebenden Endfrequenz F&sub0; ist oder sehr nahe bei dieser liegt. Man wird außerdem bemerken, daß diese anfängliche Voreinstellung der Mittenfrequenz beispielsweise durch Verwendung eines Quarzbezugsoszillators vom Typ VCXO oder mittels einer automatischen Einrichtung zur anfänglichen Voreinstellung der Mittenfrequenz oder durch manuelle Regelung erreicht werden kann. Schließlich wird man bemerken, daß diese verschiedenen Hilfsmittel zur Erreichung des Taktrhythmus der in den Figuren 3a, 3c, 5 gezeigten Phasenverriegelungsschleifen nicht beschrieben sind, weil sie im Stand der Technik bekannt sind.
  • Unter Bezugnahme auf die Figur 3a stellt man fest, daß nach der Voreinstellung der Frequenz des Bezugsoszillators auf einen Wert in der Nähe des Werts F&sub0; das nach Filterung der von dem Phasenvergleicher ausgegebenen Signale U und B erhaltene Steuersignal SC Variationen besitzt, welche im wesentlichen proportional zu dem zwischen dem digitalen Datensignal D und dem Taktsignal CLK bestehenden Phasenfehler Δφ sind. Wenn das Phasengleichgewicht erreicht ist, weisen das Datensignal D und das Taktsignal CLK eine statische Phasenabweichung Δφ = T&sub0;/2 auf, wie in den Zeitdiagrammen der Figur 2b gezeigt. Man kann auch präzisieren, daß die beiden von dem Phasenvergleicher ausgegebenen Signale U und B bei Erreichen des Phasengleichgewichts dann einen identischen Mittelwert besitzen.
  • Zur Realisierung des Schleifenfilters 3 sei darauf hingewiesen, daß dieses, wie in Figur 3b gezeigt, in vorteilhafter, nicht beschränkender Weise eine Integratorschaltung 31 aufweisen kann, welche das Signal U erhält und ein entsprechendes integriertes Signal liefert, sowie eine Integratorschaltung 32, welche das Signal B erhält und ein entsprechendes integriertes Signal liefert. Eine Subtrahierschaltung 33 erhält die von der Integratorschaltung 31 und der Integratorschaltung 32 gelieferten integrierten Signale, um das Steuersignal Sc bereitzustellen. Sämtliche vorgenannten Schaltungen können beispielsweise in Form eines aktiven differentiellen Integratorfilters oder in Form einer Ladungspumpe realisiert sein.
  • Eine bevorzugte Ausführungsform der erfindungsgemäßen Phasenvergleicheranordnung wird nun in Verbindung mit Figur 3c beschrieben. In Figur 3c bezeichnen gleiche Bezugszeichen gleiche Elemente wie beispielsweise in Figur 3a.
  • Wie in der vorgenannten Figur dargestellt, erkennt man, daß die Verzögerungsschaltung 20 eine einstellbare Verzögerungsschaltung ist, die von einer gegebenen Anzahl von Inverterschaltungen gebildet ist, wobei die jeweiligen Inverterschaltungen von 1 bis 2N + 1 bezeichnet sind. Die Inverterschaltungen sind in Kaskade geschaltet und in ungerader Anzahl vorhanden und tragen eine entsprechende Grundumschaltverzögerung bei. Jede Inverterschaltung 1 bis 2N + 1 ist durch das Steuersignal SC spannungsgesteuert. Jede Inverterschaltung trägt eine zur Steuerspannung SC proportionale Verzögerung bei, wobei die von den in Kaskade geschalteten Inverterschaltungen beigetragene Gesamtverzögerung so im Hinblick auf einen Mittelwert eingestellt werden kann.
  • Gleichfalls erkennt man, wie in der vorgenannten Figur 3c dargestellt, daß der Bezugsoszilator 4 in besonders vorteilhafter Weise von einem Ringoszillator gebildet sein kann, welcher von einer ungeraden Anzahl von Invertern gebildet ist, wobei jeder der Inverter wiederum durch das Steuersignal SC spannungsgesteuert ist.
  • Die den Ringoszillator bildenden Inverter sind in Kaskade geschaltet, wobei der Ausgang des letzten lnverters zu dem Eingang des ersten nickgeschleift ist. Selbstverständlich ist die Anzahl der Inverter, die die Verzögerungsschaltung und den Ringoszillator bilden, identisch, wobei die Inverter darüber hinaus paarweise angeordnet sind. Genauso wie der gesteuerte Oszilator 4 können die Inverter entweder spannungs- oder stromgesteuert sein.
  • Für eine Laufzeit Tpi eines elementaren Inverters als Grundbestandteil der Verzögerungseinrichtung 20 bzw. des Ringoszillators 4, soweit dieser letztere durch das Steuersignal SC spannungs- oder stromgesteuert ist, und für einen Wert der von den 2N + 1-Invertern beigetragenen Gesamtverzögerung von T&sub0;/2 oszilliert der Ringoszillator mit der entsprechenden Taktfrequenz F&sub0;, wobei die beigetragene Gesamtverzögerung gleich einer halben Periode des Taktsignals T&sub0;/2 ist. In diesem Fall genügt die Frequenz des von dem Ringoszillator 4 gelieferten Taktsignals der Beziehung:
  • F&sub0; = 1 / 2(2N+1)Tpi
  • wobei in dieser Beziehung Tp die Laufzeit oder die Verzögerung bezeichnet, die von jedem durch den Wert der Spannung des Steuersignals SC gesteuerten elementaren Inverter beigetragen wird.
  • Die erfindungsgemäße Anordnung, wie sie in Figur 3c dargestellt ist, ist in dem Maße von besonderem Vorteil, wie sie unmittelbar in eine integrierte Schaltung integriert werden kann, um anhand eines digitalen Datensignals die lokale Regenerierung eines Bezugtaktsignals zu gewährleisten, wobei dieses Signal selbstverständlich zu dem Datensignal D synchronisiert ist.
  • Wie in Figur 5 dargestellt, ist für hochfrequente Anwendungen, bei denen die Laufzeiten der logischen Elemente des Phasenvergleichers vor der Periode des Taktsignals CLK nicht mehr vernachlässigbar sind, schließlich zu verdeutlichen, daß es vorteilhaft ist, eine Kompensationsverzögerungsschaltung 12 am Dateneingang der ersten EXKLUSIV-ODER-Schaltung 11 vorzusehen. Diese Verzögerungsschaltung 12 erlaubt es, die von der Kippschaltung 10 eingebrachte Verzögerung zu kompensieren, indem sie dem Weg der Daten einen vorbestimmten Verzögerungswert hinzufügt, welcher im wesentlichen gleich der von der vorgenannten Kippschaltung 10 eingebrachten Verzögerung ist. Die Zeitdiagramme der wichtigen Signale des die Figur 5 betreffenden Phasenvergleichers sind in den Figuren 6a und 6b gezeigt, und zwar bei einem Phasenvorlauf bzw. einem Phasennachlauf des Taktsignals CLK gegenüber dem digitalen Datensignal. Im Fall der Figuren 6a und 6b kompensiert die von der Kompensationsverzögerungsschaltung 1 2 eingebrachte Verzögerung die Laufzeit des Kippglieds. Diese Laufzeit tp(CKTQ) sei als gleich 1/4 der Periode des Taktsignals angenommen. In diesen Figuren bezeichnet tp(XOU) die Laufzeit der EXKLUSIV- ODER-Glieder. Man erkennt außerdem, daß die Verzögerungsschaltung 12 ohne weiteres in Form entweder einer Laufzeit mit logischen Gattern, die monolithisch integrierbar sind und es erlauben, die Laufzeitänderungen des Kippglieds 10 zu kompensieren, oder von Schaltungen vom Typ RC realisiert werden kann, deren monolithische Integration schwierig bleibt.
  • Es wurde also eine Vergleicheranordnung zum Vergleichen der Phase zwischen einem digitalen Signal und einem Taktsignal beschrieben, die in dem Maße besonders vorteilhaft ist, wie die die Unterdrückung der Phasenabweichungen von 180º zwischen den Signalen U und B im Phasengleichgewicht betreffenden Vorteile erreicht werden, was es erlaubt, die Spitze- Spitze-Welligkeit des Steuer-Fehlersignals SC des Bezugsoszillators zu verringern und so das Verhalten des gesamten Systems im Hinblick auf Phasen-"Jitter" oder Phasentanzbewegungen zu verbessern, wobei die Leistungen der früheren Schaltungen, wie etwa den Schaltungen, die in
  • dem eingangs in der Beschreibung genannten Artikel von Hogge beschrieben sind, erhalten bleiben, d.h.:
  • - automatische Zentrierung einer aktiven Flanke des Takts im Bereich eines Bit,
  • - großer statischer Phasenbereich des Vergleichers von -180º bis +180º,
  • - gleiche Einfachheit,
  • - fehlende Einbringung einer externen Verzögerung, die in Form einer integrierten Schaltung nicht realisierbar ist,
  • - Unabhängigkeit der Datenrate in dem vorgenannten gesteuerten Funktionsbereich.

Claims (7)

1. Anordnung zum Vergleichen der Phase zwischen einem digitalen Eingangsdatensignal und einem von einem Bezugsoszillator (4) bereitgestellten Taktsignal, umfassend:
- einen ersten Pfad (1), der gebildet ist von
- einem bistabilen Kippglied (10), welches auf einem Eingang das digitale Datensignal und auf einem Takteingang das Taktsignal erhält und ein Vergleichssignal bereitstellt, und
- einem ersten logischen EXKLUSIV-ODER-Glied (11) welches auf einem ersten Eingang das digitale Datensignal und auf einem zweiten Eingang das Vergleichssignal erhält, wobei dieser erste Pfad ein erstes Signal (U) zur Erfassung eines Übergangs des digitalen Signals bereitstellt, und
- einen zweiten Pfad (2),
dadurch gekennzeichnet, daß der zweite Pfad gebildet ist von
- einem zweiten logischen EXKLUSIV-ODER-Glied (21), welches auf einem ersten Eingang das digitale Datensignal erhält, und
- einer Verzögerungsschaltung (20), deren Verzögerungswert eingestellt ist und gleich der halben Periode des Taktsignals ist, wobei die Verzögerungsschaltung das digitale Datensignal erhält und ein verzögertes digitales Datensignal einem zweiten Eingang des zweiten EXKLUSIV-ODER-Glieds zuführt, wobei dieser zweite Pfad ein zweites Signal (B) zur Erfassung eines Übergangs des digitalen Eingangssignals bereitstellt.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Bezugsoszillator (4) ein Oszillator mit stabilisierter Mittenfrequenz ist.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Bezugsoszillator (4) ein gesteuerter Oszillator ist und daß die Anordnung ferner eine Schleifenfilterschaltung (3) umfaßt, welche das von dem ersten und von dem zweiten Pfad bereitgestellte Signal erhält und ein dem Eingang des gesteuerten Oszillators zugeführtes Steuersignal bereitstellt, was die Bildung einer Phasenverriegelungsschleife ermöglicht.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungsschaltung (20) eine einstellbare Verzögerungsschaltung ist, welche von einer Anzahl N in Kaskade verbundener Inverterschaltungen gebildet ist, wobei jeder Inverter eine Grundumschaltverzögerung erbringt und durch das Steuersignal gesteuert wird.
5. Anordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Bezugsoszillator (4) ein Ringoszillator ist, welcher von einer ungeraden Anzahl von Invertern gebildet ist, wobei jeder Inverter durch das Steuersignal gesteuert wird.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Anzahl der Inverter, die die Verzögerungsschaltung (20) und den Ringoszillator bilden, identisch ist, wobei die Inverter paarweise angeordnet sind.
7. Verwendung einer Anordnung nach einem der Ansprüche 1 bis 6 in einer integrierten Schaltung, um ausgehend von einem digitalen Datensignal die lokale Regenerierung eines Bezugstaktsignals sicherzustellen.
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