-
Die
vorliegende Erfindung betrifft eine Vorrichtung zur Rückgewinnung
bzw. Rekonstruktion von Daten aus einem empfangenen Datensignal,
um die über
eine Übertragungsstrecke übertragenen
Daten des Datensignals rekonstruieren zu können. Darüber hinaus betrifft die vorliegende
Erfindung eine Sende- und
Empfangsanordnung („Transceiver"), in deren Empfangseinheit
eine derartige Datenrückgewinnungsvorrichtung
verwendet werden kann.
-
In
der schnellen Datenübertragung
steigen die Anforderungen an Transceiver-Bausteine hinsichtlich
Geschwindigkeit, Fehlerrate („Bit
Error Rate", BER)
und Reichweite. Je nach Kanal bzw. Übertragungsmedium müssen Daten
im Gigahertz-Bereich,
z. B. zwischen 2,488Gbit/s und 10Gbit/s (je nach Übertragungsstandard),
möglichst
fehlerfrei übertragen
werden. Bei digitalen Festnetz-Datenübertragungssystemen werden
digitale Daten in Form von rechteck- oder trapezförmigen Impulsen
in ein Übertragungskabel, üblicherweise
ein Kupfer- oder Glasfaserkabel, eingespeist und am anderen Ende des
Kabels mit einem Empfänger
empfangen. Dabei wird das Datensignal infolge der Übertragung
bezüglich
seiner Amplitude gedämpft
sowie bezüglich
der Phasenlage und der Gruppenlaufzeit verzerrt, wobei es zusätzlich durch
nieder- und hochfrequente Störungen überlagert
werden kann.
-
Die
Aufgabe der Schaltungsanordnungen zur Datenrückgewinnung in Transceiver-Bausteinen ist
es somit, aus dem empfangenen Datensignal die ursprünglich gesendeten
Daten ungeachtet der zuvor beschriebenen Störeinflüsse möglichst genau zu rekonstruieren.
D. h. die Datenrückgewinnung
muss auch bei Datensignalen funktionieren, welche unter anderem
durch Reflexion, Übersprechen,
Intersymbolinterferenz etc. verzerrt sind, wobei dies insbesondere
auch für
gescrambelte NRZ-Daten („Non-Return-To-Zero") möglich sein
soll. Die durch den jeweiligen Datenübertragungsstandard geforderte
Bitfehlerrate muss insbesondere bei der Datenübertragung über bandbreitelimitierte Übertragungskanäle eingehalten
werden. Empfangsseitig muss eine genaue Detektierung der Flankenwechsel
des Datensignals bei gleichzeitig sicherer Abtastung dieses Datensignals
garantiert sein, wobei bei der Abtastung des empfangenen Datensignals
strenge Anforderungen an Jitterunterdrückung einzuhalten sind und
ein geringes Eigenjitter gefordert wird.
-
Die
Schaltungsanordnungen zur Datenrückgewinnung
innerhalb von Transceiver-Bausteinen werden als CDR-Schaltungsanordnungen
(„Clock and
Data Recovery")
bezeichnet. Bisher werden überwiegend
in „Mixed
Signal"-Schaltungstechnik ausgestaltete
CDR-Schaltungsanordnungen verwendet, welche somit sowohl analoge
als auch digitale Schaltungskomponenten aufweisen. Hinsichtlich der
CDR-Schaltungsanordnungen kann im Wesentlichen zwischen zwei grundlegenden
Konzepten unterschieden werden, welche als „Phase Alignment" und „Phase
Picking" bezeichnet
werden.
-
Bei
dem „Phase
Alignment"-Konzept
wird mit Hilfe eines Phasenregelkreises der Abtastzeitpunkt des
empfangenen Datensignals auf die Mitte der jeweils empfangenen Bitzelle
(d. h. auf die Augenmitte) justiert. Zur Rückgewinnung und Synchronisation werden
meistens flankengesteuerte D-Flipflops verwendet, welche mit ansteigender
Taktflanke das an dem jeweiligen Flipflop-Eingang anliegende Datensignal
abtasten. Dieses Konzept hat relativ hohe Anforderungen an die analoge
Schaltungstechnik, insbesondere bezüglich des Eigenrauschens der
verwendeten Schaltungskomponenten, zur Folge. Darüber hinaus
muss der empfangene Datenstrom relativ arm an Jitter sein, damit
der relativ träge
Phasenregelkreis innerhalb der CDR-Schaltungsanordnung den Abtastzeitpunkt
exakt einregeln kann. Ein Problem ist hierbei die optimale Anpassung
der CDR- Schaltungsanordnung
an das Rauschen/Jitter des empfangenen Datensignals bezogen auf
die Bandbreite der CDR-Schaltungsanordnung.
-
Beim „Phase
Picking"-Konzept
wird vereinfacht dargestellt eine Überabtastung des empfangenen
Datensignals (in der Regel durch Parallelschaltung von mehreren
D-Flipflops, welche mit abgestuften Abtastphasen getaktet werden)
vorgenommen. Eine Regelschaltung wählt dann zur Datenrückgewinnung
den Datenausgang desjenigen D-Flipflops aus, dessen Abtastphase
den optimalen Abtastzeitpunkt in Augenmitte, d. h. in der Mitte
der jeweils empfangenen Bitzelle, repräsentiert.
-
Die
beiden zuvor erläuterten
CDR-Konzepte sind beispielsweise in „A 155-MHz Clock Recovery Delay
and Phase Locked Loop",
Thomas Lee, IEEE JSSC, Dezember 1992, Seiten 1736–1746 und
in „A 30-MHz
Hybrid Analog/Digital Clock Recovery in 2-μm CMOS", Paul R. Gray, IEEE JSSC, Dezember 1990,
Seiten 1385–1394
beschrieben.
-
Beide
Konzepte benötigen
einen Phasendetektor, der die Phasenlage des empfangenen Datensignals
in Bezug auf die Abtastphase bzw. in Bezug auf die Abtastphasen
der CDR-Schaltungsanordnung
bewertet. Hierzu werden im Wesentlichen digitale Verfahren eingesetzt,
da diese gegenüber
analogen Verfahren einfacher zu realisieren sind. Abstrahiert kann
ein solcher digitaler Phasendetektor als ein flankengesteuertes
Schaltwerk aufgefasst werden, dem einerseits das empfangene Datensignal
und andererseits eine Abtastphase zugeführt ist, und das durch innere
Zusatzübergänge die
Phasenlage detektiert.
-
Wie
bereits zuvor erläutert
worden ist, ist das empfangene Datensignal üblicherweise durch verschiedene
unvermeidbare Effekte des Übertragungskanals,
wie beispielsweise Reflexionen, Dämpfung, Kanalübersprechen
und Intersymbolinterferenz, verzerrt und gestört. Bei digitalen Phasendetektoren,
bei denen das empfangene Datensignal unmittelbar auf flankensensitive
Dateneingänge
wirkt, führen
diese Störungen
in der Regel zu einer Fehlbewertung der Phasenlage. Durch eine sehr
träge Regelung
können diese
Fehlbewertungen, sofern sie nicht zu häufig auftreten, zwar hinreichend
unterdrückt
werden, so dass diese Störungen
nicht sofort zum Ausrasten des Phasenregelkreises führen. Andererseits
hat eine derartige Fehlbewertung der Phasenlage auch bei einer trägen Regelung
Jitter zur Folge, so dass für
eine gleiche Bitfehlerrate eine größere Augenöffnung des empfangenen Datensignals
als bei einem weniger störempfindlichen
Phasendetektor notwendig ist. Als weiterer Nachteil entsteht durch
eine träge
Regelung eine längere
Einschwing- oder Einrastzeit des Phasenregelkreises.
-
Zur
Vermeidung dieser Nachteile ist es bekannt, die Phaseninformation
nicht unmittelbar aus dem Datensignal zu gewinnen, sondern eine Überabtastung
des Datensignals vorzunehmen und die Phasenlage aus dem überabgetasteten
Datensignal abzuleiten. Dies ist naturgemäß bei CDR-Schaltungsanordnungen gemäß dem „Phase
Picking"-Konzept üblich. Bei
derartigen „Phase
Picking"-CDR-Schaltungsanordnungen
findet keine Phasenregelung im klassischen Sinne statt, sondern
es wird – wie
bereits zuvor erläutert
worden ist – aus
mehreren Datenströmen
derjenige Datenstrom ausgewählt,
dessen Abtastphase möglichst
nah am optimalen Abtastzeitpunkt in der Mitte der jeweiligen Bitzelle,
d. h. in Augenmitte, liegt. Für
diese Auswahlentscheidung ist somit eine Zwischenspeicherung aller
potentieller Datenströme
erforderlich, was den Implementierungsaufwand und Energieverbrauch
nachteilig erhöht.
-
Aus
der Druckschrift
EP
1 091 519 A1 ist eine Datenrückgewinnungseinheit gemäß dem „Phase
Picking"-Konzept
bekannt. Ein empfangenes Datensignal wird dabei einer Vielzahl von
Flip-Flops zugeführt,
wobei die Flip-Flops drei Pufferstufen bilden. Die Ausgänge einzelner
der Flip-Flops sind mit einem Phasendetektor verbunden, welcher
abhängig
von den in den Flip-Flops zwischengespeicherten Abtastwerten zwei
Ausgangssignale für
eine Zählanordnung
erzeugt, wobei die Zählanordnung
wiederum einen 4 Bit-Zähler
und einen 5 Bit-Zähler zum
wahlweise Erhöhen,
Erniedrigen oder Beibehalten des Zählerstands aufweist. Abhängig von
dem Zählerstand des
5 Bit-Zählers
werden von einem Phasenselektor die Abtastphasen für die einzelnen
Flip-Flops derart ausgewählt,
dass eine möglichst
optimale Abtastung des Datensignals erzielt werden kann. Hierzu
kommt ein Phasenregelkreis zum Einsatz, wobei dieser Phasenregelkreis
dazu dient, eine Vielzahl von Phasen aus einem Referenztakt des
Phasenselektors zur Verfügung
zu stellen.
-
Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung
zur Datenrückgewinnung aus
einem empfangenen Datensignal bereitzustellen, mit welcher die zuvor
erläuterten
Probleme beseitigt werden können
und insbesondere eine Datenrückgewinnung
auch bei Auftreten von Störungen oder
Verzerrungen in dem empfangenen Datensignal mit einem geringen Implementierungsaufwand
und einem geringen Energieverbrauch bei gleichzeitig geringem Eigenjitter
möglich
ist.
-
Diese
Aufgabe wird erfindungsgemäß durch eine
Datenrückgewinnungsvorrichtung
mit den Merkmalen des Anspruches 1 gelöst. Die Unteransprüche definieren
jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden
Erfindung.
-
Die
erfindungsgemäße Datenrückgewinnungsvorrichtung
umfasst zur Einstellung der möglichst
optimalen Abtastphase des empfangenen Datensignals eine Phasenauswertungseinheit,
welche eine gewichtete Phasenauswertung durchführt. Zu diesem Zweck umfasst
die Phasenauswertungseinheit eine Abtasteinrichtung, welcher mindestens
zwei unterschiedliche Abtastphasen sowie das empfangene Datensignal
zugeführt
sind, wobei die Abtasteinrichtung das Datensignal gesteuert durch
diese Abtastphasen abtastet und nötigenfalls auf einen digitalen
Logikpegel regeneriert und die somit gewonnenen digitalen und gegebenenfalls
regenerierten Abtastwerte der einzelnen Abtastphasen an ihren Ausgängen zur
Verfügung
stellt. Darüber
hinaus umfasst die Phasenauswertungseinheit eine Phasendetektoreinrichtung,
welche mit den Ausgängen
der Abtasteinrichtung verbunden ist und die einzelnen von der Abtasteinrichtung
zur Verfügung
gestellten Abtastwerte auswertet, um somit festzustellen, ob innerhalb dieser
Abtastwerte Signalwechsel des empfangenen Datensignals liegen, wobei
die Phasendetektoreinrichtung durch diese Auswertung der den unterschiedlichen
Abtastphasen entsprechenden Abtastwerte Zwischensignale ableitet,
welche den Phasenfehler bei der Abtastung des empfangenen Datensignals
hinsichtlich seines Betrags und der Richtung der Abweichung klassifizieren
bzw. kennzeichnen, wobei die von der Phasendetektoreinrichtung erzeugten Zwischensignale
jeweils einer unterschiedlichen Klasse des Phasenfehlers entsprechen.
Schließlich umfasst
die Phasenauswertungseinheit auch eine Filtereinrichtung, der die
zuvor erläuterten
Zwischensignale der Phasendetektoreinrichtung zugeführt sind,
wobei die Filtereinrichtung derart ausgestaltet ist, dass sie eine
gewichtete Filterung der Zwischensignale abhängig von der jeweiligen Klasse
des Phasenfehlers, d. h. abhängig
von dem jeweiligen Zwischensignal der Phasendetektoreinrichtung,
mit jeweils voneinander unabhängigen
Filter- und Gewichtungsfunktionen durchführt und daraus ein Stellsignal zur
Nachregelung der Lage der einzelnen Abtastphasen der Abtasteinrichtung
derart erzeugt, dass der Phasenfehler bezogen auf das empfangene
Datensignal minimiert wird.
-
Durch
die vorliegende Erfindung werden somit die Vorteile des „Phase
Alignment"-Konzepts
mit den Vorteilen des „Phase
Picking"-Konzepts
vereint und gleichzeitig die Nachteile dieser beiden Konzepte vermieden.
Die erfindungsgemäße Phasenauswertungseinheit
beruht ähnlich
wie beim „Phase
Picking" auf einer Überabtastung
des empfangenen Datensignals, wobei jedoch im Gegensatz zu dem herkömmlichen „Phase
Picking"-Konzept
aus den somit gewonnenen Abtastwerten keine Phasenauswahlentscheidung
abgeleitet, sondern ähnlich
zu dem „Phase
Alignment"-Konzept
eine Stellinformation gewonnen wird, welche die Phasenlage der Abtastung
derart nachregelt, dass der Phasenfehler bezogen auf das Datensignal
minimiert wird und das regenerierte Datensignal beispielsweise an
einem oder wenigen Flipflops abgegriffen werden kann. Diese Flipflops,
welche im Prinzip Bestandteil der Datenrückgewinnungseinheit der erfindungsgemäßen Vorrichtung
sind, können – müssen jedoch
nicht – eine Teilmenge
derjenigen Flipflops sein, welche Bestandteil der erfindungsgemäßen Phasenauswertungseinheit
sind. Insgesamt ergibt sich bei einer derartigen Ausgestaltung eine
Reduktion der Anzahl der erforderlichen Flipflops, da nicht für jede erdenkliche
Phasenlage des Datensignals ein Flipflop vorgesehen werden muss.
Die erfindungsgemäß vorgeschlagene Phasenauswertungseinheit
kann selbst mit einer erheblich reduzierten Anzahl von Flipflops
auskommen, da bei größeren Phasenfehlern
auch eine gröbere
zeitliche Auflösung
zugelassen werden kann. Auf diese Weise kann man mit Hilfe der vorliegenden Erfindung
eine Minimierung des Implementierungsaufwandes und des Energieverbrauchs
erzielt werden.
-
Weitere
mit der vorliegenden Erfindung verbundene Vorteile ergeben sich
durch die unterschiedliche Gewichtung und die unterschiedliche Filterung
(sowie gegebenenfalls auch unterschiedliche Quantisierung) der verschiedenen
Phasenfehlerklassen, d. h. beispielsweise abhängig von dem Betrag und dem
Vorzeichen des Phasenfehlers kann eine unterschiedliche Filterung,
Gewichtung und/oder Quantisierung des entsprechenden Zwischensignals durchgeführt werden.
Werden die Koeffizienten der Gewichtung und die Koeffizienten der
Filterfunktionen variabel, beispielsweise programmierbar, ausgestaltet,
was insbesondere bei einer digitalen Ausführung auf einfache Weise realisiert
werden kann, lässt sich
das Verhalten der Phasenregelung auf vielseitige Weise optimal an
den jeweiligen Übertragungskanal
und die gegebenen Jitter-Toleranzen
anpassen. Bisher bekannte Phasenauswertungseinheiten sind diesbezüglich deutlich
weniger vielseitig als die erfindungsgemäße Phasenauswertungseinheit,
da diese herkömmlichen
Phasenauswertungseinheiten keine Klassen von Phasenfehlern bilden,
sondern im Wesentlichen ein den Phasenfehler repräsentierendes linear
pulsweitenmoduliertes Signal erzeugen, das einer einzigen vorgegebenen
Filterfunktion unterzogen wird. Die vorliegende Erfindung ermöglicht hingegen
eine völlig
unterschiedliche Gewichtung (auch nichtlinear und auch mit Ausblendung
besonders gestörter
Zeitabschnitte) sowie eine völlig
unterschiedliche Dynamik der Phasenauswertung abhängig von der
jeweiligen Klasse des Phasenfehlers.
-
Aus
einer Messung der Eigenschaften des jeweiligen Übertragungskanals können die
optimalen Filter- und Gewichtungskoeffizienten abgeleitet werden.
Hierzu können geeignete
Algorithmen zum Ermitteln der jeweils optimalen Koeffizienten eingesetzt werden,
wobei bis zur Entwicklung geeigneter Algorithmen in der Regel eine
Beschränkung
auf einige wenige Koeffizientensätze
genügt,
die empirisch anhand von Untersuchungen der Bitfehlerrate eines
gegebenen Übertragungskanals
gewonnen worden sind.
-
Ein
weiterer wesentlicher Unterschied zum bekannten Stand der Technik
besteht darin, dass die erfindungsgemäße Phasenauswertungseinheit
das digitale Empfangssignal über
die Abtasteinrichtung zunächst
abtastet, bevor es zu der Phasendetektoreinrichtung gelangt, d.
h. das empfangene Datensignal ist bereits zeitlich quantisiert,
so dass der daraus erkannte Phasenfehler zwangsläufig ebenfalls abhängig von
der Anzahl der unterschiedlichen Abtastphasen der Abtasteinrichtung
quantisiert ist. Dabei kann grundsätzlich eine der Anzahl der
unterschiedlichen Abtastphasen der Abtasteinrichtung entsprechender
Anzahl an Phasenlagen unterschieden werden. Obwohl im Prinzip auch
ein Betrieb mit lediglich zwei unterschiedlichen Abtastphasen denkbar
ist, werden in der Praxis zur Überabtastung
des empfangenen Datensignals bevorzugt deutlich mehr als zwei unterschiedliche
Abtastphasen eingesetzt, um somit eine hinreichend feine Auflösung des
quantisierten Phasensignals zu erhalten.
-
Ein
weiterer mit der vorliegenden Erfindung verbundener Vorteil besteht
darin, dass die nach der Überabtastung
des empfangenen Datensignals vorgesehene Phasendetektoreinrichtung
wesentlich unkritischer gegenüber
Laufzeitunterschieden ist, da die Genauigkeit im Wesentlichen durch
die Überabtastung
des Datensignals bestimmt ist. Daher können bei der Phasendetektion
verschiedene digitale Fehlerkorrekturverfahren eingesetzt werden,
wie sie beispielsweise als so genannte Blasenfehlerkorrekturverfahren
bei schnellen Analog/Digital-Wandlern zum Einsatz kommen. Durch
geeignete Ausgestaltung der logischen Verknüpfungen innerhalb der Phasendetektoreinrichtung
können
kurze hochfrequente Störungen
im Datensignal, welche nur einen Teil der Taktperiode beeinträchtigen,
jedoch bei einem herkömmlichen
flankengesteuerten Phasendetektor zu einer Fehlentscheidung führen würden, weitgehend
unterdrückt
werden.
-
Insgesamt
wird somit eine Vorrichtung zur Takt- und Datenrückgewinnung mit gewichteter
Phasenauswertung vorgeschlagen, welche das empfangene Datensignal
jeweils um den Bereich eines erwarteten Signalwechsels herum abtastet
und aus dem abgetasteten Datensignal eine Phasenfehlerinformation
gewinnt, wobei eine Einteilung des Phasenfehlers in Klassen erfolgt,
die jeweils verschiedenen zeitlichen Quantisierungen, Gewichtungen
und Filterfunktionen unterworfen werden können, so dass sich insgesamt
eine Minimierung des Implementierungsaufwandes und des Energieverbrauchs
bei gleichzeitig größtmöglicher
Flexibilität
der Vorrichtung ergibt.
-
Die
vorliegende Erfindung eignet sich bevorzugt zum Einsatz im Empfangssignalpfad
eines Transceiver-Bausteins für
drahtgebundene Datenübertragung,
ohne jedoch auf diesen bevorzugten Anwendungsbereich beschränkt zu sein.
-
Die
Erfindung wird nachfolgend näher
unter Bezugnahme auf die beigefügte
Zeichnung anhand bevorzugter Ausführungsbeispiele erläutert.
-
1 zeigt
ein vereinfachtes Blockschaltbild einer Datenrückgewinnungsvorrichtung gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung,
-
2 zeigt
ein vereinfachtes Blockschaltbild einer Datenrückgewinnungsvorrichtung gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung,
-
3 zeigt
eine Darstellung zur Verdeutlichung einer gemäß 1 und 2 durchgeführten Überabtastung
eines empfangenen Datensignals,
-
4 zeigt
eine stark vereinfachte schematische Darstellung einer in 1 und 2 dargestellten
Abtasteinrichtung und Phasendetektoreinrichtung,
-
5 zeigt
eine beispielhafte digitale Realisierung der Abtasteinrichtung,
und
-
6 zeigt
eine beispielhafte analoge Realisierung der Abtasteinrichtung.
-
Bei
der in 1 gezeigten CDR-Schaltungsanordnung wird ein empfangenes
Datensignal DATA zunächst
von einer Einrichtung 6 aufbereitet, was gewöhnlich durch
zeitkontinuierliche Verstärker 11,
Begrenzer, Entzerrer bzw. Filter 12 etc. erfolgt, bevor
es der eigentlichen Takt- und Datenrückgewinnung unterworfen wird.
Das auf diese Weise aufbereitete Datensignal wird in Form seiner
differenziellen Teilsignale D+ und D– einer Datenrückgewinnungseinheit 4 zugeführt, welche
durch Abtastung des empfangenen und aufbereiteten Datensignals die
ursprünglich gesendeten
Daten regeneriert bzw. rückgewinnt,
wobei die regenerierten Daten in 1 mit DATA' bezeichnet sind.
Zur Ermittlung der geeigneten Abtastphase der Datenrückgewinnungseinheit 4 ist
eine Phasenauswertungseinheit vorgesehen, welche eine Abtasteinrichtung 1,
eine Phasendetektoreinrichtung 2 und eine Filtereinrichtung 3 umfasst.
-
Der
Abtasteinrichtung 1 sind mehrere Abtast- bzw. Taktphasen
P0–P6
zugeführt,
welche von einer Abtastphasenerzeugungseinrichtung 5 generiert
werden. Diese Abtastphasenerzeugungseinrichtung 5 umfasst
einen Phasenregelkreis („Phase
Locked Loop", PLL)
oder Verzögerungsregelkreis
(„Delay
Locked Loop", DLL) 9,
dem ein Phaseninterpolator zur Interpolation der von dem Phasen-
oder Verzögerungsregelkreis 9 bereitgestellten
Phaseninformation PH1–PH3
nachgeschaltet ist. Der Phasen- oder Verzögerungsregelkreis 9 wird
mit einem Referenztakt CLKREF betrieben. Die Phasenlage wird durch
ein Stellsignal ΔP
ausgewählt,
welches bei dem in 1 gezeigten Ausführungsbeispiel über einen
Strom/Spannung-Umsetzer 7 dem Phaseninterpolator 10 zugeführt ist.
-
Die
Abtasteinrichtung 1 empfängt neben den Abtastphasen
P0–P6
auch das aufbereitete Datensignal in Form seiner differenziellen
Teilsignale D+, D–.
Die Abtasteinrichtung 1 tastet das empfangene Datensignal
gesteuert durch die Abtastphasen P0–P6 ab und regeneriert die
somit gewonnenen Abtastwerte nötigenfalls
auf einen digitalen Logikpegel, wobei die somit abgetasteten und
regenerierten digitalen Abtastwerte A0–A6 über entsprechende Ausgänge der
Phasendetektoreinrichtung 2 zur Verfügung gestellt werden.
-
Die
Phasendetektoreinrichtung 2 ist eingangsseitig mit den
Ausgängen
der Abtasteinrichtung 1 verbunden und empfängt somit
die den einzelnen Abtastphasen P0–P6 entsprechenden Abtastwerte
A0–A6
des empfangenen Datensignals. Die Phasendetektoreinrichtung 2 stellt
durch Auswertung dieser Abtastwerte A0–A6 fest, ob zwischen diesen Abtastwerten
Signalwechsel des empfangenen Datensignals liegen, und leitet daraus
Zwischensignale UP1–UP3,
DN1–DN3,
ERROR, welche den bei der Abtastung des empfangenen Datensignals
vorliegenden Phasenfehler sowohl betragsmäßig als auch bezüglich der
Richtung der Phasenabweichung klassifizieren.
-
Die
von der Phasendetektoreinrichtung 2 somit erzeugten Zwischensignale
werden der Filtereinrichtung 3 zugeführt, welche diese Zwischensignale abhängig von
der jeweiligen Klasse des Phasenfehlers filtert und gewichtet und
daraus das Stellsignal ΔP
für die
Abtastphasenerzeugungseinrichtung 5 erzeugt, wobei dieses
Stellsignal ΔP
dazu geeignet ist, die Lage der Abtastphasen P0–P6 in Bezug auf das empfangene
Datensignal derart nachzuregeln, dass der Phasenfehler in Bezug
auf das empfangene Datensignal minimiert wird.
-
Bei
dem in
1 gezeigten Ausführungsbeispiel ist die Filtereinrichtung
3 als
zeitkontinuierliches analoges Filter ausgeführt, d. h. das von der Filtereinrichtung
3 erzeugte
Stellsignal ΔP
ist von analoger Natur. Für
die einzelnen Zwischensignale UP1–UP3 und DN1–DN3 der
Phasendetektoreinrichtung
2 sind jeweils separate analoge
Filter
13 in Form von Tiefpassfiltern LP1–LP3 mit Übertragungsfunktionen H
1(s) – H
3(s) vorgesehen. Die Übertragungsfunktionen der einzelnen
Tiefpassfilter lassen sich wie folgt darstellen:
-
Dabei
bezeichnet Ki den jeweiligen Übertragungsfaktor
und Ti die jeweilige Zeitkonstante. Die Zwischensignale
UP1–UP3
und DN1–DN3
der Phasendetektoreinrichtung 2 klassifizieren den Phasenfehler
der Abtasteinrichtung 1 betragsmäßig sowie hinsichtlich der
Richtung der Phasenabweichung. Die Zwischensignale UPi und DNi bezeichnen
vorzugsweise betragsmäßig denselben
Phasenfehler, jedoch mit unterschiedlichen Vorzeichen. Aus 1 ist
ersichtlich, dass für
UP1 und DN1, UP2 und DN2 bzw. UP3 und DN3 vorzugsweise jeweils Tiefpassfilter 3 mit
der selben Übertragungsfunktion
vorgesehen sind. Die Ausgangssignale der einzelnen Filter 13 werden
mit Hilfe von Addierern 14 gewichtet addiert, so dass ausgangsseitig
das Stellsignal ΔP
ausgegeben wird.
-
Bei
dem in 2 gezeigten Ausführungsbeispiel ist die Filtereinrichtung 3 digital
mit Übertragungsfunktionen
H1(z) – H3(z) ausgestaltet, d. h. das von der Filtereinrichtung 3 erzeugte
Stellsignal ΔP
ist eine digitale Größe und wird
bei dem dargestellten Ausführungsbeispiel
von einem Aufwärts/Abwärts-Zähler 15 erzeugt.
Bei dem digitalen Stellsignal ΔP
handelt es sich somit um den Zählerstand
des Aufwärts/Abwärts-Zählers 15.
Digitale Zähler
eignen sich hervorragend zum Integrieren der Phaseninformation,
ohne dass dabei ein Drift auftritt, wenn der Datenstrom über längere Zeit
keine Signalwechsel aufweist. Sogar etwaige Abweichungen der Sende- und
Empfangsfrequenz können
in solchen digitalen Ausbildungen durch regelmäßiges Erhöhen bzw. Erniedrigen des Zählerstandes
auf robuste Weise korrigiert werden. In den meisten praktischen
Fällen
wird daher das in 2 gezeigte Ausführungsbeispiel
bevorzugt werden. Das digitale Stellsignal ΔP wird gemäß 2 einer
Interpolatorsteuereinheit 8 zugeführt, deren Ausgangssignal über einen
Digital/Analog-Wandler den Phaseninterpolator 10 steuert.
-
Nachfolgend
soll unter Bezugnahme auf 3 die grundsätzliche
Funktionsweise der Phasendetektoreinrichtung 2 erläutert werden.
-
In 3 sind
die beiden differenziellen Teilsignale D+, D– des empfangenen und aufbereiteten Datensignals
DATA dargestellt, wobei innerhalb des in 3 gezeigten
Signalausschnitts ein Signalwechsel auftritt. Wie bereits erläutert worden
ist, wird das Datensignal von der Abtasteinrichtung 1 mit
den unterschiedlichen Abtastphasen P0–P6 abgetastet. Diese Abtastphasen
müssen – wie bei
dem in 3 gezeigten Beispiel – nicht unbedingt äquidistant
sein. Ein großer
Phasenfehler kann ohne wesentliche Einbußen der Qualität der Takt-
und Datenrückgewinnung
auch einer gröberen
Quantisierung als ein kleiner Phasenfehler unterworfen werden. Auf
diese Weise müssen
weniger Abtastphasen erzeugt und weniger Abtastungen vorgenommen
werden als bei einer äquidistanten
Abtastung, was den Realisierungsaufwand und die Leistungsaufnahme
entsprechend senkt.
-
Die
Phasedetektoreinrichtung 2 kann die Phasenfehlerinformation
durch einen logischen Vergleich (beispielsweise mit Hilfe einer
logischen XOR-Verknüpfung)
der entsprechenden aufeinanderfolgenden Abtastwerte A0–A6 gewinnen.
Läge der
Signalwechsel des Datensignals beispielsweise zwischen den Abtastphasen
P0 und P1, so wäre
das Ergebnis dieses logischen Vergleichs mit Hilfe einer XOR-Verknüpfung „wahr", und alle anderen
Verknüpfungen
benachbarter Abtastphasen wären „unwahr". Werden sämtliche
möglichen
Signalwechsel zwischen den Abtastphasen P0 und P6 unter der Annahme,
dass maximal ein Signalwechsel und keine Störung auftritt, in eine Tabelle
eingetragen, ergeben sich für
die entsprechenden Abtastwerte A0–A6 folgende Bitmuster:
0000000
1000000
1100000
1110000
1111000
1111100
1111110
1111111
0111111
0011111
0001111
0000111
0000011
0000001
-
Jedem
dieser Bitmuster kann ein Phasenfehler zugeordnet werden, wobei
die Phasenfehler für die
Bitmuster 0000000 und 1111111 unbekannt sind, da diese Bitmuster
keinen Signalwechsel bezeichnen. Wird darüber hinaus angenommen, dass
die ideale Lage für
den Signalwechsel bei der Abtastphase P3 wäre, lassen sich beispielsweise
folgende Klassen von Phasenfehlern bilden:
DN3 = {1000000,
0111111}
DN2 = {1100000, 0011111}
DN1 = {1110000, 0001111}
UP1
= {1111000, 0000111}
UP2 = {1111100, 0000011}
UP3 = {1111110,
0000001}
-
Die
Klassen DN3, UP3 stellen dabei jeweils den größten Phasenfehler dar, während die
Klassen DN1 und UP1 jeweils den kleinsten Phasenfehler darstellen.
Die Signale UPi und DNi beziehen sich jeweils auf die absolute Lage
des Phasenfehlers in Bezug auf die Abtastphase P3, wobei bei einem
Phasenfehler der Klasse UPi die Abtastphasen vorgestellt und bei
einem Phasenfehler der Klasse DNi zurückgestellt werden müssen. Eine
Zurückstellung
der Abtastphasen entspricht gemäß 3 einer
Verschiebung der Abtastphasen in Pfeilrichtung nach rechts, während eine
Vorstellung der Abtastphasen gemäß 3 einer
Verschiebung der Abtastphasen nach links entspricht. Selbstverständlich ist
auch eine beliebig andere Codierung der Phasenfehlerklassen möglich.
-
Das
zuvor erläuterte
idealisierte Beispiel macht klar, wie die Phasendetektoreinrichtung 2 die Phasenlage
bewerten und klassifizieren kann, wenn keine Störungen vorliegen. Liegen dagegen
Störungen
vor, könnte
es zu Fehlbewertungen der Phasenlage bzw. des Phasenfehlers kommen.
-
Hierzu
sei jedoch bemerkt, dass es sich bei den zuvor erläuterten
Bitmustern um einen sogenannten gefalteten Thermometercode handelt,
wie er in der Komparatorbank von Faltungs-Analog/Digital-Wandlern
auftritt. Gäbe
es keine Signalinversion, würde
es sich um einen gewöhnlichen
Thermometercode handeln, wie er in Flash-Analog/Digital-Wandlern auftritt.
Zu derartigen Thermometercodes gibt es eine Vielzahl von bekannten
Verfahren, welche innerhalb derartiger Thermometercodes auftretende
Fehler, welche in der Literatur meistens als „Blasenfehler" bezeichnet werden,
korrigieren können.
Dabei kommen in der Regel kombinatorische Schaltungen zum Einsatz,
welche drei oder mehr benachbarte Bits eines Bitmusters bewerten,
um einen Signalwechsel auch bei fehlerhaften, d. h. gestörten Bitmustern,
sicher zu erkennen. Im Rahmen der vorliegenden Erfindung können derartige
bekannte Verfahren zur Korrektur von fehlerhaften Bitmustern angewendet werden.
Würde beispielsweise
infolge von Störungen das
Bitmuster 1010000 auftreten, könnte
mit diesen Fehlerkorrekturverfahren die „Blase" auf dem zweiten Bit von links festgestellt
und vor einer weiteren Decodierung zunächst nach links verschoben
werden. Es entstünde
somit infolge dieser Fehlerkorrektur das korrigierte Bitmuster 1100000,
das anschließend
der Phasenfehlerklasse DN2 zugeordnet werden kann. Bei sehr gestörten Bitmustern,
beispielsweise dem Bitmuster 1010100, empfiehlt sich dagegen der
Verzicht auf eine Phasendetektion aufgrund dieses Bitmusters, und
es kann stattdessen ein Fehlersignal, welches in der Zeichnung mit
ERROR bezeichnet ist, abgegeben werden.
-
Anhand
der obigen Beschreibung ist es für einen
Fachmann sicherlich möglich,
die für
die jeweilige Anwendung optimale kombinatorische Funktion zur Realisierung
der Phasendetektoreinrichtung abzuleiten.
-
In 4 ist
nochmals stark vereinfacht das Zusammenwirken der Abtasteinrichtung 1 und
der Phasendetektoreinrichtung 2 dargestellt.
-
5 zeigt
beispielhaft eine digitale Realisierung der Abtasteinrichtung 1,
wobei einer Vielzahl von D-Flipflops 16 an ihren Daten-
oder D-Eingängen das
empfangene Datensignal DATA zugeführt wird, während an die Takteingänge die
verschiedenen Abtastphasen P0–P6
angelegt sind. Die Daten- oder Q-Ausgänge dieser
D-Flipflops 16 bilden die Ausgänge der Abtasteinrichtung 1 und
stellen die entsprechenden Abtastwerte A0–A6 zur Verfügung. Über ein Rücksetzsignal RESET
können
die einzelnen D-Flipflops 16 gelöscht und zurückgesetzt
werden. Äquivalent
zu sehr fein abgestuften Abtastphasen können bei einer schaltungstechnischen
Realisierung auch Laufzeiten auf Takt- und Datenleitungen ausgenutzt werden,
um die Zahl der erforderlichen Takt- oder Abtastphasen zu reduzieren,
was jedoch nicht in einem beliebigen Umfang möglich ist, da diese Laufzeiten
in der Regel nicht abstimmbar sind.
-
6 zeigt
beispielhaft eine analoge Realisierung der Abtasteinrichtung 1,
wobei in diesem Fall die Abtasteinrichtung 1 die Funktion
eines elektronischen Kommutators 17 ausübt, welcher das empfangene
Datensignal DATA (das in 6 auch in Form einer entsprechenden
Signalquelle dargestellt ist) zeitlich nacheinander über regenerative
Latchschaltungen 18 auf die einzelnen Ausgänge der
Abtasteinrichtung 1 leitet (die in 6 dargestellten
unteren Signalausgänge
dieses elektronischen Kommutators 17 sind bei dem dargestellten
Ausführungsbeispiel für die Ermittlung
der Phasenfehlerinformation ohne Bedeutung). Jede regenerative Latchschaltung 18 kann
beispielsweise den in 6 dargestellten Schaltungsaufbau
mit symmetrisch verschalteten Widerständen 19 und Transistoren 20 aufweisen.
Unmittelbar nachdem die jeweilige regenerative Latchschaltung 18 wieder
vom Datensignal DATA getrennt worden ist, wird die regenerative
Latchschaltung 18 getaktet und somit die dieser regenerativen
Latchschaltung zugeführten
Abtastwerte an den differenziellen Ausgängen auf den vollen digitalen
Signalhub regeneriert. Eine derartige Ausbildung der Abtasteinrichtung 1 ist
besonders dann vorteilhaft, wenn das empfangene Datensignal vor
einer Abtastung nicht auf den vollen digitalen Signalhub verstärkt werden kann.
Wie in 6 anhand der regenerativen Latchschaltung 18 dargestellt
ist, ist der Aufbau der Abtasteinrichtung entsprechend den differenziellen
Teilsignalen D+, D– des
empfangenen Datensignals voll differenziell.
-
Die
Datenrückgewinnungseinheit 4 der
in 1 oder 2 gezeigten CDR-Schaltungsanordnung
kann zur eigentlichen Datenrückgewinnung
das empfangene und aufbereitete Datensignal mit einer der von der
Phasenauswertungseinheit, welche die Abtasteinrichtung 1,
die Phasendetektoreinrichtung 2, die Filtereinrichtung 3 und
die Abtastphasenerzeugungseinrichtung 5 umfasst, nachgeregelten
Abtastphasen P0–P6
abtasten. Es ist jedoch nicht erforderlich, dass das empfangene
Datensignal von der Datenrückgewinnungseinheit 4 genau
mit einer dieser Abtastphasen abgetastet wird, d. h. es ist nicht
erforderlich, das einer der Ausgänge
der Abtasteinrichtung 1 das einsynchronisierte und rückgewonnene Datensignal
führt.
Tatsächlich
genügt
es, wenn in der Abtasteinrichtung 1 nur Abtastzeitpunkte
um die Zeit der erwarteten Signalwechsel herum realisiert werden,
während
der (oder die) Abtastzeitpunkte für die Rückgewinnung des Datensignals
bezogen auf den jeweiligen Zeitpunkt des Signalwechsels bzw. bezogen
auf die ideale Abtastphase P3 im Idealfall zeitlich um eine halbe
Taktperiode verzögert
liegen sollte. Gerade bei Kommunikationssystemen mit größeren horizontalen
Augenöffnungen
wäre es
eine Energieverschwendung, die Mitte des Datenauges zeitlich äußerst fein
quantisiert abzutasten, das sich hier mit Sicherheit keine Information über die
Phasenlage gewinnen ließe.
Die bisher bekannten und auf Überabtastung
basierenden „Phase
Picking"-CDR-Schaltungsanordnungen
müssen
prinzipbedingt jedoch gerade dies tun, da ihr Abtastraster gleichzeitig
die feinst mögliche
Quantisierung des Phasensignals bestimmt. Hieraus ergibt sich die Überlegenheit
der vorliegenden Erfindung hinsichtlich des Implementierungsaufwandes
und des Energieverbrauchs gegenüber
den bisher bekannten CDR-Schaltungsanordnungen.
