DE3442613A1 - Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge - Google Patents

Description

Siemens Aktiengesellschaft Unser Zeichen Berlin und München VPA 64 ρ 1 Q 3 7 nr

Synchronisierstufe zur Gewinnung eines Synchronisiersignals

mit geringem Jitter aus einer biternären Datenfolge

Die Erfindung betrifft eine Synchronisierstufe gemäß dem Oberbegriff des Patentanspruchs 1.

Bei der digitalen Übertragungstechnik werden als Übertragungsstrecke Leitungen, Lichtwellenleiter und Richtfunkstrecken verwendet, über die digitalisierte Analogsignale sowie Daten übertragen werden. Zur Verbindung von weit auseinanderliegenden Punkten müssen mehrere Übertragungsstrecken hintereinander geschaltet werden, wobei die einzelnen Übertragungsstrecken durch sogenannte Regenerierverstärker verbunden sind. Die Regenerierverstärker dienen dazu, daß auf der ankommenden Übertragungsstrecke empfangene Signal in seiner Form zu regenerieren, auf eine vorbestimmte Signalstärke zu verstärken, und auf der abgehenden Übertragungsstrecke auszusenden.

Regenerierverstärker in der Richtfunktechnik sind aus der Beschreibung zum Richtfunkgerät FM 7200 der Firma Siemens bekannt.

Es ist allgemein üblich, die digitalen Signale mit einer begrenzten Bandbreite auf die Übertragungsstrecke zu geben. Aufgrund der Bandbegrenzung entsteht in Abhängigkeit von der Bitrate einer binären Datenfolge am empfangsseitigen Ende der Übertragungsstrecke eine binäre oder eine biternäre Datenfolge. Im folgenden wird der Fall betrachtet, daß der Regenerierverstärker über die Übertragungsstrecke eine biternäre Datenfolge empfängt.

Kro 1 Ktz / 19.11.1984

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Die biternäre Datenfolge nimmt abwechselnd, bezogen auf eine Nullinie, vier verschiedene Amplitudenwerte an. Dies sind ein maximaler positiver und ein maximaler negativer Amplitudenwert, sowie ein positiver und ein negativer Amplitudenwert. Die beiden letzteren Werte sind deutlich geringer als der maximale positive bzw. negative Amplitudenwert. Die bitanäre Datenfolge weist lange und kurze Flanken auf, wobei eine lange Flanke einen maximalen und einen minimalen Amplitudenwert miteinander verbindet und eine kurze Flanke einen maximalen positiven bzw. maximalen negativen Amplitudenwert mit einem negativen bzw. positiven Amplitudenwert verbindet. Die Steilheit dieser Flanken ist abhängig von der Bitrate der biternären Datenfolge.

Aufgrund der Dämpfung auf der Übertragungsstrecke sind die Flanken der biternären Datenfolge verjittert, das heißt, sie bilden beispielsweise bei der Darstellung auf einem Oszillographen keine schmale Linie, sondern eine verbreiterte. Um im Regenerierverstärker aus der empfangenen biternären Datenfolge wieder die ursprüngliche binäre Datenfolge regenerieren zu können, muß aus der ankommenden biternären Datenfolge der Bittakt zurückgewonnen werden.

Es ist denkbar, die biternäre Datenfolge auf ihrer Nullinie abzutasten, und dadurch Synchronisierimpulse zur Regenerierung des Bittaktes zu gewinnen. Dieses Verfahren liefert bei langen Flanken der biternären Datenfolge ein fast exaktes Ergebnis, nicht aber bei den kurzen Flanken. Diese sind nämlich stark verjittert. Es ist weiter denkbar,

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die biternäre Datenfolge mit Schwellwertverstärkern abzutasten, deren Schwellwerte etwa in der Mitte zwischen dem maximalen positiven Amplitudenwert bzw. dem maximalen negativen Amplitudenwert und der Nullinie liegen. In beiden Fällen sind die Ergebisse ungenau, da, wie schon ausgeführt, die Flanken von der Form der binären Datenfolge, das heißt vom Datenstrom abhängig sind.

Der Erfindung liegt die Aufgabe zugrunde, eine Synchronisierstufe anzugeben, mit der aus einer biternären Datenfolge ein Synchronisiersignal gewonnen wird, das unabhängig von der Verjitterung und dem Datenstrom der biternären Datenfolge ist.

Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles erläutert. Dabei zeigen

Fig. 1 einen Regenerierverstärker mit der erfindungsgemäßen Synchronisierstufe, und

Fig. 2 einige Impulsfolgen auf Leitungen der erfindungsgemäßen Sychronisierstufe.

In Fig. 1 ist ein Regerierverstärker R dargestellt, der von einer Übertragungsstrecke US eine biternäre Datenfolge TD empfängt, und an eine Datensenke DS eine binäre Datenfolge BD abgibt. Die Übertragungsstrecke US kann beispielweise ein Lichtwellenleiter sein. Die Datensenke DS kann beispielsweise ein Fernschreiber oder eine

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weitere Übertragungsstrecke sein. Der Regenerierverstärker R enthält die erfindungsgemäße Synchronisierstufe S, einen Taktgenerator TG, einen Regenerator RG und zwei Inverter II, 12.

Die Synchronisierstufe S enthält einen ersten, einen zweiten und einen dritten Komparator Kl, K2, K3, erste, zweite und dritte Verzögerungsstufen Vl, V2, V3, ein erstes und ein zweites UND-Verknüpfungsglied UDl, UD2, ein ODER-Verknüpfungsglied OD und eine Pulsformerstufe PF.

Die von der Übertragungsstrecke US abgegebene biternäre Datenfolge TD liegt am nicht invertierenden Eingang des ersten Komparators Kl, über die zweite Verzögerungsstufe V2 am nicht invertierenden Eingang des zweiten Komparators K2, und am invertierenden Eingang des dritten Komparators K3 an. An den jeweils anderen Eingängen der Komparatoren Kl bis K3 liegt eine erste, zweite und dritte Referenzspannung URl bis UR3 an. Mit den Eingängen des ersten UND-Verknüpfungsgliedes UDl sind die Ausgänge des ersten und des zweiten Komparators Kl, K2 direkt und der Ausgang des dritten Komparators K3 über die dritte Verzögerungsstufe V3 verbunden. Mit den Eingängen des zweiten UND-Verknüpfungsgliedes UD2 sind die Ausgänge des zweiten und des dritten Komparators Kl, K2 direkt und der Ausgang des ersten Komparators Kl über die erste Verzögerungsstufe Vl verbunden. Der Ausgang des zweiten Komparators K2 ist hierbei mit einem invertierenden Eingang des zweiten UND-Verknüpfungsgliedes UD2 verbunden. Die Ausgänge der beiden UND-Verknüpfungsglieder UDl, UD2 sind über das ODER-Verknüpfungsglied OD mit der Pulsformerstufe PF verbunden.

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Die Pulsformerstufe PF, die ein Synchronisiersignal SS abgibt, ist beispielsweise durch eine monostabile Kippstufe realisiert, die bei einer ansteigenden Flanke einen kurzen positiven Impuls mit einer Impulsdauer T abgibt.

Das von der Impulsformerstufe PF abgegebene Synchronisiersignal SS liegt am Taktgenerator TG an. Der Taktgenerator TG enthält einen Oszillator OS und eine Phasenregelschleife PR. Der Oszillator OS des Taktgenerators TG gibt eine Taktimpulsfolge TF ab. Durch das Synchronisiersignal SS wird über die Phasenregelschleife PR, die beispielsweise durch eine PLL-Regelung realisiert ist, die Taktimpulsfolge TF synchronisiert.

Weiter sind die Ausgänge des ersten und des dritten Komparators Kl, K3 über jeweils einen Inverter II, 12 mit dem Regenerator RG verbunden. Der Regenerator RG ist durch ein JK-Flipflop realisiert, wobei der erste Komparator Kl über den Inverter Il mit dem J-, und der zweite Komparator K2 über den Inverter 12 mit dem

'K-Eingang verbunden ist. An einem mit dem entsprechenden Symbol gekennzeichneten Takteingang des Regenerators RG liegt die vom Taktgeber TG abgegebene Taktimpulsfolge TF an. Von einem invertierenden Ausgang Q des Regenerators RG wird die aus der biternären Datenfolge TD regenerierte binäre Datenfolge BD abgegeben.

In Fig. 2 sind Impulse auf einigen Leitungen des Regenerierverstärkers R dargestellt. Diese sind im einzelnen:

in Zeile 1 die von der Übertragungsstrecke US abgegebene biternäre Datenfolge TD, in Zeile 2 das Ausgangssignal vom ersten Komparator Kl, in Zeile 3 das Ausgangssignal der ersten Verzögerungsstufe Vl, in Zeile 4 das Ausgangssignal der zweiten Verzögerungsstufe V2, in Zeile das Ausgangssignal des zweiten Komparators K2, in Zei-

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le 6 das Ausgangssignal des dritten Komparators K3, in Zeile 7 das Ausgangssignal der dritten Verzögerungsstufe V3, in Zeile 8 das Ausgangssignal der Pulsformerstufe PF, in Zeile 9 die vom Regenerator RG abgegebene binäre Datenfolge BD, und in Zeile 10 die vom Taktgenerator TG abgegebene Taktimpulsfolge TF.

Im folgenden wird die Wirkungsweise der in Fig. 1 dargestellten Synchronisierstufe S auch unter Bezugnahme auf die Fig. 2 erläutert.

Durch die Komparatoren Kl bis K3 sind drei Schwellwertschalter realisiert, die bei einem Über- bzw. Unterschreiten der zugehörigen Schwellwerte Sl bis S3 durch die biternäre Datenfolge TD ansprechen, das heißt, ihren binären Ausgangszustand ändern. Die Schwellwerte Sl bis S3 sind durch die Referenzspannungen URl bis UR3 festgelegt. Der zweite Schwellwert S2 entspricht hierbei der Nullinie der biternären Datenfolge TD, der erste Schwellwert Sl liegt etwa in der Mitte zwischen der Nullinie und dem maximalen Wert, und der dritte Schwellwert S3 zwischen der Nullinie und dem minimalen Wert der biternären Datenfolge TD. Zu Zeitpunkten ti bis tll (Fig. 2, Zeile 1) erfolgt jeweils ein Ansprechen einer der Schwellwertverstärker, das heißt der Komparatoren Kl bis K3. Der erste und der zweite Komparator Kl und K2 sind derart beschaltet, daß sie an ihrem Ausgang einen der logischen 1 entsprechenden Pegel abgeben, solange der Amplitudenwert der biternären Datenfolge TD den ersten bzw. zweiten Schwellwert Sl, S2 nicht unterschreitet. Der dritte Komparator K3 ist derart beschaltet, daß er an seinem Ausgang einen der logischen 1 entsprechenden Pegel abgibt, solange der Amplitudenwert der biternären Datenfolge TD den dritten Schwellwert S3 nicht überschreitet.

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Der erfindungsgemäßen Synchronisierstufe S liegt der Gedanke zugrunde, daß nur bei langen Flanken, das heißt bei Flanken zwischen einem minimalen und einem maximalen Amplitudenwert der biternären Datenfolge TD, durch das Ansprechen des zweiten Komparators K2 das Synchronisiersignal SS abgegeben wird. Eine lange Flanke ist dadurch gekennzeichnet, daß dem Ansprechen des zweiten Komparators K2 ein Ansprechen des ersten bzw. dritten Komparators Kl, K3 vorausgeht, und ein Ansprechen des dritten bzw. ersten Komparators K3, Kl nachfolgt.

Die ansteigenden Flanken des Synchronisiersignals SS sind durch die Zeitpunkte t2, t3, t4, t7 und tlO (Fig.2, Zeile 1) bestimmt, zu denen ein Ansprechen des zweiten Komparators K2 erfolgt, wobei der Wechsel des Ausgangssignals des zweiten Komparators K2 (Fig.2, Zeile 5) jeweils verzögert um die zweite Verzögerungszeit T2 erfolgt. Am zweiten Komparator K2 liegt die biternäre Datenfolge TD verzögert um die zweite Verzögerungszeit T2 an. Die zweite Verzögerungszeit T2 ist derart gewählt, daß bei einer langen ansteigenden bzw. abfallenden Flanke der binären Datenfolge TD, beispielsweise einem Ansprechen des zweiten Komparators K2 zum Zeitpunkt t7 bzw. tlO, innerhalb der zweiten Verzögerungszeit T2 ein Ansprechen des ersten bzw. dritten Komparators Kl, K3 nachfolgt. Die zweite Verzögerungszeit T2 darf nicht kleiner sein als die Zeitdifferenz zwischen dem aufeinanderfolgenden Ansprechen des ersten und dritten bzw. dritten und ersten Komparators Kl, K3 (tll-t9 bzw. t8-t6 siehe Fig.2, Zeile 1).

Über die beiden UND-Verknüpfungsglieder UDl und UD2 wird das Ansprechen des zweiten Komparators K2 nur dann

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über das ODER-Verknüpfungsglied OD an die Pulsformerstufe PF gegeben, wenn an den jeweils beiden anderen Eingängen der UND-Verknüpfungsglieder UDl und UD2 ein der logischen 1 entsprechender Pegel anliegt. Diese Bedingung ist bei einer langen Flanke erfüllt, und zwar zum Zeitpunkt t7+T2 für das erste UND-Verknüpfungsglied UDl (Fig.2, Zeilen 3,4,7) und zum Zeitpunkt tlO+T2 für das zweite UND-Verknüpfungsglied UD2 (Fig.2, Zeilen 3,4,6).

Zum Zeitpunkt t7 + T2 liegt über die dritte Verzögerungsstufe V3 ein der logischen 1 entsprechender Pegel am ersten UND-Verknüpfungsglied UDl an. Die dritte Verzögerungszeit T3, und ebenfalls die erste Verzögerungszeit Tl sind derart gewählt, daß bei einer langen Flanke der biterären Datenfolge TD das Ansprechen des dritten bzw. ersten Komparators K3, Kl noch zum Zeitpunkt t7+T2 bzw. tlO+T2, d.h. zum Zeitpunkt des nachfolgenden Ansprechens des zweiten Komparators K2, durch einen der logischen 1 entsprechenden Pegel am Ausgang der dritten bzw. ersten Verzögerungsstufe Vl, V3 ablesbar ist.

Zum Zeitpunkt t7+T2 gibt der Ausgang des ersten Komparators Kl einen der logischen 1 entsprechenden Pegel an das erste UND-Verknüpfungsglied UDl, so daß zum Zeitpunkt t7+T2 eine ansteigende Flanke Fl des Ausgangssignals des zweiten Komparators K2 vom ersten UND-Verknüpfungsglied UDl über das ODER-Verknüpfungsglied OD an die Pulsformerstufe PF gegeben wird.

Zum Zeitpunkt tlO+T2 liegt über die erste Verzögerungsstufe Vl ein der logischen 1 entsprechender Pegel am

zweiten UND-Verknüpfungsglied UD2 an. Zum Zeitpunkt tlO+T2 gibt der Ausgang des dritten Komparators K3 einen der logischen 1 entsprechenden Pegel an das zweite UND-Verknüpfungsglied UDl, so daß zum Zeitpunkt tlO+T2 eine abfallende Flanke F2 des Ausgangssignals des zweiten Komparators K2 vom zweiten UND-Verknüpfungsglied UD2 invertiert als eine ansteigende Flanke über das ODER-Verknüpfungsglied OD an die Pulsformerstufe PF gegeben wird.

Durch die ansteigende Flanke Fl bzw. abfallende Flanke F2 des zweiten Komparators K2 zu den Zeitpunkten t7+T2 bzw. tlO+T2 wird auf Grund der in beiden Fällen vom ODER-Verknüpfungsglied OD abgegebenen ansteigenden Flanke von der Pulsformerstufe PF das Synchronisiersignal SS mit der Impulsdauer T abgegeben. Mit der ansteigenden Flanke des Synchronisiersignals SS wird die vom Taktgenerator TG abgegebene Taktimpulsfolge TF (Fig.2, Zeile 10) synchronisiert. Zur zeitlichen Anpassung der Taktimpulsfolge TF an die biternäre Datenfolge TD wird das Synchronisiersignal SS beispielsweise in einem Schieberegister verzögert. Dieses Schieberegister ist nicht dargestellt, da es für die Erfindung von untergeordneter Bedeutung ist.

Bei der Regenerierung der binären Datenfolge BD (Fig.2, Zeile 9) aus der biternären Datenfolge TD wurde angenommen, daß im Regenerator RG die biternäre Datenfolge TD über die Komparatoren Kl und K3 sowie die Inverter Jl und 32 mit den ansteigenden Flanken der Taktimpulsfolge TF abgetastet wird.

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Bei der zweiten Verzögerungsstufe V2 handelt es sich um einen analogen Baustein. Dieser weist gegenüber digitalen Bausteinen den Vorteil auf, daß die zweite Verzögerungszeit T2, insbesondere das Ansprechen des zweiten Komparators K2 exakter eingehalten werden. Die erste und die dritte Verzögerungsstufe Vl, V3 können durch digitale Bausteine realisiert sein.

5 Patentansprüche
2 Figuren

Bezugszeichenliste

US	Übertragungsstrecke
DS	Datensenke
TG	Taktgenerator
PR	Phasenregelschleife
OS	Oszillator
11,12	Inverter
TD	Biternäre Datenfolge
BD	Binäre Datenfolge
tl-tll	Zeitpunkte
R	Regenerierverstärker
RG	Regenerator
TF	Taktimpulsfolge
T	Impulsdauer
Fl, F2	Flanken
S1-S3	Schwellwerte
S	Synchronisierstufe
SS	Synchronisiersignal
V1-V3	Verzögerungsstufen
T1-T3	Verzögerungszeiten
K1-K3	Komparatoren
UR1-UR3	Referenzspannungen
UDl,UD2	Und-Verknüpfungsglieder
OD	Oder-Verknüpfungsglied
PF	Pulsformerstufe

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Claims (5)

VPA 84 P ί 9 3 7 DE Patentansprüche

1. Synchronisiertstufe (SS) in einem Regenerierverstärker (R) auf der Empfangsseite einer Übertragungsstrecke (US) zur Gewinnung eines Synchronisiersignals (SS) aus einer biternären Datenfolge (TD) für die Synchronisation eines im Regenerierverstärker (R) (RG) angeordneten Taktgenerators (TG), gekennzeichnet durch einen ersten, einen zweiten und einen dritten, jeweils einem ersten, einem zweiten und einem dritten Schwellwert (Sl bis S3) zugeordneten Schwellwertschalter (Komparatoren Kl bis K3), wobei nur bei langen Flanken der biternären Datenfolge (TD) pro Flanke ein Ansprechen aller drei Schwellwertschalter erfolgt,

durch eine erste, eine zweite und eine dritte, jeweils den Schwellwertschaltern zugeordnete Verzögerungsstufe (Vl bis V3), und
durch eine Verknüpfungslogik die bei einem Ansprechen aller drei Schwellwertschalter pro Flanke das Synchronisiersignal (SS) abgibt, wobei der Zeitpunkt für die Startflanke des Synchronisiersignals (SS) bezogen ist auf den Zeitpunkt, bei dem ein Ansprechen des zweiten Schwellwertschalters, dessen zugehöriger Schwellwert (S2) der Nullinie entspricht, erfolgt.

2. Synchronisierstufe (SS) nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Verzögerungsstufe (V2) ein analoger, dem zweiten Schwellwertschalter vorgeschalteter Baustein ist,

daß die erste und dritte Verzögerungsstufe (Vl, V3) durch digitale, jeweils dem ersten und dritten Schwellwertschalter nachgeschaltete Bausteine realisiert sind. 35

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3. Synchronisierstufe (SS) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Verzögerungsstufe (V2) eine derartige Verzögerungszeit (T2) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) einem Ansprechen des zweiten Schwellwertschalters innerhalb der zweiten Verzögerungszeit (T2) ein Ansprechen des ersten bzw. dritten Schwellwertschalters nachfolgt, und daß die erste bzw. dritte Verzögerungsstufe (Vl, V3) jeweils eine derartige erste bzw. dritte Verzögerungszeit (Tl, T3) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) das Ansprechen des ersten bzw. dritten Schwellwertschalters noch zum Zeitpunkt des nachfolgenden Ansprechens des zweiten Schwellwertschalters am Ausgang der ersten bzw. dritten Verzögerungsstufe (Vl, V3) ablesbar ist.

4. Synchronisierstufe (SS) nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die Verknüpfungslogik ein erstes und ein zweites UND-Verknüpfungsglied (UDl, UD2) und ein nachgeschaltetes ODER-Verknüpfungsglied (OD) aufweist, wobei am ersten UND-Verknüpfungsglied (UDl) die Ausgänge des ersten und zweiten Schwellwertverhaltens direkt und der Ausgang des dritten Schwellwertschalters über die dritte Verzögerungsstufe (V3) und am zweiten UND-Verknüpfungsglied (UD2) der Ausgang des ersten Schwellwertschalters über die erste Verzögerungsstufe (Vl), der Ausgang des zweiten Schwellwertschalters invertiert und der Ausgang des dritten Schwellwertschalters direkt angeschaltet sind.

5. Synchronisierstufe (SS) nach einem der Ansprüche 1-4, gekennzeichnet, durch eine Pulsformerstufe (PF), die bei einer vom ODER-Verknüpfungsglied (OD) abgegebenen ansteigenden Flanke einen kurzen Impuls mit einer konstanten Impulsdauer (T) abgibt.