DE102005008279B4 - CDR-basierte Taktsynthese - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
Sende-/Empfangsvorrichtung für serielle Daten, umfassend:
einen Datenempfangseingang (13) zum Empfang eines seriellen Dateneingangstroms;
eine erste Schaltung zur Takt- und Datenrückgewinnung CDR (CDR1), welche mit einem Datenempfangseingang (13) gekoppelt ist, um den seriellen Dateneingangsstrom (RXD_I) seriellparallel zu wandeln;
einen Daten-Parallel-Seriell-Wandler, um parallele Daten in einen seriellen Datenausgangsstrom zu wandeln, wobei der Daten-Parallel-Seriell-Wandler einen Takteingang (14; 16) zum Empfang eines Sendeserialisierungstaktsignals aufweist, wobei der Daten-Parallel-Seriell-Wandler den seriellen Datenausgangsstrom (TXD_I) basierend auf dem Sendeserialisierungstaktsignal erzeugt;
einen Datensendeausgang, welcher mit dem Daten-Parallel-Seriell-Wandler gekoppelt ist, um den seriellen Datenausgangsstrom (TXD_I) zu senden;
eine Taktsynthesizervorrichtung, welche umfasst:
eine zweite Schaltung zur Takt- und Datenrückgewinnung CDR (CDR2) mit einem seriellen Dateneingang (13), wobei die CDR-Schaltung (CDR2) ausgestaltet ist, um bei Anlegen eines seriellen Datenstroms über den seriellen Dateneingang (13) daran ein Taktsignal aus dem seriellen Datenstrom zurück zu gewinnen;
einen Taktquelleneingang (21), um ein Taktquellensignal (TXCKSRC; RBC_I) mit einer fasten...
einen Datenempfangseingang (13) zum Empfang eines seriellen Dateneingangstroms;
eine erste Schaltung zur Takt- und Datenrückgewinnung CDR (CDR1), welche mit einem Datenempfangseingang (13) gekoppelt ist, um den seriellen Dateneingangsstrom (RXD_I) seriellparallel zu wandeln;
einen Daten-Parallel-Seriell-Wandler, um parallele Daten in einen seriellen Datenausgangsstrom zu wandeln, wobei der Daten-Parallel-Seriell-Wandler einen Takteingang (14; 16) zum Empfang eines Sendeserialisierungstaktsignals aufweist, wobei der Daten-Parallel-Seriell-Wandler den seriellen Datenausgangsstrom (TXD_I) basierend auf dem Sendeserialisierungstaktsignal erzeugt;
einen Datensendeausgang, welcher mit dem Daten-Parallel-Seriell-Wandler gekoppelt ist, um den seriellen Datenausgangsstrom (TXD_I) zu senden;
eine Taktsynthesizervorrichtung, welche umfasst:
eine zweite Schaltung zur Takt- und Datenrückgewinnung CDR (CDR2) mit einem seriellen Dateneingang (13), wobei die CDR-Schaltung (CDR2) ausgestaltet ist, um bei Anlegen eines seriellen Datenstroms über den seriellen Dateneingang (13) daran ein Taktsignal aus dem seriellen Datenstrom zurück zu gewinnen;
einen Taktquelleneingang (21), um ein Taktquellensignal (TXCKSRC; RBC_I) mit einer fasten...
Description
- Bereich der Erfindung
- Die Erfindung betrifft im Allgemeinen die Taktsynthese und insbesondere die CDR (Clock and Data Recovery = Takt- und Datenrückgewinnung) basierte Taktsynthese.
- Hintergrund der Erfindung
- Die
WO 99/22482 A1 - Die
US 2004/0028156 A1 - Die
US 2002/0075845 A1 - Herkömmliche Sende-/Empfangsvorrichtungen (”Transceiver”) für serielle Daten sind zum Senden und Empfangen von seriellen Daten über ein Kommunikationsmedium ausgelegt. Eine Übertragung von seriellen Daten wird durch ein Sendetaktsignal gesteuert. Die Sende-/Empfangsvorrichtung empfängt als ein Eingangssignal eine möglicherweise verrauschte externe Taktquelle und erzeugt abhängig von dieser externen Taktquelle das Sendetaktsignal. Die verrauschte externe Taktquelle wird typischerweise durch einen schmalbandigen Filtervorgang ententstört. Herkömmliche Ansätze implementieren das schmalbandige Filtern mit einer analogen Implementierung, was große Kapazitäten erfordert. Daher nehmen solche analogen ImplementierunImplementierungen entweder viel Fläche in der Sende-/Empfangsvorrichtung in Anspruch oder müssen außerhalb der Sende-/Empfangsvorrichtung implementiert werden, wodurch zusätzliche Komponenten und damit in Verbindung stehende Kosten notwendig werden.
- Eine Erzeugung des Sendetaktsignals kann auch durch ein Phänomen beeinflusst werden, welches als Frequenzziehen (”Frequency Pulling”) bekannt ist. Das Frequenzziehen stellt sich selbst als eine Niederfrequenzmodulation der Takte eines Phasenregelkreises (PLLs) und des Sendetaktsignals mit Hilfe des nahe gelegenen Empfangstaktsignals dar, welches von den ankommenden seriellen Daten zurück gewonnen worden ist, wobei das Empfangstaktsignal eine Frequenz aufweist, welche sehr dicht an den Frequenzen der PLL-Takte und des Sendetaktsignals liegt. Die Modulationsfrequenz kann durch den ppm-Versatz der entsprechenden Takte bestimmt werden. Die Modulationsamplitude hängt davon ab, wie und zu welchem Grad die zwei Frequenzen gekoppelt sind, z. B. durch ein Substrat und eine Spannungsquelle. Das Problem des Frequenzziehens tritt bei höheren Integrationsniveaus deutlicher hervor. Um eine Kopplung und ein Nebensprechen zu minimieren, stellen einige herkömmliche Ansätze den Empfänger und den Sender als getrennte integrierte Schaltungen bereit.
- Im Hinblick auf das Voranstehende ist es wünschenswert, eine Sende-/Empfangsvorrichtung für serielle Daten bereitzustellen, welche das Frequenzziehen verringern kann und/oder das vorher erwähnte schmalbandige Filtern einer externen Taktquelle ausführen kann, während auch akzeptable Integrationsniveaus und Kosten beibehalten werden.
- Regelkreise zur Takt- und Datenrückgewinnung (CDR) werden bei herkömmlichen Sende-/Empfangsvorrichtungen für serielle Daten verwendet, um einen Takt von einem empfangenen seriellen Datenstrom zurück zu gewinnen und anschließend die empfangenen seriellen Daten zurück zu gewinnen und seriell-parallel zu wandeln. Ein Beispiel eines solchen herkömmlichen CDR-Regelkreises, welcher als CDR1 bezeichnet ist, ist schematisch in
1 dargestellt. Ein Referenztaktsignal REF_CLK wird einem PLL11 eingegeben, welcher wiederum Quadraturtakte I und Q mit einer Frequenz im ppm-Bereich (ppm = parts per million) der Datenrate der an einem Eingang13 empfangenen seriellen Daten RXD_i erzeugt. Die Takte I und Q werden dann Tastgrad korrigiert (”Duty Cycle-corrected” = DCC) und phaseninterpoliert (PI). Das phaseninterpolierte Signal ICLK bei14 wird interpoliert, um mit den Datenübertragungen überein zu stimmen und das phaseninterpolierte Signal QCLK bei16 wird interpoliert, um in der Mitte des Datenauges zentriert zu sein. - Ein Bang-Bang-Phasendetektor (PD) verwendet die Taktsignale um bei
15 eine Phasenfehlerinformation bereitzustellen, welche in dem digitalen Bereich interpretiert werden kann. Daher können die nachfolgenden Stufen in dem CDR-Regelkreis, zum Beispiel der Dezimator17 , der Regelkreisfilter (LPS) und der Phaseninterpolator PI mit digitalen oder gemischten Signaltechniken implementiert werden. Der Regelkreis CDR1 gibt parallel Daten RD_i und den entsprechenden zurück gewonnenen Takt aus. - Zusammenfassung der Erfindung
- Ein Taktsignal wird synthetisiert, indem ein CDR-Vorgang auf einem möglicherweise verrauschten Taktquellensignal, welches eine feste Übergangsdichte aufweist, durchgeführt wird. Der CDR-Vorgang erzeugt abhängig von dem Taktquellensignal ein erwünschtes Taktsignal. Ein einzelner gemeinsamer PLL wird sowohl zur Taktrückgewinnung als auch zur Taktsynthese verwendet.
- Kurze Beschreibung der Zeichnungen
-
1 stellt schematisch ein herkömmliches Beispiel einer Schaltung zur Takt- und Datenrückgewinnung dar, welche an einem seriellen Dateneingang einer herkömmlichen Sende- /Empfangsvorrichtung für serielle Daten verwendet wird. -
2 stellt schematisch entsprechende Abschnitte von erfindungsgemäßen Ausführungsformen einer Sende-/Empfangsvorrichtung für serielle Daten dar. - Detaillierte Beschreibung
- Eine Taktquelle kann als ein periodischer Datenstrom betrachtet werden. Wenn eine Datenrate fD gegeben ist, kann eine Taktquelle mit einer Frequenz fD/(2 × n) als ein periodischer Datenstrom mit einer prozentualen Übergangsdichte von (100/n) betrachtet werden. Zum Beispiel sind Takte mit Frequenzen von 1,25 GHz (n = 1), 625 GHz (n = 2) und 417 MHz (n = 3) alle periodische Datenströme von 2,5 Gb/s mit entsprechenden Übergangsdichten von 100%, 50% und 33%.
- Ein Durchführen einer CDR auf einem Takteingang ist gleichwertig zu einer Rückgewinnung seiner Frequenz während sein Rauschanteil gedämpft wird. Im Gegensatz zu Zufallsdaten weist ein Takt eine feste (d. h. im Allgemeinen über die Zeit konstante) Übergangsdichte auf, so dass die CDR-Schaltung eine geringere Bandbreite einsetzen kann, als für Zufallsdaten erforderlich wäre, wodurch eine Unterdrückung eines Phasenrauschens bei tieferen Frequenzen ermöglicht wird.
-
2 stellt schematisch entsprechende Abschnitte einer Ausführungsform einer erfindungsgemäßen Sende-/Empfangsvorrichtung für serielle Daten dar. Eine verrauschte externe Taktquelle (TXCKSRC) kann (z. B. mittels eines Selektors31 ) an einen Eingang21 der Sende-/Empfangsvorrichtung angelegt sein. Der Eingang21 ist mit dem seriellen Dateneingang13 eines CDR-Regelkreises CDR2 gekoppelt. Bei einigen Ausführungsformen kann der CDR2 dieselbe Struktur und Funktionalität wie der Regelkreis CDR1 (siehe auch1 ) aufweisen, obwohl der CDR2 typischerweise eine geringere Bandbreite als der CDR1 aufweist, da das Eingangssignal TXCKSRC eine bekannte Übergangsdichte besitzt, wohingegen der CDR1 im Wesentlichen Zufallsdaten RXD_i empfängt. Die Takteingänge I und Q des Empfangsseitenregelkreises CDR1 und des Sendeseitenregelkreises CDR2 werden durch einen PLL11 erzeugt, welchen die beiden Regelkreise CDR1 und CDR2 gemeinsam benutzen und welcher durch das Referenztaktsignal REF_CLK (siehe auch1 ) angesteuert wird. - Der Sendeseitenregelkreis CDR2 mischt den ankommenden Takt auf die Serialisierungsrate der übertragenen Daten aufwärts und filtert auch einen Rauschanteil oberhalb einer Bandbreite des Regelkreises aus, wodurch die Jitterübertragung minimiert wird. Der Sendeseitenregelkreis CDR2 kann somit entstörte Taktsignale erzeugen, welche wiederum bei dem Sendeserialisierungsverfahren verwendet werden können.
- Bei einigen Ausführungsformen kann das Sendetaktsignal, welches durch den CDR2 in
2 erzeugt wird, von demselben Phaseninterpolatorausgang genommen werden, welcher den ICLK in dem CDR1 (siehe auch1 ) erzeugt, nämlich einem Ausgang14 des CDR2, wie es in2 dargestellt ist. Andere Ausführungsformen verwenden einen Phaseninterpolatorausgang16 (welcher QCLK in1 erzeugt) als das Sendetaktsignal. Das Sendetaktsignal wird verwendet, um die Daten, welche von dem Sende(TX)-FIFO empfangen werden, zu serialisieren, woraus sich serielle Ausgangsdaten TXD_i ergeben. Wenn zum Beispiel die Taktquelle TXCKSRC eine der drei unterschiedlichen Frequenzen, welche speziell vorab aufgezählt sind (1,25 GHz, 625 MHz oder 417 MHz), aufweist, erzeugt der Sendeseitenregelkreis CDR2 dasselbe Sendetaktsignal für eine der drei Eingangsfrequenzen der TXCKSRC. Daher kann der Sendeserialisierungstakt synthetisiert werden, indem ein CDR-Vorgang auf einer aus einer Mehrzahl von unterschiedlichen Frequenzreferenzquellen ausgeführt wird, ohne dass irgendein Frequenzteiler erforderlich ist. Bei einigen Ausführungsformen ist die Sendetaktfrequenz gleich der (seriellen Sendedatenrate)/2, so dass sowohl die steigende als auch die fallende Flanke des Sendetaktsignals bei dem Sendeserialisierungsvorgang verwendet werden. Das Sendetaktsignal wird bei 25 geteilt, um ein Taktsignal TBC eines Sende-Bytes bei einer Frequenz zu erzeugen, welche gleich (der seriellen Sendedatenrate)/8 ist. Das TBC dient als die Taktquelle für den parallelen Datensendestrom, welcher mit der 8-fachen parallelen Datenrate zu serialisieren ist. Einige Ausführungsformen können auch ein Viertel oder ein ½ des Takts der Datenrate für ein 4:1- und 2:1-Serialisierungsverhältnis erfordern. - Obwohl der empfangene Datenstrom RXD_i und die Sendetaktquelle TXCKSRC im Allgemeinen plesiochron sind (d. h., sie weisen einen Frequenzversatz auf), werden sowohl der zurück gewonnene Empfangstakt RBC_i als auch der schmalbandige Sendetakt bei dem Ausgang
14 (oder16 ) des CDR2 durch eine kontinuierliche Phaseninterpolation der synthetisierten Takte I und Q von dem gemeinsam genutzten PLL11 erzeugt. Auf diese Weise besitzen die PLL-Takte I und Q, der Empfangstakt RBC_i und der Sendetakt dieselbe Momentanfrequenz. Die Frequenzen weichen allerdings über längere Betrachtungsperioden relativ voneinander ab. - Das Phasenrauschen der Takte I und Q von dem PLL
11 wird durch die Regelkreise CDR1 und CDR2 hochpass-gefiltert (d. h. der Niederfrequenzrauschanteil der Takte I und Q wird gedämpft), was zu der Dämpfung der Niederfrequenzphasenmodulationen, zum Beispiel aufgrund von Frequenzziehen und Flickerrauschen, was an den Ausgängen des PLL11 vorhanden ist, führt. - Es ist dem Fachmann ersichtlich, dass die hier beschriebenen erfinderischen Techniken bei Sende-/Empfangsvorrichtungen anwendbar sind, um bei einer Vielzahl von herkömmlichen Datenübertragungsstandards eingesetzt zu werden, zum Beispiel: dem SFI-5-Standard, welcher durch das Optical Internetworking Forum (OIF) veröffentlicht ist; dem Xaui-Standard, welcher durch die IEEE 802.3ae 10 Gigabit Ethernet Task Force veröffentlicht ist; dem FiberChannel-Standard, welcher durch die K3T9.3 Task Group of ANSI veröffentlicht ist; und dem SONET-Standard, welcher durch die Exchange Carriers Standards Association for ANSI veröffentlicht ist.
- Bei einem Beispiel liegt die Jitterbandbreite der verrauschten Taktquelle TXCKSRC (oder des empfangenen seriellen Datenstroms) in dem Bereich von 1,5 MHz bis 1,25 GHz für eine Datenrate von 2,5 Gb/s. Um den Taktjitter zu dämpfen, programmieren einige Ausführungsformen die Bandbreite des Regelkreises CDR2 niedriger als 1,5 MHz. Darüber hinaus bewirkt zum Beispiel ein Versatz von 40 ppm zwischen den Frequenzen des Empfangstakts (RBC_i) und den Takten I und Q, welche durch den PLL erzeugt werden, eine Modulationsfrequenz von 100 kHz. Dementsprechend wird bei einigen Ausführungsformen die Bandbreite des Regelkreises CDR2 merklich höher als 100 kHz programmiert, um den Jitter aufgrund des Frequenzziehens zu unterdrücken. Im Allgemeinen sollte, wenn die Taktquelle TXCKSRC relativ verrauscht ist, die Bandbreite des Regelkreises verringert werden, und, wenn die TXCKSRC relativ sauber ist, kann dann die Bandbreite des Regelkreises vergrößert werden, um Zieheffekte zu verringern.
- Wenn, um mit dem vorherigen Beispiel fortzusetzen, die Bandbreite des Regelkreises CDR2 zwischen 100 kHz und 1,5 MHz liegt, wird der verrauschte externe Takt entstört und ein durch das Frequenzziehen eingeführter Jitter wird abgemildert. Bei einigen Ausführungsformen ist eine Verringerung des Phasenrauschens des gemeinsamen PLL
11 in dem Bereich von 5 kHz bis 100 kHz kritisch (z. B. bei Ausführungsformen für SONET). Dementsprechend kann bei solchen Ausführungsformen die Bandbreite des Regelkreises CDR2 zu dem oberen Ende des vorher erwähnten Bereiches hin, zum Beispiel auf ungefähr 1 MHz, abgestimmt werden kann. Bei anderen Ausführungsformen ist eine Verringerung des ankommenden Taktjitters in dem MHz-Bereich und höher wichtig (zum Beispiel bei Ausführungsformen für SFI-5, FiberChannel, Xaui), so dass die Bandbreite des Regelkreises CDR2 zu dem unteren Ende des vorher erwähnten Bereiches hin, zum Beispiel auf ungefähr 150 kHz, abgestimmt werden kann. -
2 stellt auch dar, dass bei einigen Ausführungsformen entweder die externe Taktquelle TXCKSRC oder das zurück gewonnene Empfangstaktsignal RBC_i selektiv durch einen Selektor31 an den Eingang21 angelegt werden kann. Der zurück gewonnene Takt ist im Allgemeinen verrauscht und ist nicht ohne eine Entstörung oder Filterung für eine Datenübertragung geeignet. - Bei einigen Ausführungsformen ist, was in
2 durch eine gestrichelte Linie dargestellt ist, eine durch zwei teilende Schaltung zwischen dem Selektor31 und dem CDR2 vorhanden, um die Effekte einer Tastgradverzerrung an dem Eingang13 des CDR2 zu verringern. - Es sollte aus dem vorher Stehenden klar geworden sein, dass die erfinderischen Ausführungsformen die CDR-Techniken verwenden, um eine verrauschte externe Taktquelle (oder einen zurück gewonnenen Takt) schmalbandig zu filtern, um ihre/seine Frequenz zurück zu gewinnen und ihren/seinen Phasenrauschanteil oberhalb der Bandbreite der CDR zu entfernen. Der Regelkreis CDR dämpft auch den Niederfrequenzrauschanteil der Takte, welche durch den PLL erzeugt werden, unterhalb der Bandbreite des Regelkreises der CDR, wodurch ein Zufalls-VCO-Phasenrauschen und eine Phasenmodulation aufgrund des Frequenzziehens eliminiert werden.
- Gemäß den vorab beschriebenen erfindungsgemäßen Ausführungsformen der Sende-/Empfangsvorrichtung wird die verrauschte externe Taktquelle an den seriellen Dateneingang einer ersten Schaltung zur Takt- und Datenrückgewinnung angelegt. Die erste Schaltung zur Takt- und Datenrückgewinnung filtert die verrauschte externe Taktquelle in dem digitalen Bereich schmalbandig und erzeugt das Sendetaktsignal. Die erste Schaltung zur Takt- und Datenrückgewinnung wird durch die selben PLL-Takte angesteuert, welche eine zweite Schaltung zur Takt- und Datenrückgewinnung ansteuern, die auf der Empfangsseite verwendet wird, um die ankommenden seriellen Daten zurück zu gewinnen. Beide Schaltungen zur Takt- und Datenrückgewinnung hochpass-filtern das Phasenrauschen ihrer gemeinsam genutzten PLL-Takte, was das Frequenzziehen verringert.
- Bei einigen Ausführungsformen wird ein einziger gemeinsamer PLL sowohl für die Taktrückgewinnung als auch für die Taktsynthese verwendet, um den Jitter, welcher durch das Ziehen zwischen den asynchronen Empfangs- und Sendekanälen verursacht wird, zu verringern. Neben dem schmalbandigen Filtern der Eingangstaktquelle dämpft der CDR die Niederfrequenzphasenmodulationen der Ausgänge des PLL.
- Obwohl erfindungsgemäße Ausführungsformen vorab im Detail beschrieben sind, beschränkt dies nicht den Umfang der Erfindung, welcher in einer Vielzahl von Ausführungsformen ausgestaltet sein kann.
Claims (26)
- Sende-/Empfangsvorrichtung für serielle Daten, umfassend: einen Datenempfangseingang (
13 ) zum Empfang eines seriellen Dateneingangstroms; eine erste Schaltung zur Takt- und Datenrückgewinnung CDR (CDR1), welche mit einem Datenempfangseingang (13 ) gekoppelt ist, um den seriellen Dateneingangsstrom (RXD_I) seriellparallel zu wandeln; einen Daten-Parallel-Seriell-Wandler, um parallele Daten in einen seriellen Datenausgangsstrom zu wandeln, wobei der Daten-Parallel-Seriell-Wandler einen Takteingang (14 ;16 ) zum Empfang eines Sendeserialisierungstaktsignals aufweist, wobei der Daten-Parallel-Seriell-Wandler den seriellen Datenausgangsstrom (TXD_I) basierend auf dem Sendeserialisierungstaktsignal erzeugt; einen Datensendeausgang, welcher mit dem Daten-Parallel-Seriell-Wandler gekoppelt ist, um den seriellen Datenausgangsstrom (TXD_I) zu senden; eine Taktsynthesizervorrichtung, welche umfasst: eine zweite Schaltung zur Takt- und Datenrückgewinnung CDR (CDR2) mit einem seriellen Dateneingang (13 ), wobei die CDR-Schaltung (CDR2) ausgestaltet ist, um bei Anlegen eines seriellen Datenstroms über den seriellen Dateneingang (13 ) daran ein Taktsignal aus dem seriellen Datenstrom zurück zu gewinnen; einen Taktquelleneingang (21 ), um ein Taktquellensignal (TXCKSRC; RBC_I) mit einer fasten übergangsdichte zu empfangen, wobei der Taktquelleneingang (21 ) mit dem seriellen Dateneingang (13 ) gekoppelt ist, um das Taktquellensignal (TXCKSRC; RBC_I) an die CDR-Schaltung (CDR2) anzulegen; wobei die zweite CDR-Schaltung (CDR2) abhängig von dem Taktquellensignal (TXCKSRC; RBC_I), welches an dem seriellen Dateneingang (13 ) davon empfangen wird, ein gewünschtes Taktsignal erzeugt, welches ein Sendetaktsignal zum Senden von seriellen Daten durch die Sende-/Empfangsvorrichtung ist; wobei die Taktsynthesizervorrichtung mit dem Takteingang (14 ;16 ) gekoppelt ist, um das Sendeserialisierungstaktsignal bereitzustellen; und wobei die zweite CDR-Schaltung (CDR2) der Taktsynthesizervorrichtung abhängig von dem Taktquellensignal (21 ) das Sendeserialisierungstaktsignal erzeugt. - Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) eine Regelkreisbandbreite zwischen 100 kfz und 1,5 MHz aufweist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) eine Regelkreisbandbreite von ungefähr 1 MHz aufweist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) eine programmierbare Regelkreisbandbreite aufweist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) einen ersten Knoten aufweist, wo das zurück gewonnene Taktsignal bereitgestellt wird, wenn ein serieller Datenstrom an dem seriellen Dateneingang (
13 ) anliegt, und wobei die zweite CDR-Schaltung (CDR2) einen zweiten Knoten aufweist, wo das gewünschte Taktsignal bereitgestellt wird, wenn das Taktquellensignal (TXCKSRC; RBC_I) an dem seriellen Dateneingang (13 ) anliegt, und wobei der erste und der zweite Knoten elektrisch verschieden voneinander sind. - Sende-/Empfangsvorrichtung nach Anspruch 1, welche eine durch zwei teilende Schaltung zwischen dem Taktquelleneingang (
21 ) und dem seriellen Dateneingang aufweist. - Sende-/Empfangsvorrichtung nach Anspruch 1, welche als eine SONST-Sende-/Empfangsvorrichtung bereitgestellt ist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, welche als eine SFI-5-Sende-/Empfangsvorrichtung bereitgestellt ist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, welche als eine FiberChannel-Sende-/Empfangsvorrichtung bereitgestellt ist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, welche als eine Xaui-Sende-/Empfangsvorrichtung bereitgestellt ist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, welche einen Selektor (
31 ) mit einem mit dem seriellen Dateneingang (13 ) gekoppelten Ausgang aufweist, wobei die erste CDR-Schaltung (CDR1) vorhanden ist, um ein Taktsignal aus dem seriellen Dateneingangsstrom (RXD_I) zurück zu gewinnen, wobei der Selektor (31 ) einen ersten Eingang, welcher mit dem Taktquelleneingang gekoppelt ist, um das Taktquellensignal (TXCKSRC) zu empfangen, und einen zweiten Eingang aufweist, welcher mit der ersten CDR-Schaltung (CDR1) gekoppelt ist, um das zurück gewonnene Taktsignal (RBC_I) zu empfangen. - Sende-/Empfangsvorrichtung nach Anspruch 11, wobei jede der CDR-Schaltungen (CDR1, CDR2) einen PLL-Takteingang aufweist, um einen ersten und einen zweiten PLL-Takt (I, Q) zu empfangen, und wobei die Vorrichtung einen PLL (
11 ) mit einem Ausgang aufweist, um den ersten und den zweiten PLL-Takt (I, Q) bereitzustellen, wobei bei jeder der CDR-Schaltungen (CDR1, CDR2) der PLL-Takteingang davon mit dem PLL-Ausgang gekoppelt ist, um den ersten und den zweiten PLL-Takt (I, Q) zu empfangen. - Sende-/Empfangsvorrichtung nach Anspruch 12, wobei sowohl die erste als auch die zweite CDR-Schaltung (CDR1, CDR2) Niederfrequenzphasenrauschkomponenten des ersten und des zweiten PLL-Takts (I, Q) dämpfen.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) eine Regelkreisbandbreite aufweist, welche geringer als eine Regelkreisbandbreite der ersten CDR-Schaltung (CDR1) ist.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei jede der CDR-Schaltungen (CDR1, CDR2) einen PLL-Takteingang, um den ersten und den zweiten PLL-Takt (I, Q) zu empfangen, aufweist und wobei die Vorrichtung einen PLL (
11 ) mit einem Ausgang aufweist, um den ersten und den zweiten PLL-Takt (I, Q) bereitzustellen, wobei bei jeder der CDR-Schaltungen (CDR1, CDR2) der PLL-Takteingang davon mit dem PLL-Ausgang gekoppelt ist, um den ersten und den zweiten PLL-Takt (I, Q) zu empfangen. - Sende-/Empfangsvorrichtung nach Anspruch 15, wobei sowohl die erste als auch die zweite CDR-Schaltung (CDR1, CDR2) Niederfrequenzphasenrauschkomponenten des ersten und des zweiten PLL-Takts (I, Q) dämpfen.
- Sende-/Empfangsvorrichtung nach Anspruch 16, wobei die zweite CDR-Schaltung (CDR2) Hochfrequenzrauschkomponenten des Taktquellensignals (TXCKSRC; RBC_I) unterdrückt.
- Sende-/Empfangsvorrichtung nach Anspruch 1, wobei die zweite CDR-Schaltung (CDR2) das Taktquellensignal (TXCKSRC; RBC_I) tiefpass-filtert.
- Sende-/Empfangsvorrichtung nach Anspruch 18, welche einen Selektor (
31 ) mit einem mit dem seriellen Dateneingang (13 ) gekoppelten Ausgang aufweist, wobei die erste CDR-Schaltung (CDR1) vorhanden ist, um ein Taktsignal (RBC_I) von dem seriellen Dateneingangsstrom (RXD_I) zurück zu gewinnen, wobei der Selektor (31 ) einen ersten Eingang, welcher mit dem Taktquelleneingang (TXCKSRC) gekoppelt ist, aufweist, um das Taktquellensignal zu empfangen, und einen zweiten Eingang, welcher mit der ersten CDR-Schaltung (CDR1) gekoppelt ist, aufweist, um das zurück gewonnene Taktsignal (RBC_I) zu empfangen. - Sende-/Empfangsvorrichtung nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die Vorrichtung eine Sende-/Empfangsvorrichtung für serielle Daten ist, zusätzlich umfassend: Mittel (CDR1) zum Seriell-Parallel-Wandeln eines seriellen Dateneingangsstroms (RXD_I); und Mittel, um parallele Daten basierend auf einem Sendeserialisierungstaktsignal in einen seriellen Datenausgangsstrom (TXD_I) zu wandeln; und dass das Sendetaktsignal das Sendeserialisierungstaktsignal ist.
- Sende-/Empfangsvorrichtung nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die Vorrichtung eine Sende-/Empfangsvorrichtung für serielle Daten ist, zusätzlich umfassend: einen Datenempfangseingang (
13 ), um einen seriellen Dateneingangsstrom (RXD_I) zu empfangen; eine Schaltung zur Takt- und Datenrückgewinnung CDR (CDR1), welche mit dem Datenempfangseingang (13 ) gekoppelt ist, um ein Empfangstaktsignal (RBC_I) aus dem seriellen Dateneingangsstrom (RXD_I) zurück zu gewinnen; einen Daten-Parallel-Seriell-Wandler, um parallele Daten in einen seriellen Datenausgangsstrom (TXD_I) zu wandeln, wobei der Daten-Parallel-Seriell-Wandler einen Takteingang (14 ;16 ) aufweist, um ein Sendeserialisierungstaktsignal zu empfangen, wobei der Daten-Parallel-Seriell-Wandler den seriellen Datenausgangsstrom (TXD_I) basierend auf dem Sendeserialisierungstaktsignal erzeugt; und einen PLL (11 ) mit einem Ausgang, um den ersten und den zweiten PLL-Takt (I, Q) bereitzustellen, wobei die CDR-Schaltung (CDR1) und die Taktsynthesizervorrichtung jeweils den PLL-Takteingang davon aufweisen, welcher mit dem PLL-Ausgang gekoppelt ist, um den ersten und den zweiten PLL-Takt (I, Q) zu empfangen; dass die Taktsynthesizervorrichtung mit dem Takteingang gekoppelt ist, um das Sendeserialisierungstaktsignal bereitzustellen; und dass die CDR-Schaltung (CDR1) und die Taktsynthesizervorrichtung entsprechende PLL-Takteingänge aufweisen, wobei jeder der PLL-Takteingänge vorhanden ist, um den ersten und den zweiten PLL-Takt (I, Q) zu empfangen. - Sende-/Empfangsvorrichtung nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die Vorrichtung eine Sende-/Empfangsvorrichtung für serielle Daten ist, zusätzlich umfassend: Mittel (CDR1), um ein empfangenes Taktsignal (RBC_I) aus einem seriellen Dateneingangsstrom (RXD_I) basierend auf einem ersten und einem zweiten PLL-Takt (I, Q) zurück zu gewinnen; und Mittel, um parallele Daten in einen seriellen Datenausgangsstrom (TXD_I) basierend auf einem Sendeserialisierungstaktsignal zu wandeln; und dass die Taktsynthesizervorrichtung das Sendetaktsignal, welches das Sendeserialisierungstaktsignal ist, basierend auf dem ersten und dem zweiten PLL-Takt (I, Q) erzeugt.
- Verfahren zum Senden von seriellen Daten, umfassend die Schritte: Bereitstellen eines Taktquellensignals (TXCKSRC; RBC_I) mit einer festen Übergangsdichte; und Ausführen eines Vorgangs zur Takt- und Datenrückgewinnung CDR auf dem Taktquellensignal (TXCKSRC; RBC_I), welcher abhängig von dem Taktquellensignal (TXCKSRC; RBC_I) ein gewünschtes Taktsignal erzeugt; wobei das gewünschte Taktsignal zum Senden der Daten verwendet wird; und wobei das gewünschte Taktsignal ein Serialisierungstaktsignal zur Verwendung bei einer Wandlung von parallelen Daten in einen seriellen Datenstrom in der Sendevorrichtung ist.
- Verfahren nach Anspruch 23, wobei das gewünschte Taktsignal ein Serialisierungstaktsignal ist, um parallele Daten in einen seriellen Datenstrom (TXD_I) zu wandeln.
- Verfahren nach Anspruch 23, wobei der Ausführungsschritt ein Filtern des Taktquellensignals (TXCKSRC; RBC_I) in dem digitalen Bereich aufweist.
- Verfahren nach einem der Ansprüche 23–25, dadurch gekennzeichnet, dass das Verfahren ein Verfahren zum Senden und Empfangen von seriellen Daten ist, welches zusätzlich umfasst: Zurückgewinnen des Taktquellensignals (RBC_I) aus einem seriellen Dateneingangsstrom (RXD_I) basierend auf einem ersten und einem zweiten PLL-Takt (I, Q); Erzeugen des gewünschten Taktsignals als ein Sendeserialisierungstaktsignal basierend auf dem ersten und dem zweiten PLL-Takt (I, Q); und Wandeln von parallelen Daten in einen seriellen Datenausgangsstrom (TXD_I) basierend auf dem Sendeserialisierungstaktsignal.
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