CN106209077B - 一种基于pi型cdr数字滤波器的加固方法 - Google Patents

一种基于pi型cdr数字滤波器的加固方法 Download PDF

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Abstract

本发明公开了一种基于PI型CDR数字滤波器的加固方法，目的是解决基于PI型CDR中数字滤波电路容易受到空间高能粒子的影响，进而引起相位插值系数异常的问题。技术方案是引入包含回退判断模块和选择器的加固电路对数字滤波器的相位追踪累加器输出的current_state和寄存器组输出的last_state进行监测，对监测的结果实施判断。若监测到异常的current_state，则寄存器组的输出维持其上一时钟周期的值不变。采用本发明可以在不引入额外延时的前提下对传播到相位追踪累加器输出端的单粒子效应进行有效地监测并实施回退，避免了单粒子效应对寄存器组的输出即最终相位插值系数造成影响。

Description

一种基于PI型CDR数字滤波器的加固方法
技术领域
本发明涉及一种对PI型(基于相位插值，Phase Interpolator，简称PI)CDR(时钟数据恢复电路，Clock and Data Recovery，简称CDR)中数字滤波电路进行加固的方法，尤其是抑制PI型CDR中数字滤波电路在空间环境下的单粒子效应的加固方法。
背景技术
宇宙空间中存在大量高能粒子(质子、中子、重离子等)和高能射线，集成电路在这些高能粒子和高能射线的轰击下会产生单粒子效应。具体地说，集成电路中的组合逻辑单元(如与、非门等)受到轰击后，会产生单粒子瞬态(Single Event Transient,简称SET)脉冲；而时序逻辑单元(如触发器等)受到轰击后则会产生单粒子翻转(Single Event Upset,简称SEU)。SET和SEU都有可能向后传递，使得集成电路出错，从而导致软错误的产生。随着工艺尺寸的持续缩减，集成电路晶体管密度持续增加，多个晶体管同时受到单粒子轰击的概率大大提升；同时，晶体管本身尺寸的缩减使得表示器件状态的临界电荷持续降低。这些因素使得集成电路对SEE的敏感性不断增强，给纳米尺度下集成电路的设计带来了极大的挑战。
时钟数据恢复电路CDR是空间高速串行传输系统的重要组成部分，该电路从包含噪声和失真的传输信道中恢复出隐藏在信道数据中的高频时钟信息并用于采样，是高速串行传输系统接收部分的核心功能电路和频率瓶颈部件。基于PI型CDR使用相位插值器恢复生成高速时钟并进行采样。如图1所示，PI型CDR由相位插值器、数字滤波器，边沿采样器和数据采样器组成。相位插值器的两组输入端口分别与数字滤波器和锁相环相连，第一输入端口接收来自数字滤波器输出的最终相位插值系数last_state，对第二输入端口的时钟信号(来自锁相环的四相正交时钟CK.IP，CK.IN，CK.QP，CK.QN进行相位插值处理，形成第一高速时钟clock.I和第二高速时钟clock.Q，clock.I送至边沿采样器，clock.Q送至数据采样器，完成对输入串行数据的采样。边沿采样器和数据采样器各包含两个输入端口和一个输出端口。边沿采样器的第一输入端口接收外部传来的高速串行数据Din，同时第二输入端口接收来自相位插值器的clock.I。边沿采样器在clock.I上升沿实现高速串行数据Din的锁存，形成边沿信息供第一多路分离器读取。数据采样器的第一输入端口接收外部传来的高速串行数据Din，数据采样器的第二输入端口接收来自相位插值器的clock.Q。数据采样器在clock.Q上升沿实现高速串行数据Din的锁存，形成数据信息供第二多路分离器读取。数字滤波器与相位插值器、边沿采样器、数据采样器相连，由2个多路分离器、相位鉴定和表决器、相位追踪累加器、时钟分频器、寄存器组组成。其中2个多路分离器分别接收来自边沿采样器和数据采样器的输出信号，分别将边沿采样器输出的边沿信息和数据采样器输出的数据信息分解为n位并行输出信号，n被称为分离系数，n通常为2的正整数次幂。相位鉴定和表决器接收两个多路分离器产生的2路n位并行信号，通过相邻的数据/边沿信息判断时钟的超前或者滞后。对判断出的时钟超前和滞后次数分别进行统计，如果统计结果表明时钟超前的次数大于滞后的次数，则形成up信号；如果统计结果表明时钟滞后的次数大于超前的次数，则形成down信号，将up或down信号输出给相位追踪累加器。相位追踪累加器接收up或down信号，使用累加的方式实现数字滤波，并形成当前相位插值系数current_state。寄存器组对相位追踪累加器的输出current_state进行锁存供相位插值器读取。数字滤波器中的时钟分频器根据多路分离器的分离系数n，将来自相位插值器的第二高速时钟clock.Q进行分频处理，形成n分频后的低频时钟信号clock.div供相位鉴定和表决器、相位追踪累加器和寄存器组使用。在数字滤波器中，根据应用对CDR性能的具体要求，将可能在相位鉴定和表决器，相位追踪累加器中增加若干级寄存器组，从而形成多级流水的形式，这些以寄存器组为表现形式的时序逻辑构成基于PI型CDR的环路延时。数字滤波器采用数字逻辑实现，易受到空间高能粒子的影响，时序逻辑受到轰击可能产生单粒子翻转并沿着流水线向后传递，组合逻辑由于受到轰击可能产生单粒子瞬态效应并被后续触发器捕获而向后传递。无论是单粒子翻转还是单粒子瞬态，如果它在数字滤波器中沿流水线向下传递并且引起当前相位插值系数(current_state)的异常变化，则下一步它将被寄存器组锁存并输出至相位插值器。当相位插值器的输入系数异常变化后，相位插值器输出的clock.I，clock.Q的相位将突然变化，两个采样器接收到相位偏移过大的时钟信号后，将可能产生采样结果错拍，边沿信息和数据信息混乱等问题，从而引起数据采样器输出错误。由于CDR的相位追踪是个具有低通滤波特性的反馈过程，出现相位异常变化后，当前相位插值系数current_state只能根据固定的步长，按照一个时钟周期调整一次的节奏，逐步进行恢复，因此扰动越大，调整所需的时间越长。如图2所示，该图显示了当前相位插值系数current_state突变后的一个恢复过程，如图所示，横坐标为时间，纵坐标为相位插值系数的归一化后的值。所谓归一化是指将一个n位数据能够表示的最大值去除该n位数据，如一个7位二进制数的能表示的最大数为127(十进制)，如果要将二进制数0000111(十进制表示为7)归一化处理，即是7÷127＝0.055。在图2中，2us之前没有受到单粒子效应的干扰，相位插值系数以0.8为平衡点，以2个步长为幅度上下调整，保证了相位插值器输出时钟稳定。在2us处受单粒子效应的影响，相位插值系数突变至0.93，实际相位变化(0.93-0.8)×360°＝46.8°，此时相位改变会可能导致两个采样器输出结果错误。由于数字滤波器的低通滤波特性，该相位插值系数的恢复必须按照步长逐步调整，在图2中，该步长为0.008，调整次数为18次，调整时间约为0.8us，这将对调整时间段内的数据采样造成影响，从而使PI型CDR不满足误码率的要求。
发明内容
本发明要解决的技术问题是：针对基于PI型CDR中数字滤波电路容易受到空间高能粒子的影响，进而引起相位插值系数异常的问题，提出一种基于PI型CDR数字滤波器的加固方法，使得PI型CDR能够抵制单粒子效应。
本发明具体思想是：引入加固电路(包含回退判断模块和选择器)对数字滤波器的相位追踪累加器输出的current_state和寄存器组输出的last_state进行监测，对监测的结果实施判断。若监测到异常的current_state，则寄存器组的输出维持其上一时钟周期的值不变。
本发明的技术方案是：
第一步，在如图1所示PI型CDR结构中，在数字滤波器的相位追踪累加器和寄存器组之间插入加固电路，加固电路有两个输入端和一个输出端，两个输入端分别与相位追踪累加器和寄存器组相连，从相位追踪累加器接收current_state，从寄存器组接收last_state，加固电路监测接收到的current_state和last_state，并控制进入寄存器组的输入数据，以抑制PI型CDR结构中相位鉴定和表决器、相位追踪累加器产生的单粒子效应。
加固电路的具体组成如图3中虚框部分所示。加固电路由一个回退判断模块和一个选择器组成。回退判断模块有两个输入端口和一个输出端口，回退判断模块的第一输入端口I1连接寄存器组的输出端口Q，从Q接收last_state，回退判断模块的第二输入端口I2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，回退判断模块的输出端口OUT2连接选择器的选择控制端口S，用于控制选择器的输出。回退判断模块计算last_state和current_state之间的差值，如果其差值的绝对值大于最大容限，回退判断模块通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为高电平，否则通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为低电平。选择器有三个输入端口和一个输出端口，选择器的第一输入端口D1连接寄存器组的输出端口Q，从Q接收last_state，作为选择器的第一个待选择数据；第二输入端口D2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，作为选择器的第二个待选择数据；选择控制端口S连接回退判断模块的输出端口OUT2，从OUT2接收last_state和current_state的选择控制信号，当选择控制信号为高电平时，选择第一输入端口D1接收的数据last_state至选择器的输出端口OUT3，否则选择第二输入端口D2接收的数据即current_state至选择器的输出端口OUT3；输出端口OUT3连接寄存器组的数据输入端口D，将经过选择判断后的数据送给寄存器组，经时钟锁存后提供给相位插值器使用。
第二步，利用加固电路抑制单粒子效应，过程如下：
2.1加电初始化，第一多路分离器和第二多路分离器输出端口的初始值置为0，相位鉴定和表决器输出端口的初始值置为0，相位追踪累加器输出端口的初始值置为0，寄存器组输出端的初始值置为0，相位插值器输出的clock.Q初始化为CK.QP，clock.I初始化为CK.IP。
2.2边沿采样器在相位插值器输出时钟clock.I的上升沿对高速串行数据Din进行采样，形成边沿信息；数据采样器在相位插值器输出时钟clock.Q的上升沿对高速串行数据Din进行采样，形成数据信息；
2.3第一多路分离器将边沿信息进行并行化处理，形成n位并行的边沿信息，第二多路分离器将数据信息进行并行化处理，形成n位并行的数据信息；
2.4相位鉴定和表决器接收来自第一多路分离器的n位并行边沿信息和来自第二多路分离器的n位并行数据信息，通过相邻的两个数据信息(data<m>和data<m-1>，0<m<n，data<m>表示第m个数据信息)和一个边沿信息(edge<m>，0<m<n，edge<m>表示第m个边沿信息)判断时钟的超前或者滞后。表决器对判断出的时钟超前和滞后次数分别进行统计，如果统计结果表明时钟超前的次数大于滞后的次数，则形成up信号；如果统计结果表明时钟滞后的次数大于超前的次数，则形成down信号；
2.5相位追踪累加器从相位鉴定和表决器接收up或down信号，根据up或down信号对现有的累加值执行加法或者减法：如果相位追踪累加器接收到up信号，执行加法；如果相位追踪累加器接收到down信号，则执行减法，执行结果即是当前相位插值系数current_state，将当前相位插值系数current_state发送给加固电路的回退判断模块和选择器。
2.6.回退判断模块从相位追踪累加器接收当前相位插值系数current_state，从寄存器组读取最终相位插值系数last_state，判定current_state和last_state之间的差值的绝对值是否超过最大容限。所谓最大容限是指选择器能够选择current_state作为其输出的最大允许条件，当超过最大容限后，选择器选择last_state作为其输出。最大容限由相位追踪累加器中的单次累加位数和舍入位数决定。所谓单次累加位数指在相位追踪累加器内部的加法器中，用二进制表示的加数的位数，例如单次累加位数为a，则该加法器的加数为2a。所谓舍入位数是指为了实现低通特性，对内部加法器的结果实施截取的位数，例如舍入位数为b，则将对内部加法器的二进制结果执行截去末尾b位的操作。若a≤b，则最大容限值为1，若a＞b，则最大容限值为(2a－2b)。若回退判断模块检测到current_state和last_state之间的差值的绝对值超过最大容限，则回退判断模块输出端口OUT2向选择器的选择端口S输出高电平，转2.7；若回退判断模块检测到current_state和last_state之间的差值的绝对值不超过最大容限，则回退判断模块输出端口OUT2向选择器的选择端口S输出低电平，转2.7。
2.7选择器从相位追踪累加器接收当前相位插值系数current_state，从寄存器组读取最终相位插值系数last_state，根据选择端口S决定选择器的输出。如果选择端口S接收到高电平，则选择器选择last_state通过输出端口OUT3发送给寄存器组的输入端D，转2.8；如果选择端口S接收到低电平，则选择器选择current_state通过输出端口OUT3发送给寄存器组的输入端D，转2.8。
2.8寄存器组的输入端D从选择器接收数据，寄存器组的时钟端CLK从时钟分频器接收分频时钟clock.div。当clock.div为上升沿时将输入端D的数据进行锁存，形成最终相位插值系数last_state。
2.9相位插值器从寄存器组接收最终相位插值系数last_state，经相位插值形成clock.Q和clock.I时钟，提供给边沿采样器和数据采样器，转步骤2.2，继续对高速串行数据Din进行采样，实现一个循环控制过程。
在空间辐照的环境下，由于单粒子效应，当前相位插值系数current_state可能会发生异常的变化，并且其变化可能超过最大容限值。在这种情况下，由于回退模块能判断出这种异常变化，并且控制选择器将最终相位插值系数作为选择器的输出，寄存器组检测到时钟上升沿时，执行把最终相位插值系数last_state继续锁存输出一次。从效果上看，最终相位插值系数last_state的值被寄存器组连续锁存了两个时钟周期，出现异常的current_state没有被寄存器组锁存输出，实现了状态的回退。通过这种方式，相位追踪累加器及其前续逻辑由于单粒子效应产生的异常翻转便不会导致最终相位插值系数异常突变。
通常情况下，串行数据Din的接收是个连续的过程。串行数据接收开始，数据滤波器立刻被启动，直至数据接收结束。因此，包含在数字滤波器中的加固电路的工作时长和数据传输的时长一致，是个持续监测的过程，只要传输不终止，这种监测将一直持续下去。
采用本发明可以达到以下技术效果：
采用本发明可以对传播到相位追踪累加器输出端的单粒子效应进行有效地监测并实施回退，即下一周期的寄存器组输出由当前相位插值系数current_state更改为最终相位插值系数last_current，从而避免了单粒子效应对相位插值系数(即寄存器组的输出)造成影响；同时，由于在加固电路中只增加了组合逻辑——回退判断模块和选择器，没有增加时序逻辑，因此，不会引入额外的环路延时，不会增加clock.I和clock.Q的时钟抖动。
附图说明
图1为在基于PI型CDR逻辑结构中加入本发明所述加固电路的逻辑示意图。
图2为背景技术相位插值系数异常突变后的恢复过程。
图3为本发明的加固电路结构示意图。
图4为采用本发明前后的仿真效果图。
具体实施方式
如图1所示，PI型CDR由相位插值器、数字滤波器，边沿采样器和数据采样器组成。相位插值器的两组输入端口分别与数字滤波器和锁相环相连，第一输入端口接收来自数字滤波器输出的最终相位插值系数last_state，对第二输入端口的时钟信号(来自锁相环的四相正交时钟CK.IP，CK.IN，CK.QP，CK.QN进行相位插值处理，形成第一高速时钟clock.I和第二高速时钟clock.Q，clock.I送至边沿采样器，clock.Q送至数据采样器，完成对输入串行数据的采样。边沿采样器和数据采样器各包含两个输入端口和一个输出端口。边沿采样器的第一输入端口接收外部传来的高速串行数据Din，同时第二输入端口接收来自相位插值器的clock.I。边沿采样器在clock.I上升沿实现高速串行数据Din的锁存，形成边沿信息供第一多路分离器读取。数据采样器的第一输入端口接收外部传来的高速串行数据Din，数据采样器的第二输入端口接收来自相位插值器的clock.Q。数据采样器在clock.Q上升沿实现高速串行数据Din的锁存，形成数据信息供第二多路分离器读取。数字滤波器与相位插值器、边沿采样器、数据采样器相连，由2个多路分离器、相位鉴定和表决器、相位追踪累加器、时钟分频器、寄存器组组成。其中2个多路分离器分别接收来自边沿采样器和数据采样器的输出信号，分别将边沿采样器输出的边沿信息和数据采样器输出的数据信息分解为n位并行输出信号，n被称为分离系数，n通常为2的正整数次幂。相位鉴定和表决器接收两个多路分离器产生的2路n位并行信号，通过相邻的数据/边沿信息判断时钟的超前或者滞后。对判断出的时钟超前和滞后次数分别进行统计，如果统计结果表明时钟超前的次数大于滞后的次数，则形成up信号；如果统计结果表明时钟滞后的次数大于超前的次数，则形成down信号，将up或down信号输出给相位追踪累加器。相位追踪累加器接收up或down信号，使用累加的方式实现数字滤波，并形成当前相位插值系数current_state。寄存器组对相位追踪累加器的输出current_state进行锁存供相位插值器读取。数字滤波器中的时钟分频器根据多路分离器的分离系数n，将来自相位插值器的第二高速时钟clock.Q进行分频处理，形成n分频后的低频时钟信号clock.div供相位鉴定和表决器、相位追踪累加器和寄存器组使用。
如图2所示，该图显示了相位插值系数突变后的一个恢复过程，如图所示，横坐标为时间，纵坐标为相位插值系数的归一化后的值。所谓归一化是指将一个n位数据能够表示的最大值去除该n位数据，如一个7位二进制数的能表示的最大数为127(十进制)，如果要将二进制数0000111(十进制表示为7)归一化处理，既是7÷127＝0.055。在图2中，2us之前没有受到单粒子效应的干扰，相位插值系数以0.8为平衡点，以2个步长为幅度上下调整，保证了相位插值器输出时钟稳定。在2us处受单粒子效应的影响，相位插值系数突变至0.93，实际相位变化(0.93-0.8)×360°＝46.8°。由于数字滤波器的低通滤波特性，该相位插值系数的恢复必须按照步长逐步调整，在图2中，该步长为0.008，调整次数为18次，调整时间约为0.8us，这将对调整时间段内的数据采样造成影响，从而使PI型CDR不满足误码率的要求。
如图3所示，本发明一种基于PI型CDR数字滤波器的加固方法的实现电路在原相位追踪累加器和寄存器组之间插入加固电路。加固电路由一个回退判断模块和一个选择器组成。回退判断模块有两个输入端口和一个输出端口，回退判断模块的第一输入端口I1连接寄存器组的输出端口Q，从Q接收last_state，回退判断模块的第二输入端口I2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，回退判断模块的输出端口OUT2连接选择器的选择控制端口S，用于控制选择器的输出。回退判断模块计算last_state和current_state之间的差值，如果其差值的绝对值大于最大容限，回退判断模块通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为高电平，否则通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为低电平。选择器有三个输入端口和一个输出端口，选择器的第一输入端口D1连接寄存器组的输出端口Q，从Q接收last_state，作为选择器的第一个待选择数据；第二输入端口D2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，作为选择器的第二个待选择数据；选择控制端口S连接回退判断模块的输出端口OUT2，从OUT2接收last_state和current_state的选择控制信号，当选择控制信号为高电平时，选择第一输入端口D1接收的数据last_state至选择器的输出端口OUT3，否则选择第二输入端口D2接收的数据即current_state至选择器的输出端口OUT3；输出端口OUT3连接寄存器组的数据输入端口D，将经过选择判断后的数据送给寄存器组，经时钟锁存后提供给相位插值器使用。
如图4所示，为了评估本发明的加固效果，首先实现了一个普通的基于PI型CDR，其次实现了一个包含本发明加固电路的PI型CDR。在输入高速串行数据Din由伪随机数产生器PRBS7产生的条件下，对这两个CDR进行了电路级的仿真。仿真使用了Cadence公司的Spectre工具，空间单粒子效应以双指数电流源的方式在t＝100ns时刻注入相位追踪累加器。如图4所示，横轴为时间，纵轴为数字滤波器产生的最终相位插值系数。对于未采用本发明加固电路的CDR，如图4中①“未加固曲线”所示，当有单粒子瞬态脉冲注入时，最终相位插值系数发生了突变，突变的幅度为66(如图4中标注②所示)，然后经历了约96ns的恢复过程(如图4中标注③所示)后，相位插值系数稳定在新平衡点90(如图4中标注④所示)；而对于采用了本发明加固电路的CDR，在单粒子瞬态脉冲注入时，其相位插值系数并未发生突变，如图⑤“加固后曲线”所示，依旧以原平衡点218(如图4中标注⑥所示)为中心值，上下摆动实现相位的追踪。

Claims (3)

1.一种基于PI型CDR数字滤波器的加固方法，其特征在于包括以下步骤：
第一步，在PI型CDR结构中，在数字滤波器的相位追踪累加器和寄存器组之间插入加固电路，加固电路有两个输入端和一个输出端，两个输入端分别与相位追踪累加器和寄存器组相连，从相位追踪累加器接收current_state，从寄存器组接收last_state，加固电路监测接收到的current_state和last_state，并控制进入寄存器组的输入数据；加固电路由一个回退判断模块和一个选择器组成：回退判断模块有两个输入端口和一个输出端口，回退判断模块的第一输入端口I1连接寄存器组的输出端口Q，从Q接收last_state，回退判断模块的第二输入端口I2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，回退判断模块的输出端口OUT2连接选择器的选择控制端口S；回退判断模块计算last_state和current_state之间的差值，如果其差值的绝对值大于最大容限，回退判断模块通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为高电平，否则通过OUT2向选择控制端口S输出的last_state和current_state的选择控制信号为低电平；选择器有三个输入端口和一个输出端口，选择器的第一输入端口D1连接寄存器组的输出端口Q，从Q接收last_state，作为选择器的第一个待选择数据；第二输入端口D2连接相位追踪累加器的输出端口OUT1，从OUT1接收current_state，作为选择器的第二个待选择数据；选择控制端口S连接回退判断模块的输出端口OUT2，从OUT2接收last_state和current_state的选择控制信号，当选择控制信号为高电平时，选择第一输入端口D1接收的数据last_state至选择器的输出端口OUT3，否则选择第二输入端口D2接收的数据即current_state至选择器的输出端口OUT3；输出端口OUT3连接寄存器组的数据输入端口D，将经过选择判断后的数据送给寄存器组；
第二步，利用加固电路抑制单粒子效应，过程如下：
2.1加电初始化，第一多路分离器和第二多路分离器输出端口的初始值置为0，相位鉴定和表决器输出端口的初始值置为0，相位追踪累加器输出端口的初始值置为0，寄存器组输出端的初始值置为0；相位插值器输出的clock.Q初始化为clock.QP，clock.I初始化为clock.IP；
2.2边沿采样器在相位插值器输出时钟clock.I的上升沿对高速串行数据Din进行采样，形成边沿信息；数据采样器在相位插值器输出时钟clock.Q的上升沿对高速串行数据Din进行采样，形成数据信息；
2.3第一多路分离器将边沿信息进行并行化处理，形成n位并行的边沿信息，第二多路分离器将数据信息进行并行化处理，形成n位并行的数据信息；
2.4相位鉴定和表决器接收来自第一多路分离器的n位并行边沿信息和来自第二多路分离器的n位并行数据信息，判断时钟的超前或者滞后，表决器对判断出的时钟超前和滞后次数分别进行统计，如果统计结果表明时钟超前的次数大于滞后的次数，则形成up信号；如果统计结果表明时钟滞后的次数大于超前的次数，则形成down信号；
2.5相位追踪累加器从相位鉴定和表决器接收up或down信号，根据up或down信号对现有的累加值执行加法或者减法：如果相位追踪累加器接收到up信号，执行加法；如果相位追踪累加器接收到down信号，则执行减法，执行结果即是当前相位插值系数current_state，将当前相位插值系数current_state发送给加固电路的回退判断模块和选择器；
2.6.回退判断模块从相位追踪累加器接收当前相位插值系数current_state，从寄存器组读取最终相位插值系数last_state，判定current_state和last_state之间的差值的绝对值是否超过最大容限；若回退判断模块检测到current_state和last_state之间的差值的绝对值超过最大容限，则回退判断模块输出端口OUT2向选择器的选择端口S输出高电平1，转2.7；若回退判断模块检测到current_state和last_state之间的差值的绝对值不超过最大容限，则回退判断模块输出端口OUT2向选择器的选择端口S输出低电平，转2.7；
2.7选择器从相位追踪累加器接收当前相位插值系数current_state，从寄存器组读取最终相位插值系数last_state，根据选择端口S决定选择器的输出，如果选择端口S接收到高电平，则选择器选择last_state通过输出端口OUT3发送给寄存器组的输入端D，转2.8；如果选择端口S接收到低电平，则选择器选择current_state通过输出端口OUT3发送给寄存器组的输入端D，转2.8；
2.8寄存器组的输入端D从选择器接收数据，寄存器组的时钟端CLK从时钟分频器接收分频时钟clock.div，当clock.div为上升沿时将输入端D的数据进行锁存，形成最终相位插值系数last_state；
2.9相位插值器从寄存器组接收最终相位插值系数last_state，经相位插值形成clock.Q和clock.I时钟，提供给边沿采样器和数据采样器，转步骤2.2。
2.如权利要求1所述的一种基于PI型CDR数字滤波器的加固方法，其特征在于所述最大容限由相位追踪累加器中的单次累加位数和舍入位数决定，单次累加位数指相位追踪累加器内部加法器中用二进制表示的加数的位数；舍入位数是指为了实现低通特性，对相位追踪累加器内部加法器的结果实施截取的位数。
3.如权利要求2所述的一种基于PI型CDR数字滤波器的加固方法，其特征在于若a≤b，最大容限值为1，若a＞b，最大容限值为(2a－2b)，a为单次累加位数，b为舍入位数。
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