CN204836104U - 一种基于逻辑延时锁定的抗干扰电路 - Google Patents

Abstract

本实用新型涉及数据采集领域，尤其是一种基于逻辑延时锁定的抗干扰电路。本实用新型针对现有技术存在的问题，提供一种基于逻辑延时锁定的抗干扰电路，利用一个D触发器将触发信号转换为前沿时刻与其相同的阶跃信号，再利用若干个D触发器、一个反相器和一个与非门将这个阶跃信号转换为前沿时刻与触发信号相同。若干扰相对触发信号的延迟时间小于该脉冲宽度，则可利用这个信号与干扰信号逻辑与，从而将脉冲宽度的干扰信号进行抑制。本实用新型中阶跃信号产生器输出端与延迟电路输入端连接；延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。

Description

一种基于逻辑延时锁定的抗干扰电路

技术领域

本实用新型涉及数据采集领域，尤其是一种基于逻辑延时锁定的抗干扰电路。

背景技术

在某些物理试验中，用于触发电子设备的触发信号往往伴随着干扰信号到来。例如利用多路同步触发信号同时触发高功率脉冲装置和电子设备时，高功率脉冲装置动作产生的干扰信号将影响电子设备的正常工作。这些干扰信号的特点是：紧随触发到来，并且持续时间短，例如小于1μS。高功率脉冲装置动作后一些物理量需要被测量或处理，代表这些物理量的信号一般在触发脉冲的一定延迟时间（例如大于1.5μS）之后到来。

常用的屏蔽和滤波等抑制措施总会带来额外的硬件成本，并可能影响触发信号的品质，特别是带来时间上的抖动，使电子设备不能被精确地触发。

实用新型内容

本实用新型所要解决的技术问题是：针对现有技术存在的问题，提供一种基于逻辑延时锁定的抗干扰电路，此电路以一个触发信号的前沿为时间参考点，在固定的延时范围内，解决电子电路中因触发信号引起的干扰问题。

本实用新型采用的技术方案如下：

一种基于逻辑延时锁定的抗干扰电路包括阶跃信号产生器、延迟电路、反相脉冲产生电路、与门；阶跃信号产生器输出端与延迟电路输入端连接；延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。

进一步的，所述阶跃信号产生器是D触发器，D触发器时钟输入端输入触发信号，D触发器信号输入端与直接置位端接电源，D触发器信号输出端与延迟电路输入端连接，D触发器直接复位端输入复位信号，D触发器信号输出端与反相脉冲产生电路另一信号输入端连接，D触发器信号输出端作为阶跃信号产生器输出端。

进一步的，所述延迟电路是n个D触发器，所述n个D触发器串联，上一级D触发器的信号输出端与下一级D触发器信号输入端连接，第一级D触发器的信号输入端与阶跃信号产生器输出端连接，每个D触发器时钟信号输入端输入时钟信号；延迟电路延迟时间Tw=（n-1）T+t，其中T为任意一个D触发器的延时时间，n为D触发器个数，t为触发信号前沿与其后第一个时钟前沿之间的时间间隔，0<t<T；第一级D触发器信号输入端作为延迟电路输入端，第n级D触发器信号输出端作为延迟电路输出端。

进一步的，所述反相脉冲产生电路包括反相器和与非门，所述延迟电路输出端与反相器输入端连接，反相器输出端同时与阶跃信号产生器输出端、与非门一输入端连接，与非门另一输入端与阶跃信号产生器输出端连接；与非门输出端与与门一输入端连接，接收反相脉冲。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是:

阶跃信号产生器的D触发器将触发信号Trig1转换为前沿同步的阶跃信号，若脉冲信号Trig1之后干扰信号，此D触发器不会响应，直到被复位为止，这样就避免了干扰信号可能引起的二次触发。

阶跃信号经过延迟电路的固定延时后，经反相器变为低电平，与触发器D1的输出经与非门NA1后，形成一个与触发信号Trig1前沿同步，并有一定时间宽度的反相脉冲RestrainTime，这个反相脉冲通过与门A1和易被干扰信号Delay1进行逻辑与运算后，相应时间范围内的干扰信号都将得到抑制。

具有伴随触发信号Trig1一起到来的干扰信号，持续时间一般较短（例如不超过1μS），若其他通道的有效信号只会在一定时间（例如1.5μS）之后到来，则通过上诉逻辑设计可抑制干扰信号，从而避免逻辑错误。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1是本发明电路原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

1、背景技术：同步触发信号一般被分为很多路，比如其中一路送与高功率脉冲装置，另一路送与数字电路。触发信号使高功率脉冲装置动作，产生大量干扰信号，这些干扰信号的特点是：紧随触发信号Trig1到来，并且持续时间短（例如不超过1μS）。高功率脉冲装置动作后一些物理量需要被测量或处理，代表这些物理量的信号（真实信号，DELAY1）一般在触发脉冲的一定延迟时间（例如1.5μS）之后到来。本专利的目的就是对触发信号Trig1之后的干扰信号以及真实信号Delay1之前的干扰信号进行抑制。

2、本装置默认第一个输入到阶跃信号产生器时钟输入端的脉冲信号就是触发信号trig1。

3、本专利中干扰信号是指触发信号trig1与真实信号delay1之间。

4、本专利所述脉冲信号都默认为正相脉冲信号，复位信号为低电平有效的信号，此复位信号为与阶跃信号产生器复位端（D触发器复位端）匹配的信号。

5、阶跃脉冲信号产生器是D触发器时，D触发器的接法是比较独特的，通过此接法将脉冲信号转换为阶跃信号。在本方案中可以抑制脉冲信号后的干扰信号。

6、本专利中的D触发器是带复位功能的D触发器。D触发器中直接置位端（PRN端）作用是输入低电平时，信号输出端（Q端）为高电平输出；D触发器直接复位端（CLRN端）作用是输入低电平时，信号输出端（Q端）为低电平输出；D触发器中信号输入端（D端）作用是输入信号，输出端（Q端）作用是输出信号。D触发器时钟输入端（图中的三角符号端）作用是输入时钟信号，但是阶跃信号产生器中的时钟输入端输入触发信号。其中阶跃信号产生器中的D触发器中PRN端以及D端接电源，阶跃信号产生器中的Q端与延迟电路（第一级D触发器）输入端连接，CLRN端接复位信号。延迟电路中的第一级D触发器D端接阶跃信号产生器输出端（D触发器Q端）、延迟电路中的第n级D触发器D端与延迟电路中的第n-1级D触发器Q端、延迟电路中的第n级D触发器Q端与反相脉冲产生电路输入端（反相器输入端）连接。n>0。

工作原理：利用一个D触发器将触发信号转换为前沿时刻与其相同的阶跃信号，再利用若干个D触发器、一个反相器和一个与非门将这个阶跃信号转换为前沿时刻与触发信号相同，但脉冲宽度由时钟周期与D触发器个数确定的反相信号。若干扰相对触发信号的延迟时间小于该脉冲宽度，则可利用这个信号与干扰信号逻辑与，从而将脉冲宽度的干扰信号进行抑制。具体是通过阶跃信号产生器（触发器D1）将脉冲信号转换为与脉冲信号前沿同步的阶跃信号，对脉冲信号之后的干扰信号不进行响应，直到阶跃信号产生器复位端被复位；然后阶跃信号通过延迟电路进行Tw固定时间的延迟后，输入至反相脉冲产生电路；反相脉冲产生电路接收阶跃信号产生器产生的阶跃信号，然后对延迟电路输出的延时信号进行反相，形成一个宽度为Tw的反相信号；与门一端接收反相脉冲产生电路输出的反相信号，当与门另一端接收到干扰信号时，脉冲信号之后宽度为Tw范围内的干扰信号得到抑制。

实施例1：如图1所示。该电路包括4个D触发器（其中D1作为阶跃信号产生器，延迟电路包括触发器D2、触发器D3、触发器D4）、2个反相器、1个与非门和1个与门。其中触发信号Trig1与触发器D1时钟输入端相连，触发器D1输出端与触发器D2信号输入端相连，触发器D2输出端与触发器D3信号输入端相连，触发器D3输出端与触发器D4信号输入端相连，时钟信号2MClk与触发器D2～D4时钟输入端同时相连。触发器D4输出端与反相器N1输入端相连，反相器N1输出端和与非门NA1的一个输入端相连，触发器D1输出端和与非门NA1的另一个输入端相连，与非门NA1输出端和与门A1输入端相连，易被干扰信号Delay1和与门A1的另一个输入端相连。复位控制信号Clr（是高电平有效信号）与反相器N2输入端相连，反相器N2输出端（反相器N2输出低电平有效信号的复位信号）与触发器D1复位输入端相连，触发器D1的信号输入端与置位端都与VCC相连。

阶跃信号经过触发器D2～D4的固定延时后，经反相器变为低电平，与触发器D1的输出经与非门NA1后，形成一个与触发信号Trig1前沿同步，并有一定时间宽度的反相脉冲RestrainTime，这个反相脉冲通过与门A1和易被干扰信号Delay1（真实信号）进行逻辑与运算后，相应时间范围内的干扰信号都将得到抑制，Trig1和Delay1后面的干扰信号都没有对输出脉冲信号Delay2产生影响。

其中反相脉冲RestrainTime的宽度与2MClk的时钟周期及触发器的个数有关，假设时钟周期为T，由于触发器D2的时钟输入端和触发输入端不同步，因此触发器D2的时间延迟t在0~T之间。由于跟随在触发器D2后的触发器时钟输入端和触发输入端同步，因此每个触发器的时间延迟都为T，假设跟随在触发器D2后的触发器个数为n，则反相脉冲RestrainTime的宽度TW的数学表达式为：

Tw=（n-1）T+t,其中0<t<T。

如图1，2MClk的时钟周期为500ns，若跟随在触发器D2后的触发器个数为2，则1000ns<TW<1500ns。显然若时钟周期为200ns，若跟随在触发器D2后的触发器个数为6，则1200ns<TW<1400ns。

本说明书中公开的所有特征，除了互相排斥的特征以外，均可以以任何方式组合。

本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims (4)

1.一种基于逻辑延时锁定的抗干扰电路，其特征在于包括阶跃信号产生器、延迟电路、与门；阶跃信号产生器输出端与延迟电路输入端连接；

延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。

2.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述阶跃信号产生器是D触发器，D触发器时钟输入端输入触发信号，D触发器信号输入端与直接置位端接电源，D触发器信号输出端与延迟电路输入端连接，D触发器直接复位端输入复位信号，D触发器信号输出端与反相脉冲产生电路另一信号输入端连接，D触发器信号输出端作为阶跃信号产生器输出端。

3.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述延迟电路是n个D触发器，所述n个D触发器串联，上一级D触发器的信号输出端与下一级D触发器信号输入端连接，第一级D触发器的信号输入端与阶跃信号产生器输出端连接，每个D触发器时钟信号输入端输入时钟信号;延迟电路延迟时间Tw=（n-1）T+t，其中T为任意一个D触发器的延时时间，n为D触发器个数，t为触发信号前沿与其后第一个时钟前沿之间的时间间隔，0<t<T；第一级D触发器信号输入端作为延迟电路输入端，第n级D触发器信号输出端作为延迟电路输出端。

4.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述反相脉冲产生电路包括反相器和与非门，所述延迟电路输出端与反相器输入端连接，反相器输出端同时与阶跃信号产生器输出端、与非门一输入端连接，与非门另一输入端与阶跃信号产生器输出端连接；与非门输出端与与门一输入端连接，接收反相脉冲。