CN100578246C - 一种生成测试向量的方法 - Google Patents

Abstract

本发明提供一种生成测试向量的方法，该方法包括：A、获取同步电路同步时钟的相位和非同步信号的翻转时间点，确定为同步电路提供同步时钟的相位区间；B、调整相位锁相环PLL的配置信息，使PLL按照配置信息输出的同步时钟相位在步骤A计算出的相位区间内；C、使用调整后的PLL配置信息生成测试向量。使用本发明，可以通过调整PLL的配置信息生成测试向量，该测试向量在测试中，保证同步电路输出同步信号不发生漂移，使功能完好的芯片都能通过测试，增强了测试向量的鲁棒性。

Description

一种生成测试向量的方法

技术领域

本发明涉及一种测试技术，特别涉及一种生成测试向量的方法。

背景技术

随着芯片集成度、复杂度和功能需求的增加，在很多数字电路系统中，芯片内部存在不同时钟域的功能模块，这些不同时钟域的功能模块所需的不同相位的时钟信号由芯片内部的相位锁相环(PLL)电路提供。芯片内部还存在若干同步电路，每一个同步电路都按照PLL电路提供的一个时钟域内的同步时钟，对芯片内不同时钟域的功能模块输出的非同步信号进行采样，得到稳步的同步信号，也就是将芯片内不同时钟域的功能模块输出的非同步信号同步到一个时钟域，该同步后的时钟域就是芯片的整体时序。同步电路对非同步信号的采样可以分为正沿采样型和负沿采样型，其中正沿采样型是同步电路在同步时钟的上升沿对非同步信号采样，负沿采样型是同步电路在同步时钟的下降沿对非同步信号采样。

芯片从设计到量产要经过仿真校验的过程，仿真校验中的后仿真，考虑不同器件的内部延时，以及布局和绕线方案给芯片延时带来的影响，因此后仿真是和实际工作情况基本相同的仿真，也是判断设计芯片能否量产的一个重要手段。目前，使用测试机台和测量向量进行后仿真。测试向量就是包含PLL配置信息的信号。测试机台将测试向量输入芯片，芯片内PLL按照测试向量携带的PLL配置信息为同步电路提供同步时钟，同步电路按照同步时钟输出同步后信号。同步电路输出的同步后信号的时钟域就是芯片内部的时钟域，也就是芯片的整体时序。芯片按照整体时序，对测试向量进行采样，将采样后的测试向量输出。在芯片设计阶段预估的标准延时模式(SDF)文件中记载有芯片在设计时序下的输出信号特性，当测试向量输出信号与SDF文件中记载的芯片在设计时序的输出信号特性相同时，说明芯片通过了向量测试，可以进行量产，判断的方法为测试机台使用绝对时间比对测试向量输出值与SDF文件中记载的输出信号特性。

目前，用于芯片中的常见同步电路如图1所示，图1为现有技术同步电路的结构示意图，该同步电路中包括第一D触发器和第二D触发器。电路的布局与绕线，以及生产和制造中的一些不确定因素，使得同步时钟到达第一D触发器和第二D触发器的时钟信号(CLK)输入端的延迟时间不相同，非同步信号到达第一D触发器和第二D触发器的输入端的延迟时间也不同，从而造成通过第一D触发器和第二D触发器形成的同步信号前后漂移，将同步时钟及非同步信号到达两个触发器的不同延时情况称为两种延时情况(timing delay case)。芯片中包括若干同步电路，如果这些同步电路的输出同步信号全部或部分发生前后漂移，将造成芯片同步时钟域的变化，会影响到整个芯片时序的行为。图2为现有技术中正沿采样型同步电路的同步时钟域变化示意图。如图2所示，波形201为芯片整体时序，波形202为芯片输入测试向量信号波形，波形203为芯片测试结束后测试向量的输出。其中波形201由于芯片同步时钟域的变化，已经与设计时预估的芯片时序不完全一样，假设按照设计预估的情况，芯片应该在时刻t1开始采集输入测试向量信号。但是从图2中可以看出，在测试向量输入信号出现第一个上升沿时，芯片时序的第一个上升沿还没有到达，因此在时刻t1芯片无法开始采集测试向量输入信号，直到芯片的第二个上升沿到达的t2时刻，芯片才开始采集测试向量输入信号，因此芯片最终的测试向量输出信号特性与SDF文件中记载的输出信号特性不相同，芯片不能通过测试。

可见，现有技术中芯片同步电路的输出同步信号漂移将造成芯片同步时钟域的变化，进而影响芯片整体时序的行为，虽然芯片的功能仍然正确，但是对于只能做绝对时间比对的测试机台而言，无法判断芯片功能是否完好，这样就造成一些功能完好的芯片也不能通过向量测试。针对上述情况，要求量产工程师针对复杂的输入输出提高测试向量的鲁棒性，即调整测试向量中PLL的配置信息，使得测试向量在输入功能完好的芯片时，芯片中同步电路按照PLL依据测试向量中携带的PLL配置信息提供的同步时钟，将非同步信号同步到一个时钟域，该同步后的时钟为芯片的整体时序，保证芯片在该整体时序下对输入测试向量采样后的信号与SDF文件中记载的输出信号相同，使得测试机台在使用绝对时间比对测试向量输出信号与SDF文件记载的输出信号后，判断功能完好的芯片通过测试。但是提高测试向量的鲁棒性需要花大量的时间和精力做精细分析，以及大量的机台测试时间，使芯片的制造成本上升。

发明内容

有鉴于此，本发明的主要目的是提供一种生成测试向量的方法，该方法能够增强多时钟域电路测试向量的鲁棒性。

为了实现上述发明目的，本发明提供一种生成测试向量的方法，该方法包括：

A、获取同步电路同步时钟的相位和非同步信号的翻转时间点，在同步时钟的相位出现的范围内选择没有和所述非同步信号的翻转时间点出现的范围重叠的区间，作为为同步电路提供同步时钟的相位区间；

B、调整相位锁相环PLL的配置信息，使PLL按照配置信息输出的同步时钟相位在步骤A计算出的相位区间内；

C、使用调整后的PLL配置信息生成测试向量。

较佳地，步骤A所述获取同步电路同步时钟的相位和非同步信号的翻转时间点的方法为：

根据同步电路同步时钟的相位和频率设计值，使用静态时序分析STA得出所述同步电路同步时钟的相位和非同步信号由低电平向高电平的翻转时间点。

在此基础上，步骤A所述确定为同步电路提供同步时钟的相位区间的方法为：

在所述得出的同步电路同步时钟的相位和非同步信号由低电平向高电平的翻转时间点中，选择同步电路同步时钟的第一个时钟沿相位出现的范围，确定同步电路中非同步信号由低电平向高电平的第一个翻转时间点出现的范围，在同步时钟的第一个时钟沿相位出现的范围内选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间，作为为同步电路提供同步时钟的相位区间。

在确定了同步电路提供的同步时钟的相位区间后，如果同步电路的个数为一个以上，所述步骤A之后进一步包括：将得到的所有同步电路同步时钟的相位区间取交集，将取交集后的区间作为所有同步电路同步时钟的相位区间。

上述时钟沿可以为同步时钟上升沿，所述在同步时钟的第一个时钟沿相位出现的范围内，选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间的方法为：

在同步时钟的第一个时钟上升沿边界CPE限定的区间内，选择与非同步信号翻转时间点边界PU限定的区间不重叠的区间。

上述时钟沿为也可以为同步时钟下降沿，在同步时钟的第一个时钟沿相位出现的范围内，选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间的方法为：

在同步时钟的第一个时钟下降沿边界CNE限定的区间内，选择与非同步信号翻转时间点边界PU限定的区间不重叠的区间。

较佳地，步骤C所述使用调整后的PLL配置信息生成测试向量的方法为：

通过调整测试向量的参量，生成携带PLL配置信息的测试向量。

由上述技术方案可见，本发明提供的生成测试向量的方法，首先获取同步电路同步时钟的相位和非同步信号的翻转时间点，确定为同步电路提供同步时钟的相位区间；其次调整相位锁相环PLL的配置信息，使PLL按照配置信息输出的同步时钟相位在计算出的相位区间内；最后使用调整后的PLL配置信息生成测试向量。按照上述方法，使用调整后的PLL配置信息生成的测试向量，在输入芯片后，芯片中的同步电路按照PLL依据测试向量中携带的PLL配置信息提供的同步时钟，在同步时钟沿出现时一定能够采集到非同步信号，确保输出同步信号不发生漂移，从而确保芯片整体时序与设计值相同，芯片按照整体时序对测试向量采样后的测试向量输出信号与SDF文件中记载的输出信号特性相同，测试机台将判定功能正常的芯片都能通过测试。

附图说明

图1为现有技术中同步时钟电路的结构示意图；

图2为现有技术中芯片同步时钟域变化示意图；

图3为本发明生成测试向量的方法较佳实施方式流程图；

图4为本发明生成测试向量的方法实施例流程图；

图5为正沿采样型同步电路中CPEU与PU没有重叠区间的示意图；

图6为正沿采样型同步电路中CPEU与PU有重叠区间的示意图；

图7为负沿采样型同步电路中CNEU与PU没有重叠区间的示意图；

图8为负沿采样型同步电路中CNEU与PU有重叠区间的示意图。

具体实施方式

为使本发明的发明目的、技术方案和优点更加清楚，下面将结合附图和实施例对本发明作进一步详细描述。

本发明提供的生成测试向量的方法，首先获取同步电路同步时钟的相位和非同步信号的翻转时间点，确定为同步电路提供同步时钟的相位区间；其次调整相位锁相环PLL的配置信息，使PLL按照配置信息输出的同步时钟相位在计算出的相位区间内；最后使用调整后的PLL配置信息生成测试向量。

下面详细说明本发明提供的生成测试向量的方法。

参见图3，图3为本发明提供的生成测试向量的方法较佳实施方式流程图，该流程包括：

步骤301：获取同步电路所用同步时钟的相位和非同步信号的翻转时间点，确定为同步电路提供同步时钟的相位区间。

本步骤中，根据为芯片设计的同步电路的物理电路，以及同步电路采样使用的同步时钟相位和频率的设计值，通过静态时序分析(STA)得出的静态时序分析报告(STA report)，收集同步电路的同步时钟相位和非同步信号的翻转时间点，根据收集到的数据和同步电路的采样类型，确定相位区间。当同步电路为正沿采样型时，在同步电路中确定同步时钟第一个上升沿可能出现的范围，确定非同步信号由低电平向高电平的第一个翻转时间点可能出现的范围，在确定的第一个上升沿可能出现的范围内选择没有和非同步信号由低电平向高电平的第一个翻转时间点可能出现的范围重叠的区间，作为该正沿采样型同步电路的同步时钟相位区间。当同步电路为负沿采样型时，在同步电路中确定同步时钟第一个下降沿可能出现的范围，确定非同步信号由低电平向高电平的第一个翻转时间点可能出现的范围，在确定的第一个下降沿可能出现的范围内选择没有和非同步信号由低电平向高电平的第一个翻转时间点可能出现的范围重叠的区间，作为该负沿采样型同步电路的同步时钟相位区间。通过上述方法确定了同步电路同步时钟第一个时钟沿的情况，由于同步时钟由相等间隔的脉冲信号组成，在确定了第一个时钟沿的情况后，同步时钟所有时钟沿的情况都相应确定了。当芯片中的同步电路不止一个时，对每个同步电路都采样上述方法确定一个同步时钟的相位区间，再将所得每个同步电路同步时钟的相位区间取交集，得到所有同步电路同步时钟的相位区间。

步骤302：调整PLL的配置信息，使PLL提供给同步电路的同步时钟相位在步骤301计算出的相位区间内。

本步骤中，根据步骤301中计算出的同步时钟相位区间，调整PLL的配置信息，使用该配置信息的PLL输出的同步时钟相位均在计算的区间内。调整可以通过改变PLL寄存器的配置实现，这属于本领域技术人员的公知常识。

步骤303：使用调整后的PLL配置信息生成测试向量。

本步骤中，根据调整后的PLL配置信息重新生成测试向量。通过调整测试向量的参量，使得调整过后的测试向量携带PLL配置信息。重新生成的测试向量，由于包含了调整后的PLL配置信息，测试向量输入芯片后，PLL按照测试向量携带的PLL配置信息为同步电路提供同步时钟，所提供的同步时钟相位均在步骤302得出的相位区间内。当同步电路为正沿采样型时，在同步时钟第一个上升沿出现之前，非同步信号的第一个由低电平向高电平的翻转时间点已经出现，当同步电路为负沿采样型时，在同步时钟第一个下降沿出现之前，非同步信号的第一个由低电平向高电平的翻转时间点已经出现，这样使用该测试向量对芯片进行后仿真时，同步电路在每一个上升沿或每一个下降沿出现时，一定能采集到非同步信号，使得同步电路的输出同步信号不发生漂移，从而使芯片的整体时序与预估的情况相同，芯片在此时序下对输入的测试向量采样，将得到与SDF文件中加载的输出信号特性相同的输出测试向量，增强了测试向量的鲁棒性。当芯片中有多个同步电路时，根据计算出的所有同步电路的同步时钟相位区间，调整PLL的配置信息，根据调整后的PLL信息重新生成测试向量。

基于以上较佳实施方式，下面详细描述本发明提供的生成测试向量的方法实施例，本实施例假设有多个同步电路。参见图4，图4为本发明提供的生成测试向量的方法实施例流程图，该流程包括：

步骤401：获取设计的所有同步电路的物理电路、以及采样使用的同步时钟相位和频率的设计值。

本步骤中，同步电路可以是正沿采样型，也可以是负沿采样型，同步电路采样使用的同步时钟相位包括同步电路采样使用的同步时钟上升沿相位和下降沿相位。

步骤402：根据步骤401获取的信息，通过STA得出所有同步电路采样使用的同步时钟相位，以及非同步信号的翻转时间点。

本步骤中，根据所有同步电路的物理电路以及采样使用的同步时钟相位和频率的设计值，通过STA得出的STA report，收集芯片内所有同步电路采样使用的同步时钟相位，以及非同步信号的翻转时间点。

步骤403：根据步骤402获取的信息，在同步时钟的第一个时钟沿可能出现的范围内选择没有和非同步信号由低电平向高电平的第一个翻转时间点可能出现的范围重叠的区间。

本步骤中，在收集到的同步时钟相位中针对每一个同步电路找出第一个上升沿出现的相位范围，将此范围的边界定义为第一时钟上升沿边界(CPE1)和第二时钟上升沿边界(CPE2)，从CPE1到CPE2的区间为同步时钟第一个上升沿出现的不确定区间(CPEU)。在收集到的同步时钟相位中针对每一个同步电路找出第一个下降沿出现的相位范围边界值定义为第一时钟下降沿边界(CNE1)和第二时钟下降沿边界(CNE2)，从CNE1到CNE2的区间为同步时钟第一个下降沿出现的不确定区间(CNEU)。在收集到的所有同步电路中非同步信号的翻转时间点中针对每一个同步电路找出第一个由低电平向高电平的翻转时间点出现范围，将此范围的边界定义为P1和P2，非同步信号都是以脉冲形式存在的，从P1到P2的区间为非同步信号脉冲不确定区间(PU)。根据同步电路的不同采样类型，以一个同步电路为例，如果该同步电路为正沿采样型，确定CPEU与PU不重叠的区间，如果该同步电路为负沿采样型，确定CNEU与PU不重叠的区间，上述不重叠的区间，即为一个同步电路同步时钟相位的区间。

步骤404：对每一个同步电路计算出的同步时钟相位区间取交集。

本步骤中，根据步骤403中计算出来的芯片中每一个同步电路同步时钟的相位区间，将所有这些相位区间取交集，得到所有同步电路同步时钟的相位区间。

步骤405：调整PLL的配置信息，使PLL输出同步时钟的相位在所有同步电路同步时钟的相位区间内。

本步骤中，通过改变PLL配置寄存器的配置，调整PLL的配置信息，使PLL按照该配置信息输出同步时钟的相位在步骤404得到所有同步电路同步时钟的相位区间内。

步骤406：使用调整后的PLL配置信息生成测试向量。

本步骤中，根据调整后的PLL配置信息重新生成测试向量。通过调整测试向量的参量，使得调整过后的测试向量携带PLL配置信息。重新生成的测试向量，由于包含了调整后的PLL配置信息，测试向量输入芯片后，PLL按照测试向量携带的PLL配置信息为同步电路提供同步时钟，所提供的同步时钟相位均在步骤403得出的相位区间内。当同步电路为正沿采样型时，在同步时钟第一个上升沿出现之前，非同步信号由低电平向高电平的第一个翻转时间点已经出现，当同步电路为负沿采样型时，在同步时钟第一个下降沿出现之前，非同步信号低电平向高电平的第一个翻转时间点已经出现，这样使用该测试向量对芯片进行后仿真时，同步电路在第一个上升沿或第一个下降沿出现时，一定能采集到非同步信号，确保同步电路输出的同步信号不发生漂移，从而确保了芯片的整体时序，芯片按照该整体时序对测试向量进行采样时，将得到与SDF文件中记载的输出信号相同的测试向量输出信号，功能正常的芯片都将通过测试，增强了测试向量的鲁棒性。当芯片中有多个同步电路时，根据计算出的所有同步电路的同步时钟相位区间，调整PLL的配置信息，根据调整后的PLL信息重新生成测试向量。

上述步骤401～步骤406，描述了本发明提供的生成测试向量的方法实施例流程，在步骤402中，由CPE1和CPE2组成的区间CPEU、由CNE1和CNE2组成的区间CNEU、由P1和P2组成的区间PU可能存在不同的位置关系，在步骤403中要根据同步电路的采样类型，针对这些不同的位置关系来确定同步电路同步时钟的相位区间，下面以具体实例说明这些不同情况。

首先，描述针对正沿采样型同步电路的不同情况，因此只需考虑CPEU与PU的位置关系。

参见图5，图5为正沿采样型同步电路中CPEU与PU没有重叠区间的示意图。如图5所示，波形501为到达同步电路中第一个触发器的相位波形，波形502为到达同步电路中第一个触发器的非同步信号相位波形，波形503为到达同步电路中第二个触发器的相位波形，波形504为到达同步电路中第二个触发器的非同步信号相位波形。根据步骤402所述的确定边界方法，确定出CPEU和PU，可见在图5所示的情况中，CPEU与PU没有重叠的区域，因此在步骤403中将CPEU确定为该正沿采样型同步电路的同步时钟相位区间。

参见图6，图6为正沿采样型同步电路中CPEU与PU有重叠区间的示意图。如图6所示，波形601为到达同步电路中第一个触发器的相位波形，波形602为到达同步电路中第一个触发器的非同步信号相位波形，波形603为到达同步电路中第二个触发器的相位波形，波形604为到达同步电路中第二个触发器的非同步信号相位波形。根据步骤402所述的确定边界的方法，确定出CPEU和PU，可见在图6所示的情况中，CPEU与PU有重叠的区域，因此在步骤403中，将CPEU与PU没有重叠的部分确定为该正沿采样型同步电路的同步时钟相位区间。

最后，描述针对负沿采样型同步电路的不同情况，因此只需考虑CNEU与PU的位置关系。

参见图7，图7为负沿采样型同步电路中CNEU与PU没有重叠区间的示意图。如图7所示，波形701为到达同步电路中第一个触发器的相位波形，波形702为到达同步电路中第一个触发器的非同步信号相位波形，波形703为到达同步电路中第二个触发器的相位波形，波形704为到达同步电路中第二个触发器的非同步信号相位波形。根据步骤402所述的确定边界的方法，确定出CNEU和PU，可见在图7所示的情况中，CNEU与PU没有重叠的区域，因此在步骤403中，将CNEU确定为该负沿采样型同步电路的同步时钟相位区间。

参见图8，图8为负采样型同步电路中CNEU和PU有重叠区间的示意图。如图8所示，波形801为到达同步电路中第一个触发器的相位波形，波形802为到达同步电路中第一个触发器的非同步信号相位波形，波形803为到达同步电路中第二个触发器的相位波形，波形804为到达同步电路中第二个触发器的非同步信号相位波形。根据步骤402所述的确定边界的方法，确定出CNEU和PU，可见在图8所示的情况中，CNEU与PU有重叠的区域，因此在步骤403中，将CNEU与PU没有重叠的部分确定为该负沿采样型同步电路的同步时钟相位区间。

综上所述，本发明提供的生成测试向量的方法，使用调整后的PLL配置信息生成测试向量，使芯片中PLL按照测试向量携带的PLL配置信息为所有同步电路提供的同步时钟相位都在确定出的相位区间内。在每个同步电路同步时钟第一个时钟沿出现时，每个同步电路同步时钟第一个时钟沿出现时，一定能开始对非同步信号的采样。由此可以确保同步电路输出同步信号不发生漂移，保证了芯片的整体时序与设计值相同，芯片在此时序下对测试向量采样，将得到与SDF文件中输出信号特性相同的测试向量输出信号，确保了功能完好的芯片都能通过测试，增强了测试向量的鲁棒性。

本发明提供的增强多时钟与电路测试向量鲁棒性的方法，可以应用在各种芯片中，例如手机芯片、手持电视芯片和多媒体芯片等等。

以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1、一种生成测试向量的方法，其特征在于，该方法包括：

A、获取同步电路同步时钟的相位和非同步信号的翻转时间点，在同步时钟的相位出现的范围内选择没有和非同步信号的翻转时间点出现的范围重叠的区间，作为为同步电路提供同步时钟的相位区间；

B、调整相位锁相环PLL的配置信息，使PLL按照配置信息输出的同步时钟相位在步骤A计算出的相位区间内；

C、使用调整后的PLL配置信息生成测试向量。

2、如权利要求1所述的方法，其特征在于，步骤A所述获取同步电路同步时钟的相位和非同步信号的翻转时间点的方法为：

根据同步电路同步时钟的相位和频率设计值，使用静态时序分析STA得出所述同步电路同步时钟的相位和非同步信号由低电平向高电平的翻转时间点。

3、如权利要求2所述的方法，其特征在于，步骤A所述确定为同步电路提供同步时钟的相位区间的方法为：

在所述得出的同步电路同步时钟的相位和非同步信号由低电平向高电平的翻转时间点中，选择同步电路同步时钟的第一个时钟沿相位出现的范围，确定同步电路中非同步信号由低电平向高电平的第一个翻转时间点出现的范围，在同步时钟的第一个时钟沿相位出现的范围内选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间，作为为同步电路提供同步时钟的相位区间。

4、如权利要求3所述的方法，其特征在于，所述同步电路的个数为一个以上，所述步骤A之后进一步包括：将得到的所有同步电路同步时钟的相位区间取交集，将取交集后的区间作为所有同步电路同步时钟的相位区间。

5、如权利要求3所述的方法，其特征在于，所述时钟沿为同步时钟上升沿，所述在同步时钟的第一个时钟沿相位出现的范围内，选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间的方法为：

在同步时钟的第一个时钟上升沿边界CPE限定的区间内，选择与非同步信号翻转时间点边界PU限定的区间不重叠的区间。

6、如权利要求3所述的方法，其特征在于，所述时钟沿为同步时钟下降沿，在同步时钟的第一个时钟沿相位出现的范围内，选择与非同步信号由低电平向高电平的第一个翻转时间点出现的范围未重叠的区间的方法为：

在同步时钟的第一个时钟下降沿边界CNE限定的区间内，选择与非同步信号翻转时间点边界PU限定的区间不重叠的区间。

7、如权利要求1所述的方法，其特征在于，步骤C所述使用调整后的PLL配置信息生成测试向量的方法为：

通过调整测试向量的参量，生成携带PLL配置信息的测试向量。

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