CN101738141A

CN101738141A - 用于弹载数据采集系统的多通道数据信号同步存储方法

Info

Publication number: CN101738141A
Application number: CN200910310238A
Authority: CN
Inventors: 乔立岩; 马云彤; 俞洋; 徐红伟; 邓立宝; 彭喜元
Original assignee: Harbin Institute of Technology
Current assignee: Harbin Institute of Technology
Priority date: 2009-11-23
Filing date: 2009-11-23
Publication date: 2010-06-16
Anticipated expiration: 2029-11-23
Also published as: CN101738141B

Abstract

用于弹载数据采集系统的多通道数据信号同步存储方法，它涉及一种多通道的数据信号同步存储方法。它解决了现有的数据信号同步存储方法的同步精度低的问题。其步骤为：外部控制器发出启动信号至多通道数据存储器；多通道数据存储器中的一个通道的时钟下降沿对所述启动信号进行锁存，获得同步启动信号，并将所述同步启动信号分别输出至其它所有通道；多通道数据存储器中其它所有通道中的每个通道的同一时钟周期的时钟上升沿检测所述同步启动信号后，进行同步数据存储。本发明可以用于多种多通道数据处理或数据通信的系统中。

Description

用于弹载数据采集系统的多通道数据信号同步存储方法

技术领域

本发明涉及一种多通道的数据信号同步存储方法。

背景技术

在导弹的研发与飞行实验过程中，需要对弹上的各种状态信号进行同部记录。这些状态信号包括：导弹在进行目标搜索和目标跟踪过程中的俯仰角、方位角和姿态角等信号。进行导弹性能分析时，需要同时分析某一时刻的各种状态信号，以此来评估导弹性能的优劣，各个信号在数据采集与数据存储过程中需要保证严格的同步关系。现有的同步采集方法同步精度较低。

发明内容

本发明是为了解决现有的数据信号同步存储方法的同步精度低的问题，从而提出一种用于弹载数据采集系统的多通道数据信号同步存储方法。

用于弹载数据采集系统的多通道数据信号同步存储方法，它由以下步骤完成：

步骤一、多通道数据存储器检测外部控制器发出的启动信号的状态；

步骤二、多通道数据存储器判断检测到的启动信号是否有效；

步骤三、多通道数据存储器中的一个通道的时钟下降沿对所述启动信号进行锁存，获得同步启动信号，并将所述同步启动信号分别输出至多通道数据存储器中的其它通道；

步骤四、多通道数据存储器中的其它通道在同一时钟周期的时钟上升沿检测所述同步启动信号，并开始进行同步存储数据。

所述多通道数据存储器的通道数量可为6个。

所述多通道数据存储器中每两个通道使用一个模数转换器进行数据采集，其型号为ADS62P34。

所述多通道数据存储器中各个通道的时钟使用同一个时钟分配芯片，其型号为MAX9170 。

所述多通道数据存储器为现场可编程门阵列。

有益效果：本发明的数据信号同步存储方法的同步精度高，可达到的同步时间差为系统可实现的最小时间差为1.92ns，即同步精度为系统可达到的最高精度数据。

附图说明

图1是本发明方法的流程示意图；图2是本发明方法的各通道的时钟信号与同步信号的波形示意图；图3是具体实施方式一中MAX9170型时钟分配芯片的工作原理框图；图4是具体实施方式一中模数转换器的ADC输出数据与其输入、输出时钟的关系图；图5是具体实施方式一中FPGA对模数转换器ADC数据多通道存储的原理框图；图6是具体实施方式一中的第一种数据存储同步方法的各通道之间时钟信号与同步信号的波形示意图。

具体实施方式

具体实施方式一、结合图1～图6说明本具体实施方式，用于弹载数据采集系统的多通道数据信号同步存储方法，它由以下步骤完成：

所述多通道数据存储器的通道数量可为6个。

所述多通道数据存储器中各个通道的时钟使用同一个时钟分配芯片，其型号为MAX9170。

所述多通道数据存储器为现场可编程门阵列。

以下通过三种数据存储同步方法与本发明的方法的进行比较，阐述本方法的工作原理及优点：

第一种数据存储同步方法：在PCB上将start_store信号到3块多通道数据存储器为现场可编程门阵列(FPGA)的走线做到严格等长，保证start_store信号通道到达3块FPGA。尽管在PCB上start_store信号到达3块FPGA的时间可以用等长线来做到严格同步，但如前面所述，3个CLKOUT信号之间存在着固有的相位差，最大为3.12ns，如图6所示。当start_store信号有效时，CLKOUT1和CLKOUT2的第1个上升沿已经跳变完毕，因此第1个时钟沿检测到的start_store信号为“0”，不会进行数据存储。在第2个时钟上升沿开始数据采集。而CLKOUT3的第1个上升沿在start_store信号有效后到来，所以在第1个上升沿就会进行数据存储。这样CLKOUT3就比CLKOUT1和CLKOUT2提前一个周期存储数据，导致数据的时间差约为1/60MHz＝16.7ns，数据同步效果差，无法满足要求的5ns。通过上述分析可知，仅在PCB上对3根start_store信号进行等长走线无法做到小于或等于5ns的数据同步要求。因此第一种方法理论上不满足数据同步要求。

第二种数据存储同步方法：在第一种方法中，由于3个CLKOUT信号无法同时检测到start_store信号而导致数据存储时不同步。对方法一进行改进，不用CLKOUT信号来检测start_store信号，而是用start_store信号来控制3块ADC的输入时钟信号。

具体方法为：用start_store信号来控制图3所示的CLK-IN信号。当start_store＝1时，给出CLK-IN信号，可以3块ADC严格同时(误差为120ps)开始进行数据采集，3块FPGA在CLKOUT的上升沿开始存储数据。这样3块FPGA都在CLKOUT的第1个上升沿开始数据存储，存储的数据间的相位差仅为3块ADC孔径延时所带来的1.92ns，满足5ns的要求。当start_store＝0时，停止CLK-IN信号，3块ADC同时停止数据采集，停止发出CLKOUT信号，3块FPGA也同时停止数据存储。

实际测试结果表明，当start_store信号的有效时间小于10us时，即ADC的输入时钟的时间长度小于10us，此时ADC无法输出CLKOUT信号。在实际数据采集时，start_store信号有效长度为8us或5us，此时FPGA无法进行数据存储。因此方法二尽管理论上正确，但实际上却不可行。

第三种数据存储同步方法：将ADC-1上的CLKOUT1时钟信号同时给3块FPGA做时钟信号，CLKOUT2和CLKOUT3信号不被使用。在PCB布线时保证CLKOUT1到3块FPGA的走线长度相等。同时保证start_store信号到3块FPGA的走线长度也相等。这样也可以确保3块FPGA同时检测到start_store信号，数据才存储可以同步执行。

方法三在理论上可以做到数据的严格同步，但在实际应用时存在诸多弊端：(1)受弹载数据记录器体积的限制，3片FPGA分别处于3块PCB上，将CLKOUT1信号引到FPGA-2和FPGA-3所在的PCB上时，该信号的走线会很长，在20cm左右，而CLKOUT1的频率为60MHz。这样的高频信号在PCB上传输20cm后信号失真严重，而且回到背板上的其他信号引起干扰； (2)CLKOUT1为ADC输出的一个LVTTL信号，同时给3块FPGA做时钟，其扇出系数可到2000左右，超出了CLKOUT1信号的驱动能力，会导致逻辑运行不稳定。(3)在跨背板走线时，将CLKOUT1到3块FPGA的走线做到严格等长，会给布线带来很大困难。综上所述，方法三尽管理论上正确，但实际可行性差，不实用。

本方法的工作原理：对图6所示的方法一进行改进，FPGA-1先用CLKOUT1的下降沿对外部输入的start_store进行锁存，锁存信号为latch_start。然后将latch_start信号好同时输出给3块FPGA，3块FPGA在各自的CLKOUT的上升沿对latch_start信号进行检测(不再检测start_store信号)，如图2所示。下面对该方法进行分析。

将CLKOUT1检测到start_store信号为“1”的下降沿即为第1个下降沿。在第1个下降沿时，FPGA-1把latch_start信号置为“1”。此时CLKOUT2和CLKOUT3的第1个上升沿已经过去了至少8.3ns-3.12ns＝5.18ns，如图5所示，所以CLKOUT1～3在各自的第一个时钟上升沿都不会检测到latch_start信号。从latch_start＝1到CLKOUT1的第2个上升沿之间的信号保持时间为半个时钟周期，即8.3ns。而从latch_start＝1到CLKOUT2和CLKOUT3和地2个上升沿之间的保持时间至少为8.3ns-3.12ns＝5.18ns。所以CLKOUT1～3都会在第2个上升沿检测到latch_start信号，这样可以在同步对3片ADC的数据进行存储。

以下通过具体的应用场合验证本发明的效果：

以哈尔滨工业大学研发的某弹载数据记录器为应用实例，该记录器实现对6通道信号进行同步采集与存储。所述6通道信号分别记为A信号，B信号和C信号，所述A信号包括2路：A-M和A-N；B信号包括：B-M和B-N；C信号包括：C-M和C-N。单路M、N信号间的时间差小于1ns，任意2路信号间的时间差小于5ns。

为了实现单路M、N信号间的同步采集时间差小于1ns，硬件电路上采用专用的双通道ADC(模数转换器)，型号为ADS62P43，该ADC可对两路输入信号进行并行采集，且两路信号的采集时间差在±80ps内，满足1ns的要求。

同时对6通道信号进行数据采集，需要3片ADC。这3片ADC的差分输入采样时钟MAX9170提供，MAX9170为4通道LVTTL转LVDS中继器，工作原理如图3所示；

MAX9170输入为1路60MHz的LVTTL时钟，输出为4路同步的LVDS差分时钟信号，频率均为60MHz，任意两路差分时钟的相位差最大为120ps，即3片ADC的输入时钟相位差在120ps以内。

ADS62P43的孔径延时(即ADC开始进行数据采样相对于输入时钟的上升沿的相对延时)为0.7ns～2.5ns。则任意两通道数据采集的相位差最大为2.5ns-0.7+120ps＝1.92ns。这样在数据采集阶段可以保证任意两路信号的时差在2ns以内，满足5ns的要求。

数据同步的存储：ADC在输出数据的同时会输出一个数据同步时钟信号CLKout，后续处理电路在CLKOUT的上升沿读取ADC输出数据。ADC输出数据、输出时钟和输入时钟的关系如图4所示。输出时钟CLKOUT与输出时钟CLKin的相对延时TPDI为5.8ns～8.8ns。如前所述，3块ADC的输入时钟之间的相位差为120ps，即0.12ns，则3块ADC输出时钟CLKOUT之间相位差为8.8ns-5.8ns+0.12ns＝3.12ns(3块ADC输出数据的相位差仍为1.92ns)。

FPGA电路利用CLKOUT上升沿锁存ADC输出的数据信号。当FPGA检测到外部控制器给出启动存储信号start_store时，开始对ADC的数据进行存储，当start_store信号无效时，停止对ADC数据的存储。6路信号采集与存储的模块框图如图5所示。

经检测，在某弹载数据记录器的实际研发过程中，采用本方法中的数据同步、技术，实现了数据间的同步时间差最大为1.92ns，即系统可达到的最小值(同步时钟芯片0.12ns通道间时差加上ADC芯片1.8ns的孔径延时差)，小于要求的5ns。

本发明的方法不仅同步精度高，而且简单易行、容易实现。该同步技术在实现过程中，不会对PCB的设计提出过高的要求，只需将同步后的启动采集信号(latch_start)分别送给各个通道的控制器即可。此外，本发明的方法应用范围广泛，对于任意多通道数据处理或数据通信系统，均可使用该方法进行通道间的数据同步。

Claims

1.用于弹载数据采集系统的多通道数据信号同步存储方法，其特征是：它由以下步骤完成：

2.根据权利要求1所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于多通道数据存储器的通道数量为6个。

3.根据权利要求2所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于多通道数据存储器中每两个通道使用一个模-数转换器进行数据采集。

4.根据权利要求3所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于模-数转换器的型号为ADS62P34。

5.根据权利要求4所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于多通道数据存储器中各个通道的时钟信号由同一个时钟分配芯片提供。

6.根据权利要求5所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于时钟分配芯片的型号为MAX9170。

7.根据权利要求6所述的用于弹载数据采集系统的多通道数据信号同步存储方法，其特征在于多通道数据存储器为现场可编程门阵列。