CN102495912B - 一种具有同步校正功能的多通道高速数据采集系统 - Google Patents

Abstract

本发明公开了一种具有同步校正功能的多通道高速数据采集系统，在现有多通道高速数据采集系统的基础上，增加了一个同步参考信号发生器，用于产生快沿同步参考信号，并在每个通道中加入时间数字转换器，测量出同时到达各通道的同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch。每个通道计算同步参考信号上升沿到来时所对应的采样点位置P_ch，然后以采样点位置P_ch进行对采集的数据进行处理和显示。在本发明中，得到的采样点位置P_ch是最靠近同步参考信号上升沿脉冲时刻的真实采样点，使得各通道同步误差尽可能的小，所得到的真实采样点对齐显示，其精度小于或等于±1个采样时钟的误差，实现了减小同步误差，提高通道间同步精度。

Description

一种具有同步校正功能的多通道高速数据采集系统

技术领域

本发明属于数字采集技术领域，更为具体地讲，涉及一种具有同步校正功能的多通道高速数据采集系统。

背景技术

数据采集系统广泛地应用于电子测量、通信、雷达、航空航天、工业等各个领域，而多通道数据采集系统亦日益成为发展的一种趋势。同步性对于采集数据的精确性而言，具有至关重要的作用，多通道数据采集系统要求各通道的数据采集具有良好的同步精度。

1、目前多通道数据采集系统的原理

目前多通道数据采集系统的结构如图1所示，有n个通道，即CH_1～n，各通道ADC的采样率比较低，一般仅为几百MSPS，通常小于250MSPS。各通道的数据同步时钟ch1_syn_clk、ch2_syn_clk、......、chn_syn_clk为系统采样时钟sclk的扇出，由于ADC的采样率比较低，各通道信号ch1_sig、ch2_sig、......、chn_sig在各种的ADC中进行采样，输出仅为一路数据，然后在数据同步时钟ch1_syn_clk、ch2_syn_clk、......、chn_syn_clk的控制下，存入FPGA中的缓冲寄存器，即Buffer中。

在已有的多通道数据采集系统中，都不可避免地存在同步误差问题。在低采样率的多通道数据采集系统中，同步误差要求较低，只要处理好采样时钟，基本都能满足要求。

当前被采用较多的、传统的多通道采集系统，其采样的速率一般都比较低，相对于高速信号而言，其同步误差较大，不能满足同时对多个高速信号进行采样，且需采用同源采样时钟。

2、多通道高速数据采集系统

随着科技和工程应用的不断发展，对于数据采集系统的采集速率的要求越来越高。伴随着新的芯片工艺的发展，ADC的采样速率也不断地提高，这为数据采集系统速率的不断提高提供了最基本的保证。与此同时，随着采集速率的提升，在多通道高速数据采集系统，或者说在有N个通道，每个通道数据采集速率高达2GSPS以上的系统中，ADC采集到的数据采用多路输出(如四路数据)，故而多通道采集系统采用并行存储。由于数据同步时钟存在±1个时钟周期的误差，表现为相对时序上出现若干个采样点的位置偏差。

图2是两通道输入实际波形相对位置图，图3是通道间同步误差相对较大情况下采集到的波形相对位置图。

以双通道为例，如图2、3所示，ch1_sig、ch2_sig表示输入的两个信号。因为多通道高速数据采集系统系统采用并行存储，使得误差得以扩大。实际波形相对位置如图1所示，而实际得到的波形如图3所示。图3(a)中，通道1输入的信号波形先于通道2，其同步误差约为2.8ns，图3(b)中，通道2输入的信号波形先于通道1，其同步误差约为3ns。

如图2、3所示，在多通道高速数据采集系统中，通道间同步误差往往是几个纳秒(ns)，要求更小的同步误差，只是单纯处理好采样时钟，已经不能满足要求，多通道输入信号的数据同步问题已经成为制约着多通道高速数据采集系统技术指标提升的主要原因。

发明内容

本发明的目的在于克服现有技术的不足，提供一种同步误差更小的具有同步校正功能的多通道高速数据采集系统，以提高通道间同步精度指标。

为实现上述发明目的，本发明具有同步校正功能的多通道高速数据采集系统，包括n个数据采集通道，每个数据采集通道的ADC对输入各种通道的信号进行采集，输出L路数据，并产生相应的数据同步时钟；每个数据采集通道的缓冲寄存器在各自通道ADC产生的数据同步时钟控制下，对各自通道采集的L路数据进行缓存；各个数据采集通道产生的数据同步时钟具有相同的频率

其特征在于，还包括一个同步参考信号发生器，用于产生快沿同步参考信号，并分别送往各通道中，同步参考信号送往各通道的延迟相等，保证同步参考信号同时到达各通道；

每个数据采集通道还包括有一时间数字转换器，用于测量出同时到达各通道的同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch，其中ch＝1，2...，n；

每个通道首先计算同步参考信号上升沿到来时所对应的采样点位置P_ch：

$P_{\mathrm{ch}}=[\frac{T-\mathrm{\Δ}{t}_{\mathrm{ch}}}{T}\×L]$

其中，运算符[]表示对运算结果取整，T表示数据同步时钟周期；

然后以采样点位置P_ch进行对采集的数据进行处理和显示。

本发明的发明目的是这样实现的：

本发明具有同步校正功能的多通道高速数据采集系统，在现有多通道高速数据采集系统的基础上，增加了一个同步参考信号发生器，用于产生快沿同步参考信号，并在每个通道中加入时间数字转换器，测量出同时到达各通道的同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch。每个通道计算同步参考信号上升沿到来时所对应的采样点位置P_ch，然后以采样点位置P_ch进行对采集的数据进行处理和显示。这样，将所得到的采样数据对齐显示，即可实现多通道高速数据采集系统的同步校正。在本发明中，得到的采样点位置P_ch是最靠近同步参考信号上升沿脉冲时刻的真实采样点，使得各通道同步误差尽可能的小，所得到的真实采样点对齐显示，其精度小于或等于±1个采样时钟的误差，实现了减小同步误差，提高通道间同步精度的发明目的。

附图说明

图1是现有技术多通道数据采集系统的一种结构图；

图2是两通道输入实际波形相对位置图；

图3是通道间同步误差相对较大情况下采集到的波形相对位置图；

图4是本发明具有同步校正功能的多通道高速数据采集系统的一种具体实施方式结构图；

图5是多路数据并行输出波形时序图；

图6是多路数据并行存储波形图；

图7是图4所示多通道高速采集系统时间间隔测量示意图；

图8是同步校正之前各通道波形一具体实施方式波形图；

图9是同步校正之后各通道波形一具体实施方式波形图；

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图4是本发明具有同步校正功能的多通道高速数据采集系统的一种具体实施方式结构图。

在本实施例中，如图4所示，本发明具有同步校正功能的多通道高速数据采集系统，包括n个数据采集通道CH_1～n，每个数据采集通道的ADC对输入各种通道的信号ch1_sig、ch2_sig、......、chn_sig进行采集，输出L＝4路数据，并产生相应的数据同步时钟ch1_syn_clk、ch2_syn_clk、......、chn_syn_clk；每个数据采集通道的缓冲寄存器，即Buffer在各自通道ADC产生的数据同步时钟ch1_syn、ch2_syn、......、chn_syn控制下，对各自通道采集的4路数据进行缓存。在本实施例中，采集数据的缓存、处理和显示在FPGA中完成。

同步参考信号发生器产生快沿同步参考信号Syn_ref_signal，并分别送往各通道的FPGA中。同步参考信号Syn_ref_signal可以是采集系统内部自定义产生，也可以用触发信号代替。图4中，Delay_1、Delay_2、......、Delay_n表示同步校正信号被送往通道1、通道2、......、通道n，即CH_1～n所需要的延迟，因为多通道高速数据采集系统中，布线是确定的，故而其延迟也是固定的，设计中可使得各个延迟相等，这样，同步参考信号送往各通道的延迟相等，保证同步参考信号Syn_ref_signal同时到达各通道。

同步参考信号Syn_ref_signal必须使用上升时间适当的快沿信号，这是因为多通道高速数据采集系统工作在高速的状态下，采样率非常高。例如说，采集系统的采样率为5Gsps，那么，其采样的周期仅为200ps，如果不使用快沿信号，将很难准确地保证系统的正常工作。

每个数据采集通道有一时间数字转换器，即TDC，用于测量出同时到达各通道的同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch，其中ch＝1，2...，n。

TDC(Time Digital Convert)即时间数字转换器，用于对脉宽较窄的信号进行测量。在本发明中，用于同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间形成的间隔脉冲p1、p2、......、pn的宽度，即测量时间间隔Δt_ch，即Δt_1～n。

图5是多路数据并行输出波形时序图。

对于ADC采集并分为多路输出，本实施例中为4路的数据，其输出与存储过程图5所示。

对于图5所示的ADC的4路数据，在采样时钟的驱动下，先后得到具体的采样点，再以并行方式，按数据同步时钟节拍将4路数据作为多路并行存储数据同时送出。

图6是多路数据并行存储示意图。

如图6所示，缓冲寄存器即Buffer对各自通道采集的A～D路数据进行缓存，缓存后的数据需要进行拼合，组成一路采集数据。其中n表示采集数据的序列号，m表示缓存的数据量。

图7是图4所示多通道高速采集系统时间间隔测量示意图。

如图7所示，Syn_ref_signal表示同时到达各通道的同步参考信号。各通道的不一致性必然导致各通道的数据同步时钟ch1_syn_clk、ch2_syn_clk、......、chn_syn_clk的不一致性，即各通道数据同步时钟同频、但不同相。其结果则导致各个通道数据采样点的先后顺序不确定，从而存在较大的同步误差。

在本发明中，测量出同时到达各通道的同步参考信号Syn_ref_signal的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch即Δt_1～n，以确定各个通道数据采样点的位置。

由于数据同步时钟的不一致性，时间间隔Δt_ch具有随机性，需要对每个通道的时间间隔进行精确的测量。由于时间间隔Δt_ch在(0～T]之间变化，而数据同步时钟周期达到了ps级，所以时间间隔所对应的时间间隔是一个窄脉宽信号。对时间间隔的测量使用TDC(Time-to-digital Converter)模块，皮秒级分辨率的TDC模块，能以较高精度测出各通道所对应的时间间隔。

每个通道首先计算同步参考信号上升沿到来时所对应的采样点位置P_ch：

$P_{\mathrm{ch}}=[\frac{T-\mathrm{\Δ}{t}_{\mathrm{ch}}}{T}\×L]$

其中，运算符[]表示对运算结果取整，T表示数据同步时钟周期；

然后以采样点位置P_ch进行对采集的数据进行处理和显示。这样得到的采样点位置P_ch是最靠近同步参考信号上升沿脉冲时刻的真实采样点，使得各通道同步误差尽可能的小，所得到的真实采样点对齐显示其精度小于或等于±1个采样时钟的误差，实现了减小同步误差，提高通道间同步精度的发明目的。

图8、9是同一波形同时输入n个通道同步校正之前后波形对照图，从图8、9，我们可以看出，校正前，各种通道的信号ch1_sig、ch2_sig、......、chn_sig明显不同步，而经过同步校正后，将采样点N+P1、M+P2、......、I+Pn对齐，同步精度大大提高。

本发明的创新之处在于通过测量数据同步时钟与同步参考信号之间的微小时间间隔，从而确定各个通道之间同步偏差并进行修正，实现更高的数据同步精度。在多通道高速数据采集架构上，本发明增加了高分辨率的TDC(时间数字转换器)模块，并配合同步参考信号发生器产生的同步参考信号，可有效地、较高精度地实现多通道高速采集系统的同步校正，同步误差主要取决于TDC的分辨率。

同时，如图4所示，在本实施中，每个数据采集通道的ADC的采样时钟sck相同。然后，而在本发明中，可采用同源采样时钟，亦可采用非同源采样时钟，只要频率相同，不影响同步校正。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种具有同步校正功能的多通道高速数据采集系统，包括n个数据采集通道，每个数据采集通道的ADC对输入各种通道的信号进行采集，输出L路数据，并产生相应的数据同步时钟；每个数据采集通道的缓冲寄存器在各自通道ADC产生的数据同步时钟控制下，对各自通道采集的L路数据进行缓存；各个数据采集通道产生的数据同步时钟具有相同的频率；

其特征在于，还包括一个同步参考信号发生器，用于产生快沿同步参考信号，并分别送往各通道中，同步参考信号送往各通道的延迟相等，保证同步参考信号同时到达各通道；

每个数据采集通道还包括有一时间数字转换器，用于测量出同时到达各通道的同步参考信号的上升沿与之后的各通道的第一个数据同步时钟的上升沿之间的时间间隔Δt_ch，其中ch=1,2…,n；

每个通道首先计算同步参考信号上升沿到来时所对应的采样点位置P_ch：

$P_{\mathrm{ch}}=[\frac{T-\mathrm{\Δ}{t}_{\mathrm{ch}}}{T}\×L]$

其中，运算符[]表示对运算结果取整，T表示数据同步时钟周期；

然后以采样点位置P_ch对采集的数据进行处理和显示。

2.根据权利要求1所述的具有同步校正功能的多通道高速数据采集系统，其特征在于，每个数据采集通道的ADC的采样时钟是频率相同的非同源采样时钟。

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