CN103595670B - 一种信号偏移校准方法和装置 - Google Patents

Abstract

本发明公开一种信号偏移校准方法和装置，涉及电子信息技术领域，能够以较低成本有效实现对信号偏移的校准。所述方法包括：分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。本发明适用于各种信号采集和处理技术中。

Description

一种信号偏移校准方法和装置

技术领域

本发明涉及电信技术领域，特别涉及一种信号偏移校准方法和装置。

背景技术

随着通信技术的发展，对于高速信号的采集和处理越来越普及。目前，高速多通道信号同步采样的速率可能高达数GHz，采样获得的数据进行存储或分析时，对实时性和通道间的同步性要求非常高。

然而，由于布线长度、走线阻抗、通孔数量、信号传输速度和器件差异等等多种原因，通道间信号传输延时存在着偏差，在进行存储和分析前，必须对这种延时偏差进行校准，使其降低到可接受的程度。

对于通道间的延时校准，第一种传统方法是通过前期设计保证通道间有非常高的同步精度，补偿布线长度、走线阻抗、通孔数量、信号传输速度等因素导致的延时差异，但是这对设计者的要求非常高，设计难度大，导致成本高。第二种传统方法是为每一路输入通道加入延时芯片，向所有通道发送校准信号，然后根据FPGA（Field－Programmable GateArray，现场可编程门阵列）接收到的校准信号之间的延时，调整延时芯片。这种方式虽然能够灵活的调整每一路信号的延时，但却需要大量额外的延迟芯片，因此会增加设备电路的复杂度、功耗和成本。

发明内容

本发明要解决的技术问题是提供一种信号偏移校准方法和装置，能够以较低成本有效实现对信号偏移的校准。

为达上述目的，本发明提供一种信号偏移校准方法，包括：

分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

可选的，所述分别对所述M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号具体包括：分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；根据所述匹配比较的结果，从所述N个移位校准信号中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。

可选的，所述分别将所述M路并行校准信号与预设的一组匹配码进行匹配比较具体包括：确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位；所述根据所述匹配比较的结果，从所述N个移位校准信号中选择一个输出具体包括：根据设置的所述标志位从所述N个移位校准信号中选择一个输出。

具体的，所述并行校准信号存储于第一寄存器，所述并行校准信号的下一时刻的数据存储于第二寄存器；

所述将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充具体包括：通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。

进一步的，在所述分别对M路并行校准信号进行移位操作之前，所述方法还包括：使用M路串行校准信号分别表示接收到的校准脉冲；将所述M路串行校准信号分别转换为M路并行校准信号。

另一方面，本发明的实施例还提供一种信号偏移校准装置，包括：

校准移位部，用于分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；信号移位部，用于根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

可选的，所述校准移位部具体包括：

匹配单元，用于分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；移位单元，用于将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；选择单元，分别与所述匹配单元和所述移位单元相连，用于根据所述匹配单元的匹配比较结果，从所述移位单元形成的N个移位校准信号中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。

可选的，所述匹配单元，具体用于确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位；所述选择单元，具体用于根据所述匹配单元设置的所述标志位，从所述N个移位校准信号中选择一个输出。

具体的，所述移位单元包括第一寄存器和第二寄存器，所述并行校准信号存储于所述第一寄存器，所述并行校准信号的下一时刻的数据存储于第二寄存器；所述移位单元，具体用于：通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。

进一步地，所述装置还包括：串行部，用于使用M路串行校准信号分别表示接收到的校准脉冲；串并转换部，与所述串行部相连，用于将所述M路串行校准信号分别转换为M路并行校准信号。

可选的，所述装置由现场可编程门阵列实现。

本发明的实施例提供的信号偏移校准方法和装置，能够对M路并行校准信号分别进行移位操作，移位后的各路并行校准信号都等于同一预设信号，从而使这M路并行校准信号被同步；然后根据对该并行校准信号的移位，分别对M路并行输入信号进行相应的移位，从而能够校准所述M路并行输入信号间的偏移，整个过程只需进行简单的移位操作、简便易行，且无需延时芯片，以较低的成本简单有效地实现了信号偏移的校准。

附图说明

图1是本发明实施例提供的信号偏移校准方法的一种流程图；

图2是本发明实施例提供的信号偏移校准装置的一种结构示意图；

图3是本发明实施例提供的信号偏移校准装置的另一种结构示意图；

图4是本发明实施例提供的信号偏移校准装置的另一种结构示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

如图1所示，本发明的实施例提供一种信号偏移校准方法，包括：

S11，分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；

S12，根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

本发明的实施例提供的信号偏移校准方法，能够对M路并行校准信号分别进行移位操作，移位后的各路并行校准信号都等于同一预设信号，从而使这M路并行校准信号被同步；根据对该并行校准信号的移位，分别对M路并行输入信号进行相应的移位，从而能够校准所述M路并行输入信号间的偏移，整个过程只需进行简单的移位操作、简便易行，且无需延时芯片，以较低的成本简单有效地实现了信号偏移的校准。

在很多数字信号处理芯片或可编程逻辑结构中，数据都是通过并行处理来达到更高的数据处理效率的。但是，由于布线长度、走线阻抗、通孔数量、信号传输速度和器件差异等原因，这些并行数据往往会产生偏移而不能保证相互同步。本实施例对各路并行数据进行分别移位，使各路并行信号通过移位成为同一预设信号，从而消除了各路并行信号之间的偏移，使各路并行信号实现同步。

由于每路并行信号的传输路径不同，产生的偏移也就可能不同，因此需要进行不同的移位方案来使各路并行信号分别与预设信号相等。为了获得对每路并行信号的移位方案，在步骤S11中，首先可以由外部设备发送一个校准脉冲，校准脉冲在各路并行信号的起始端是相互同步的，但随着校准脉冲向后的传递，就会产生偏移。进行偏移校准的根据在此:由于正式的输入信号与校准时的校准脉冲传输经过的路径相同，如果校准脉冲产生一定量的偏移，那么正式的输入信号在该路径上传输时也会产生同样的偏移，因此，只要确定出每路校准脉冲的具体移位方案，输入信号只需也进行相应的移位即可。

具体的，本实施例中，并行校准信号可以是表征外部校准脉冲的一段高电平信号或低电平信号。假设用低电平表示未接收到校准脉冲的状态，用高电平表示接收到校准脉冲的状态，则并行校准信号可以表示为连续若干周期的高电平信号。在信号的传输过程中，各路并行校准信号可能会产生偏移，这对于接收、处理或存储各个并行校准信号的寄存器或存储器等来讲，也就意味着在某个时刻本应存储在该寄存器中的数据，却由于信号偏移而没有完全存储在该寄存器中。为了对这样的信号偏移进行校准，可选的，可以在时钟作用下对寄存器中的数据进行相应移位，当各路并行校准信号都移位到一个统一的预设信号时，也就意味着各路并行校准信号间的偏移被消除了。这个预设信号通常也由一段连续的高电平或低电平组成。

需要指出的是，本实施例通过直接确定并行校准信号的偏移来校准输入的多路并行信号的偏移，但是本发明的实施例不限于此。在例如FPGA的可编程芯片中，输入芯片的常常是串行信号，而在芯片内部进行数据处理的大多是并行信号，信号偏移往往在串行信号向并行信号转化的过程中或者在串行信号的传输过程中就已存在。因此，进一步的，在步骤S11之前，本发明提供的信号偏移校准方法还包括：

使用M路串行校准信号分别表示接收到的校准脉冲；

将所述M路串行校准信号分别转换为M路并行校准信号。

这样，本发明提供的信号偏移校准方法就能够将串行向并行转换过程中产生的偏移也一并消除，从而进一步改善了信号偏移的校准效果。

具体而言，在步骤S12中，分别对所述M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号可包括：

分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；

将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；

根据所述匹配比较的结果，从所述N个移位校准信号中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。

举例说明，在本发明的一个实施例中，输入通道数记为M，表示校准脉冲的M路串行校准信号记为S[*]，对串行数据进行采样的时钟记为CLK1，其频率记为f1。S[*]经过串并转换后，转换成位宽为N的并行数据，记为P[*]。与该并行数据同步的时钟记为CLK2，其频率记为f2，周期记为T2，f2小于f1。其中“*”取值为0～M，N称为串并转换系数。本实施例中，要求提供的校准脉冲的宽度大于T2，也就是说，在并行信号中，表示校准脉冲的高电平至少占据并行信号的一位，而根据校准脉冲的长短不同，高电平的位数也多少不一。例如，假设未收到校准脉冲时，各路串行信号为低电平或“0”，收到校准脉冲时，各路串行信号为高电平或“1”，根据校准脉冲的长短不同，串行信号高电平的长短不同，转换成并行信号后，“1”的位数也就不同。其中，当并行信号由“0”变为“1”时，预示着校准脉冲的上升沿开始。在信号传输过程中，由于各路并行校准信号之间存在不同程度的偏移，各路并行校准信号P[*]的值必然为以下列出的N种取值中的一种。

1111 1111……1111

0111 1111……1111

0011 1111……1111

0001 1111……1111

……

0000 0000……0011

0000 0000……0001

只要通过对并行校准信号移位，使其将各路并行校准信号移位成同一个预设信号，如移位成“1111 1111……1111”或“1111 1111……0000”等，就可以实现各路并行校准信号的同步。为了能够准确的标识校准脉冲，避免其他杂乱信号对移位产生影响，优选的，该预设信号为最高位为“1”且连续若干位为“1”的信号。

本实施例中，可以将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。这种移位操作可以通过寄存器实现。

需要说明的是，校准脉冲可以较长也可以较短，当校准脉冲较短时，用来表示该校准脉冲的高电平“1”可以通过一个N位并行数据表示。而当校准脉冲较长时，通过一个N位并行数据将无法对该校准脉冲进行完整表示，此时，可选的，可以按照时序通过多个寄存器一起表示该校准信号，也就是说，该校准脉冲可能持续多个周期才能从这多个寄存器中依次输出。例如，可以将刚刚由串行信号转换而来的并行校准信号P[*]寄存在第一寄存器中，而在CLK2的下降沿到来之际，将该第一寄存器中的并行校准信号转存到第二寄存器中，此时第二寄存器中的并行校准信号记为PC[*]。第一寄存器和第二寄存器按照clk2的时序，依次存储和传输并行校准信号。相应的，也就可以通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。也就是说，对第二寄存器中的PC[*]进行向左移位，直至该第二寄存器的最高位为“1”为止。第二寄存器中左移产生的右端空位可以由第一寄存器中的P[*]依次左移补充。

具体而言，可以通过多路移位寄存器对并行数据进行移位处理，产生N路移位值不同的并行数据，定义为移位校准信号，记为SP[*]，其中“*”取值为0～N。SP[0]表示PC[*]被左移0次后的数据，SP[1]表示PC[*]被左移1次后的数据，最低位数据由P[*]的最高位填充…..以此类推，SP[N-1]表示PC[*]被左移N-1次后的数据，最低N-1位由P[*]的最高N-1位填充。这些移位校准信号提供了并行校准信号移位后形成数据的所有可能。只需要根据各路并行信号的偏移状态，在其中选择一个合适的移位校准信号输出，即可实现相应的移位从而使移位后的并行校准信号等于预设信号。

具体的，本实施例是通过将每路并行校准信号与一组匹配码进行匹配比较，并根据匹配比较的结果来从SP[0]至SP[N-1]中选出一个输出的。例如，当进行匹配比较时，可以确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位，从而根据设置的所述标志位从所述N个移位校准信号中选择一个输出。

以N=8为例进行说明。首先假设串并转换后的并行数据中，最高位数据在所有8位数据中最先被采样，最低位最后被采样。当N=8时，这组匹配码可如下所示：

MATCH[7]=0000 0001

MATCH[6]=0000 0011

MATCH[5]=0000 0111

MATCH[4]=0000 1111

MATCH[3]=0001 1111

MATCH[2]=0011 1111

MATCH[1]=0111 1111

MATCH[0]=1111 1111

当经过匹配比较后，确定PC[*]与MATCH[7]相等时，说明偏移调整电路应该将PC[*]左移7次才能使偏移调整电路的输出为“1111 1111”。相应的，将FLAG[7]置1，FLAG其他位为0，可以使多级选择电路根据FLAG的状态，选择SP[7]作为输出。同理，当PC[*]与其他匹配码相等时，则将对应的FLAG位置1，其他位置0。

与前述信号偏移校准方法相对应，本发明的实施例还提供一种信号偏移校准装置，如图2所示，该装置可包括：

校准移位部1，用于分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；

信号移位部2，用于根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

本发明的实施例提供的信号偏移校准装置，其校准移位部1能够对M路并行校准信号分别进行移位操作，使移位后的各路并行校准信号都等于同一预设信号，从而使这M路并行校准信号被同步；其信号移位部2，能够根据对该并行校准信号的移位，分别对M路并行输入信号进行相应的移位，从而能够校准所述M路并行输入信号间的偏移，电路设计简单且无需延时芯片，以较低的成本简单有效地实现了信号偏移的校准。

具体的，如图3所示，校准移位部1可包括：

匹配单元11，用于分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；可选的，匹配单元11具体可以为比较器等，用于确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位；

移位单元12，用于将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；具体而言，移位单元12可以包括第一寄存器和第二寄存器，所述并行校准信号可以存储于所述第一寄存器，所述并行校准信号的下一时刻的数据可以存储于第二寄存器；移位单元12，可具体用于通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。

选择单元13，分别与匹配单元11和移位单元12相连，用于根据匹配单元11的匹配比较结果，从移位单元12形成的N个移位校准信号SP[0]至SP[N-1]中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。可选的，选择单元13可具体用于根据匹配单元11设置的标志位，从所述N个移位校准信号中选择一个输出。

进一步地，如图4所示，所述装置还可包括：

串行部3，用于使用M路串行校准信号分别表示接收到的校准脉冲；

串并转换部4，与串行部3相连，用于将所述M路串行校准信号分别转换为M路并行校准信号。

需要说明的是，本发明实施例提供的信号偏移校准装置可以由各种具有移位功能、数据选择功能和数据比较功能的电路实现，本发明对此不做限制。但优选的，由FPGA实现。

尽管为示例目的，已经公开了本发明的优选实施例，本领域的技术人员将意识到各种改进、增加和取代也是可能的，因此，本发明的范围应当不限于上述实施例。

Claims (11)

1.一种信号偏移校准方法，其特征在于，包括：

分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；其中，所述并行校准信号包括来自外部设备的校准脉冲；所述并行校准信号包括表征外部校准脉冲的一段高电平信号或低电平信号；

根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

2.根据权利要求1所述的方法，其特征在于，所述分别对所述M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号具体包括：

分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；

将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；

根据所述匹配比较的结果，从所述N个移位校准信号中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。

3.根据权利要求2所述的方法，其特征在于，所述分别将所述M路并行校准信号与预设的一组匹配码进行匹配比较具体包括：确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位；

所述根据所述匹配比较的结果，从所述N个移位校准信号中选择一个输出具体包括：根据设置的所述标志位从所述N个移位校准信号中选择一个输出。

4.根据权利要求2所述的方法，其特征在于，所述并行校准信号存储于第一寄存器，所述并行校准信号的下一时刻的数据存储于第二寄存器；

所述将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充具体包括：通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。

5.根据权利要求1所述的方法，其特征在于，在所述分别对M路并行校准信号进行移位操作之前，所述方法还包括：

使用M路串行校准信号分别表示接收到的校准脉冲；

将所述M路串行校准信号分别转换为M路并行校准信号。

6.一种信号偏移校准装置，其特征在于，包括：

校准移位部，用于分别对M路并行校准信号进行移位操作，以使移位后的M路所述并行校准信号等于同一预设信号，其中，每路并行校准信号为N位，M和N均为大于1的整数；其中，所述并行校准信号包括来自外部设备的校准脉冲；所述并行校准信号包括表征外部校准脉冲的一段高电平信号或低电平信号；

信号移位部，用于根据对M路所述并行校准信号的移位，分别对M路并行输入信号进行相应的移位，以校准所述M路并行输入信号间的偏移。

7.根据权利要求6所述的装置，其特征在于，所述校准移位部具体包括：

匹配单元，用于分别将M路所述并行校准信号与预设的一组匹配码进行匹配比较，各所述匹配码与形成所述预设信号所需要的移位位数相对应；

移位单元，用于将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充；

选择单元，分别与所述匹配单元和所述移位单元相连，用于根据所述匹配单元的匹配比较结果，从所述移位单元形成的N个移位校准信号中选择一个输出，以使输出的所述移位校准信号等于所述预设信号。

8.根据权利要求7所述的装置，其特征在于，所述匹配单元，具体用于确定所述M路并行校准信号与所述一组匹配码中的哪个匹配码相等，并设置对应的标志位；

所述选择单元，具体用于根据所述匹配单元设置的所述标志位，从所述N个移位校准信号中选择一个输出。

9.根据权利要求7所述的装置，其特征在于，所述移位单元包括第一寄存器和第二寄存器，所述并行校准信号存储于所述第一寄存器，所述并行校准信号的下一时刻的数据存储于第二寄存器；

所述移位单元，具体用于：通过所述第一寄存器和所述第二寄存器，将每路所述并行校准信号分别左移0位至N-1位，以形成N个移位校准信号，所述移位校准信号的末位由所述并行校准信号的下一时刻的数据的最高位依次左移补充。

10.根据权利要求6所述的装置，其特征在于，所述装置还包括：

串行部，用于使用M路串行校准信号分别表示接收到的校准脉冲；

串并转换部，与所述串行部相连，用于将所述M路串行校准信号分别转换为M路并行校准信号。

11.根据权利要求6所述的装置，其特征在于，所述装置由现场可编程门阵列实现。