CN109656123A - 一种基于数学组合运算的高精度时差测量与产生方法 - Google Patents

Abstract

本发明公开一种基于数学组合运算的高精度时差测量与产生方法，包括时差测量步骤：多路系统时钟信号产生；外部输入脉冲信号，经过输入延迟线组产生多路逐步延迟脉冲信号；通过多路系统时钟信号对多路延迟脉冲信号进行状态采集，计算出时差；时差产生步骤：外部输入脉冲信号，与本地脉冲信号进行时差测量，得出测量结果；根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，配置对应参数，调整输出的脉冲信号，使其输出脉冲信号与输入脉冲信号的相位差按照预定设置运行。本发明可以达到1ps甚至fs量级的时差的高精密测量和相位高精度可调的脉冲信号，硬件电路实现简单，软件算法上实现简单。

Description

一种基于数学组合运算的高精度时差测量与产生方法

技术领域

本发明涉及一种基于数学组合运算的高精度时差测量与产生方法，能够对原子钟的本地秒和参考秒之间的时间进行测量、同步，配合相应的电路，该时差测量与产生方法可以有效地降低了系统的硬件复杂程度，提高时差测量的精度，同时能够产生高精密的相位可调的时差脉冲信号。

背景技术

对于时差测量与产生的方法和技术手段较多，下表列出了目前国内外的各类测时仪器存在着以下几方面的问题：

1、直接计数法。优点是：工作原理简单，测量范围大、线性好；缺点是：分辨率较低。

2、倍频的手段。优点是：一定程度上提高测时仪器的分辨率和精度；缺点是：易出现相位抖动(倍频系数越高，抖动越明显)。

3、模拟内插法。优点是：理论上可以获得较高的测量精度；缺点是：非线性较大，易受噪声干扰。

4、游标法(数字扩展法)。优点是：可以获得高分辨率；缺点是：需要高稳定度的时钟和高精度重合检测电路，价格高，技术复杂。

5、延迟内插技术+移相技术。优点是：结构简单，易单片集成；缺点是：对延迟线长度和数量的要求苛刻，无法充分利用时钟的相位信息，易导致移相分辨率低。

发明内容

为了解决现有技术存在的上述问题，本发明目的在于提供一种基于数学组合运算的高精度时差测量与产生方法。主要解决传统测量和产生方法的电路结构复杂和测量精度不高等不足。

本发明所采用的技术方案为：

一种基于数学组合运算的高精度时差测量与产生方法，包括时差测量步骤和时差产生步骤；

所述时差测量步骤包括如下：

外部输入时钟信号，通过锁相倍频器，产生多路相位逐步差为a°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

外部输入脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，产生多路逐步延迟脉冲信号；

通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，实现对输入脉冲信号的高精度时差测量；

所述时差产生步骤包括如下：

系统本地产生一个周期性的脉冲信号，外部输入一个周期性的脉冲信号，与本地脉冲信号进行时差测量，得出测量结果；

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，配置对应参数，调整输出的脉冲信号，使其输出脉冲信号与输入脉冲信号的相位差按照预定设置运行，实现相位高精度可调的脉冲信号输出。

作为优选，所述时差测量步骤中，外部输入时钟信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n。

作为优选，所述时差测量步骤中，通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近。

作为优选，所述时差测量步骤中，通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集是采集多路延迟脉冲信号的高低状态。

作为优选，所述时差测量步骤中，根据锁相倍频器的配置频率f_{sys_clk}、延迟线步进T_d、延迟线组配置T_step的数学组合，配置软件程序对输入脉冲信号一个完整周期的脉冲填充计数，同时根据延迟线步进T_d、延迟线组配置T_step的组合，配置软件算法程序对时钟驱动的数据寄存器进行控制和操作。

作为优选，所述时差产生步骤中，时差测量步骤如下：

系统本地产生一个周期性的脉冲信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

外部输入的脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，并通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近，产生多路逐步延迟脉冲信号；

通过4路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，得出测量结果。

作为优选，所述时差产生步骤中，锁相倍频器产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_x；

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，数学组合运算的过程为：

a、根据输出脉冲信号与输入脉冲信号需要达到的调相精度，选取输出延迟线组的配置模式；

b、采用凑整数法，将测量结果、输出延迟线组的延迟时间、调相值三者之和凑成一整数；

c、将步骤b的整数向上取最小系统时钟周期整数倍N_cyc，时钟计数减去N_cyc，消除延迟线上的延迟；

d、根据取整的剩余数值，选取锁相倍频器输出的输出驱动系统时钟通道ch_x，消除小数延迟误差。

作为优选，在所述步骤a后，根据输出延迟线组的配置，列出配置参数与延迟时间的关系表格，根据该关系表格执行步骤b。

本发明具有如下特点：

1、本发明采用可配置时钟频率、可调时钟相位、可编程延迟单元、可变延迟通道数等数学组合运算的方式，实现高精度的时差测量。

2、本发明通过此高精密的测量方法，采用可配置时钟频率、可调时钟相位、可编程延迟单元、可变延迟通道数等数学组合运算的方式，可对输出的时差脉冲信号进行进行移向，调整输出，产生高精度的脉冲信号。

正是由于上述特点，本发明非常适用于电路结构简单和测量精度高但的测量设备，尤其是原子钟时差测量与同步等。

本发明的有益效果为：

1、通过本发明的测量与产生方法，选择合适频率f_{sys_clk}的系统时钟信号、延迟线的延迟时间T_d和延迟线组数目，可以达到1ps甚至fs量级的时差的高精密测量和相位高精度可调的脉冲信号。

2、在同样的分辨率下，本发明较传统的测量与产生方法，硬件电路实现简单：只需要延迟线组、处理器(可编程逻辑器件FPGA或其他)和一些简单的外围电路，如必须的供电芯片和通信芯片，再加上软件处理算法，即可完成高精密的时差测量与产生。

3、在同样的分辨率下，本发明较传统的测量方法，软件算法上实现简单：简单的4路同频的移相时钟对其输入脉冲信号进行填充计数，系统时钟对经过延迟线延迟的输入脉冲信号的高低状态进行采集并标记。通过对采集到的状态信息，计算实际的时差的时长。相位高精度可调的脉冲产生，充分利用前端的测量数据。

4、本发明可以根据对分辨率的不同要求的使用场合，可配置移相时钟信号的路数、延迟线的延迟时间和延迟线组的规模，从而实现不同分辨率。在分辨率、逻辑资源和功耗之间自由配置，从而取得各方面的平衡。

附图说明

图1是本发明锁相倍频器输出的4路系统时钟信号图。

图2是本发明输入的脉冲信号经过输入延迟线组后等效的时序图。

图3是本发明系统测量的不确定度，该配置下其分辨率为100ps。

图4是本发明高精度时差测量与产生框图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步阐述。

实施例1：

如图1-4所示，本实施例的一种基于数学组合运算的高精度时差测量与产生方法，包括时差测量步骤和时差产生步骤：

时差测量步骤包括如下：

外部输入时钟信号，通过锁相倍频器，产生多路相位逐步差为a°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

外部输入脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，并通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近，产生多路逐步延迟脉冲信号；

通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，实现对输入脉冲信号的高精度时差测量。

对以上步骤作出如下详细说明：

外部输入时钟信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n，分别记为clk₀(相位为0°)、clk₁(相位为90°)、clk₂(相位为180°)、clk₃(相位为270°)；

外部输入脉冲信号(即待测脉冲信号)，经过延迟线步进为T_d的输入延迟线组进行延迟，并通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近，产生多路逐步延迟脉冲信号；此处，输入延迟线组对输入脉冲信号进行延迟，可等效理解为对时钟进行移相，同一个脉冲信号，分别通过m个不同相移的系统时钟信号进行计数，其分辨率提高了m倍；

通过4路系统时钟信号clk₀、clk₁、clk₂、clk₃对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，利用经过输入延迟线组后的多路延迟脉冲信号与多路系统时钟信号的时差，实现对输入脉冲信号的高精度时差测量，具体是对输入脉冲信号时差的开始和结束部分的高精度测量；输入延迟线组的延迟移相，可以理解为：在测量时差的开始部分，其测量的分辨率可以达到同样的，在测量时差的结束部分，其分辨率可以达到最终其分辨率可达到

最后，根据锁相倍频器的配置频率f_{sys_clk}、延迟线步进T_d、延迟线组配置T_step的数学组合，配置软件程序对输入脉冲信号一个完整周期的脉冲填充计数，同时根据延迟线步进T_d、延迟线组配置T_step的组合，配置软件算法程序对时钟驱动的数据寄存器进行控制和操作。

通过对延迟线进行数学组合形成不同的输入延迟线组，实现更高精度的时差测量。

以下更加详细地说明时差测量步骤：

外部输入一个时差为63.9ns的脉冲信号，如图1所示，通过FPGA内部自带移相功能的锁相倍频器产生4路频率为f_{sys_clk}且相位逐步差为90°的系统时钟信号clk₀(相位为0°)、clk₁(相位为90°)、clk₂(相位为180°)、clk₃(相位为270°)。时钟信号如下图1所示。

系统时钟信号频率f_{sys_clk}为250MHz，则时钟周期为4ns，时钟间相位逐步差90°，图中一格为1ns，首先，对时差为63ns的脉冲信号进行测量，通过该方案cnt0＝15，cnt1＝15，cnt2＝15，cnt3＝14。所以T＝[(15+15+15+14)/4+1]*4ns＝63ns；其中标黑的不确定度为1ns。

对输入的脉冲信号通过FPGA的输入端口进行可编程移相，FPGA的IO口可对输入脉冲信号进行可编程移相，延迟线步进为78ps，共256个可编程配置抽头，其移相后的等效效果如图2所示：

其中，系统时钟信号频率f_{sys_clk}为250MHz，一格100ps，时差为0.9ns的脉冲信号，clk₀、clk₁、clk₂、clk₃分别为系统时钟输出的4路频率为f_{sys_clk}且相位逐步差为90°的系统时钟信号。

配置输入脉冲信号输入口的延迟线TD0的步进数为0，即延迟时间为0；

配置输入脉冲信号输入口的延迟线TD1的步进数为50，即延迟时间为78ps*50＝3.9ns，而系统时钟信号的频率为250MHz，其系统时钟的周期为4ns，此处延迟3.9ns可以等效理解为：假如原始脉冲信号的开始时刻与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差3.9ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下一个时钟上升沿T₁时刻100ps；

同样的，配置输入脉冲信号输入口的延迟线TD2的步进数为100，即延迟时间为78ps*100＝7.8ns，此处延迟7.8ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差7.8ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下个时钟上升沿T₂时刻200ps；

同样的，配置输入脉冲信号输入口的延迟线TD3的步进数为150，即延迟时间为78ps*150＝11.7ns，此处延迟11.7ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差11.7ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下个时钟上升沿T₃时刻300ps；

同样的，配置输入脉冲信号输入口的延迟线TD4的步进数为200，即延迟时间为78ps*200＝15.6ns，此处延迟15.6ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差15.6ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下个时钟上升沿T₄时刻400ps；

同样的，配置输入脉冲信号输入口的延迟线TD5的步进数为250，即延迟时间为78ps*250＝19.5ns，此处延迟19.5ns可以等效理解为：假如原始脉冲差信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差19.5ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下个时钟上升沿T₅时刻500ps；

同样的，配置输入脉冲信号输入口的延迟线TD6的步进数为44，即延迟时间为78ps*44＝3.432ns，此处延迟3.432ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差3.4ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下个时钟上升沿T₁时刻600ps；

同样的，配置输入脉冲信号输入口的延迟线TD7的步进数为94，即延迟时间为78ps*94＝7.332ns，此处延迟7.332ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差约7.3ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下下个时钟上升沿T₂时刻700ps；

同样的，配置输入脉冲信号输入口的延迟线TD8的步进数为144，即延迟时间为78ps*144＝11.232ns，此处延迟11.232ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差约11.2ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下下个时钟上升沿T₃时刻800ps；

同样的，配置输入脉冲信号输入口的延迟线TD9的步进数为194，即延迟时间为78ps*194＝15.132ns，此处延迟15.132ns可以等效理解为：假如原始脉冲信号的开始时刻T_start与系统时钟信号的上升沿T₀一致，则延迟后的脉冲信号的开始时刻与系统时钟信号的上升沿T₀相差约15.1ns，即延迟后的脉冲信号的开始时刻超前于系统时钟信号的下下个时钟上升沿T₄时刻900ps；

如此，每100ps递进，通过10个固定的延迟线组成的输入延迟线组，正好能够实现1ns的整周期覆盖。

clk0的上升沿对10个经过移相后的脉冲信号进行状态采集，分别为：1110000000；

clk1的上升沿对10个进过移相后的脉冲信号进行状态采集，分别为：0000111111；

由上述采集结果计算出其时差T＝(3+6)*100ps＝0.9ns，图3中阴影部分为其测量的不确定度。即其测量分辨率为100ps。

时差产生步骤包括如下：

系统本地产生一个周期性的脉冲信号，外部输入一个周期性的脉冲信号，与本地脉冲信号进行时差测量，得出测量结果；

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，配置对应参数，调整输出的脉冲信号，使其输出脉冲信号与输入脉冲信号的相位差按照预定设置运行，实现相位高精度可调的脉冲信号输出。

对以上步骤作出如下详细说明：

系统本地产生一个周期性的脉冲信号，外部输入一个周期性的脉冲信号，与本地脉冲信号进行时差测量，得出测量结果；

具体的时差测量步骤如上述：

系统本地产生一个周期性的脉冲信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n，分别记为clk₀(相位为0°)、clk₁(相位为90°)、clk₂(相位为180°)、clk₃(相位为270°)；

外部输入的脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，并通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近，产生多路逐步延迟脉冲信号；

通过4路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，实现对输入脉冲信号的高精度时差测量。

锁相倍频器产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_x，分别记为clk₀(相位为0°)、clk₁(相位为90°)、clk₂(相位为180°)、clk₃(相位为270°)，其时钟周期为4ns，每一路的上升沿逐步延迟1ns。

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，数学组合运算的过程为：

a、根据输出脉冲信号与输入脉冲信号需要达到的调相精度，选取输出延迟线组的配置模式；

b、根据输出延迟线组的配置，列出配置参数与延迟时间的关系表格；

c、根据步骤b的关系表格，采用凑整数法，将测量结果、输出延迟线组的延迟时间、调相值三者之和凑成一整数；

d、将步骤c的整数向上取最小系统时钟周期整数倍N_cyc，时钟计数减去N_cyc，消除延迟线上的延迟；

e、根据取整的剩余数值，选取锁相倍频器输出的输出驱动系统时钟通道ch_x，消除小数延迟误差。

以下更加详细地说明时差产生步骤：

系统本地产生一个周期性的脉冲信号，外部输入一个周期性的脉冲信号，与本地脉冲信号进行时差测量，测得的时差为63.9ns；

FPGA内部的锁相倍频器产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_x，分别记为clk₀(相位为0°)、clk₁(相位为90°)、clk₂(相位为180°)、clk₃(相位为270°)，其时钟周期为4ns，每一路的上升沿逐步延迟1ns。

该FPGA的IO口可对输出脉冲信号进行可编程移相，延迟线步进为78ps，共256个可编程配置抽头，得出配置延迟线输出的延迟表，如表1；

表1

注：“+”表示延迟，“-”表示提前。

注：“+”表示延迟，“-”表示提前。

首先，采用凑整数法，选择输出延迟线组的配置参数，选取配置参数为194，延迟时间为+15.1ns的配置模式，则整个延迟时间变成了+63.9ns+(+15.1ns)＝+79ns。

其次，最小系统时钟周期向上取整数倍原则，选取系统时钟的周期数即在原输出驱动系统时钟上提前20个时钟周期产生输出脉冲信号。

再次，根据选取的剩余数值，选取锁相倍频器输出的输出驱动系统时钟通道数即FPGA选取clk₁(相位为90°)的输出驱动系统时钟通道输出的脉冲信号作为输出脉冲信号。(注：“+1”表示在原输出驱动系统时钟上延迟90°相位，“-1”表示在原输出驱动系统时钟上提前90°相位)。

一种基于数学组合运算的高精度时差测量与产生方法的装置，包括输入延迟线组、处理器和输出延迟线组；

输入延迟线组，包括多个延迟时间为T_d的延迟线，每个延迟线对外部输入脉冲信号进行延迟产生多路逐步延迟脉冲信号；

处理器，通过锁相倍频器产生多路相位逐步差为a°的且频率均为f_{sys_clk}的系统时钟信号clk_n，通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，实现高精度时差测量；并根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，配置对应参数，调整输出的脉冲信号，使其输出脉冲信号与输入脉冲信号的相位差按照预定设置运行，实现相位高精度可调的脉冲信号输出；

输出延迟线组，包括多个延迟时间为T_d的延迟线，每个延迟线对测量结果进行延迟产生多路逐步延迟脉冲信号。

本实施例的处理器为可编程逻辑器件FPGA。FPGA自带锁相倍频器。

本发明的有益效果为：

1、通过本发明的测量与产生方法，选择合适频率f_{sys_clk}的系统时钟信号、延迟线的延迟时间T_d和延迟线组数目，可以达到1ps甚至fs量级的时差的高精密测量和相位高精度可调的脉冲信号。

2、在同样的分辨率下，本发明较传统的测量与产生方法，硬件电路实现简单：只需要延迟线组、处理器(可编程逻辑器件FPGA或其他)和一些简单的外围电路，如必须的供电芯片和通信芯片，再加上软件处理算法，即可完成高精密的时差测量与产生。

3、在同样的分辨率下，本发明较传统的测量方法，软件算法上实现简单：简单的4路同频的移相时钟对其输入脉冲信号进行填充计数，系统时钟对经过延迟线延迟的输入脉冲信号的高低状态进行采集、并标记。通过对采集到的状态信息，计算实际的时差的时长。相位高精度可调的脉冲产生，充分利用前端的测量数据。

4、本发明可以根据对分辨率的不同要求的使用场合，可配置移相时钟信号的路数、延迟线的延迟时间和延迟线组的规模，从而实现不同分辨率。在分辨率、逻辑资源和功耗之间自由配置，从而取得各方面的平衡。

下表2列出了以时钟频率为250MHz，测量分辨率为100ps的本发明与传统测量方法所需通路的对比。注：同一通路，相同的时钟频率下，占用的硬件、逻辑等资源基本相同。

表2

传统测量方法	本发明方法
		40通道	4通道+10个延迟线

下表3列出了以时钟频率为250MHz，测量分辨率为2ps的本发明与传统测量方法所需通路的对比。

表3

传统测量方法	本发明方法
		2000通道	40通道+50个延迟线

本发明十个通道可以实现100ps的测量分辨率。当然通过该方式，控制移相控制值和锁相倍频器的输出频率，可以达到优于2ps的分辨率，唯一的就是增加硬件资源的消耗，进一步的增加了整机的功耗。

本发明不局限于上述可选实施方式，任何人在本发明的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是落入本发明权利要求界定范围内的技术方案，均落在本发明的保护范围之内。

Claims (8)

1.一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：包括时差测量步骤和时差产生步骤；

所述时差测量步骤包括如下：

外部输入时钟信号，通过锁相倍频器，产生多路相位逐步差为a°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

外部输入脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，产生多路逐步延迟脉冲信号；

通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，实现对输入脉冲信号的高精度时差测量；

所述时差产生步骤包括如下：

系统本地产生一个周期性的脉冲信号，外部输入一个周期性的脉冲信号，与本地脉冲信号进行时差测量，得出测量结果；

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，配置对应参数，调整输出的脉冲信号，使其输出脉冲信号与输入脉冲信号的相位差按照预定设置运行，实现相位高精度可调的脉冲信号输出。

2.根据权利要求1所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差测量步骤中，外部输入时钟信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n。

3.根据权利要求1所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差测量步骤中，通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近。

4.根据权利要求1所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差测量步骤中，通过多路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集是采集多路延迟脉冲信号的高低状态。

5.根据权利要求1所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差测量步骤中，根据锁相倍频器的配置频率f_{sys_clk}、延迟线步进T_d、延迟线组配置T_step的数学组合，配置软件程序对输入脉冲信号一个完整周期的脉冲填充计数，同时根据延迟线步进T_d、延迟线组配置T_step的组合，配置软件算法程序对时钟驱动的数据寄存器进行控制和操作。

6.根据权利要求1所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差产生步骤中，时差测量步骤如下：

系统本地产生一个周期性的脉冲信号，通过锁相倍频器，产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

外部输入的脉冲信号，经过延迟线步进为T_d的输入延迟线组进行延迟，并通过调节延迟线的步进数n的值尽量使得T_step＝n*T_d与的值接近，产生多路逐步延迟脉冲信号；

通过4路系统时钟信号clk_n对经过输入延迟线组后的多路延迟脉冲信号进行状态采集，计算出时差，得出测量结果。

7.根据权利要求6所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：所述时差产生步骤中，锁相倍频器产生4路相位逐步差为90°的且频率均为f_{sys_clk}的系统时钟信号clk_n；

根据测量结果，对测量结果、输出延迟线组的延迟时间、调相值、输出驱动系统时钟通道进行数学组合运算，数学组合运算的过程为：

a、根据输出脉冲信号与输入脉冲信号需要达到的调相精度，选取输出延迟线组的配置模式；

b、采用凑整数法，将测量结果、输出延迟线组的延迟时间、调相值三者之和凑成一整数；

c、将步骤b的整数向上取最小系统时钟周期整数倍N_cyc，时钟计数减去N_cyc，消除延迟线上的延迟；

d、根据取整的剩余数值，选取锁相倍频器输出的输出驱动系统时钟通道ch_x，消除小数延迟误差。

8.根据权利要求7所述的一种基于数学组合运算的高精度时差测量与产生方法，其特征在于：在所述步骤a后，根据输出延迟线组的配置，列出配置参数与延迟时间的关系表格，根据该关系表格执行步骤b。