CN1719352A - 基于流水线逻辑控制和游标时间内插方法的连续测时系统 - Google Patents
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Abstract
基于流水线逻辑控制和游标时间内插方法的连续测时系统，它涉及自动化测试仪器与系统的应用领域，它提高了现有的连续测时系统的测时精度。本发明中每组游标时间内插电路2由符合电路3和游标时钟计数器4构成，每组2中的3的信号输出端与4的计数控制端连接，游标时钟发生器6的输出端与流水线逻辑控制及游标时钟分配电路1的公共时钟信号端连接，1的一个信号输出端与一组2中的3的信号输入端连接，主时钟发生器7的输出端与每组2中的3的时钟信号输入端连接，每组2中的4的数据输出端分别与游标内插结果存储器5的数据输入端连接。本发明具有高精度、可连续无间隔测量的优点，且系统的测时精度可以达到几十ps数量级。
Description
技术领域：
本发明涉及自动化测试仪器与系统的应用领域，具体涉及一种应用于高精度连续无间隔测时系统中的游标时间内插方法。
背景技术：
精密时间间隔测量及其间接测量(如频率、相位)是电子测量领域中精度最高的，许多对其他的物理量的测量都是通过测量时间间隔或频率来提高测量精度的。时间内插法是提高时间间隔测量精度的有效方法之一，时间内插主要包括延迟量化内插法和游标时间内插法两种，主要应用在获取小于时基周期的分辨率方面。现有的连续测时系统中多采用延迟量化内插法，延迟量化内插法整个内插的过程所需时间短，使用于短时时间间隔测量，但是，由于受器件工艺的限制，延迟量化内插法的测量精度一般只有几百ps，从而限制了基于该方法的连续测时系统测时精度的进一步提高。随着通信领域、测时领域对高精度连续无间隔测时系统的需求越来越迫切，就需要不断提高现有的连续测时系统的测时精度。
发明内容：
本发明的目的是为了提高现有的连续测时系统的测时精度，于是提供了一种基于流水线逻辑控制和游标时间内插方法的连续测时系统，它具有高精度、可连续无间隔测量的优点。本发明由流水线逻辑控制及游标时钟分配电路1、若干组游标时间内插电路2、游标内插结果存储器5、游标时钟发生器6和主时钟发生器7组成，每组游标时间内插电路2由符合电路3和游标时钟计数器4构成，每组游标时间内插电路2中的符合电路3的信号输出端与游标时钟计数器4的计数控制端连接，游标时钟发生器6的输出端与流水线逻辑控制及游标时钟分配电路1的公共时钟信号端连接，流水线逻辑控制及游标时钟分配电路1的一个信号输出端与一组游标时间内插电路2中的符合电路3的信号输入端连接，主时钟发生器7的输出端与每组游标时间内插电路2中的符合电路3的时钟信号端连接，每组游标时间内插电路2中的游标时钟计数器4的数据输出端分别与游标内插结果存储器5的数据输入端连接。工作原理：游标时间内插电路2采用游标时间内插法，游标时间内插法是利用两个频率相近的时钟信号的上升沿或下降沿进行对比实现内插，这两个频率相近的时钟信号分别是主时钟发生器7输出的周期为T的主时钟信号和游标时钟发生器6输出的周期为T+Δt的游标时钟信号，且T远大于时钟间隔Δt，现在器件的工艺能保证时钟间隔Δt在10ps数量级。如图1和图2所示，当第一个测量信号送入到流水线逻辑控制及游标时钟分配电路1的信号输入端时，第一个测量信号的上升沿比游标时钟信号的上升沿滞后Δt1，于是利用流水线逻辑控制及游标时钟分配电路1将游标时钟信号延迟Δt1获得第一游标时钟脉冲in1，使得第一游标时钟脉冲in1与第一个测量信号的上升沿保持同步且与游标时钟信号同周期，再将第一游标时钟脉冲in1从流水线逻辑控制及游标时钟分配电路1的第一信号输出端out1输出用于启动与第一信号输出端out1相连的游标时间内插电路2，该游标时间内插电路2利用第一游标时钟脉冲in1和主时钟信号进行时间内插，开始时第一游标时钟脉冲in1将符合电路3的输出钳制在高电平用于启动游标时钟计数器4计数，直到经过N1个游标时钟信号周期T+Δt后，符合电路3检测到第一游标时钟脉冲in1和主时钟信号满足符合条件，即第一游标时钟脉冲in1和主时钟信号的上升沿重合，于是在下一个主时钟信号上升沿来到时，符合电路3的输出变为低电平，游标时钟计数器4将时间内插结果送入到游标内插结果存储器5中并清零，然后等待下一次计数，这一过程所需的时间称为内插时间；如果在小于内插时间的间隔内，第二个测量信号就送入到流水线逻辑控制及游标时钟分配电路1的信号输入端时，第二个测量信号的上升沿比游标时钟信号的上升沿滞后Δt2，于是利用流水线逻辑控制及游标时钟分配电路1将游标时钟信号的上升沿延迟Δt2获得第二游标时钟脉冲in2，使得第二游标时钟脉冲in2与第二个测量信号保持同步且与游标时钟信号同周期，按流水线工作方式，第二游标时钟脉冲in2就会从流水线逻辑控制及游标时钟分配电路1的第二信号输出端out2输出用于启动与第二信号输出端out2相连的游标时间内插电路2，该游标时间内插电路2利用第二游标时钟脉冲in2和主时钟信号进行时间内插，开始时第二游标时钟脉冲in2将符合电路3的输出钳制在高电平用于启动游标时钟计数器4计数，直到经过N2个游标时钟信号周期T+Δt后，符合电路3检测到第二游标时钟脉冲in2和主时钟信号满足符合条件，即第二游标时钟脉冲in2和主时钟信号的上升沿重合，于是在下一个主时钟信号上升沿来到时，符合电路3的输出变为低电平，游标时钟计数器4将时间内插结果送入到游标内插结果存储器5中并清零，然后等待下一次计数；如果有M个测量信号依次以小于内插时间的间隔送入到流水线逻辑控制及游标时钟分配电路1的信号输入端时，按流水线的工作方式，流水线逻辑控制及游标时钟分配电路1的M个信号输出端就会依次输出M个游标时钟脉冲用于启动与M个信号输出端对应连接的游标时间内插电路2，此M个游标时钟脉冲与游标时钟信号同周期并且与M个测量信号保持同步，M个游标时间内插电路2利用M个游标时钟脉冲分别与主时钟信号进行符合从而获得M个时间内插结果，于是M个时间内插结果就会依次送入到游标内插结果存储器5中。上述游标时间内插电路2是利用周期为T的主时钟信号和周期为T+Δt的游标时钟信号的上升沿进行对比实现内插的，如果游标时间内插电路2利用这两个时钟信号的下降沿进行对比实现内插，则工作原理为：当一个测量信号送入到流水线逻辑控制及游标时钟分配电路1的信号输入端时，这一个测量信号的下降沿比游标时钟信号的下降沿滞后，于是利用流水线逻辑控制及游标时钟分配电路1将游标时钟信号的下降沿延迟到与这一个测量信号的下降沿保持同步，从而获得一个游标时钟脉冲，再将这一游标时钟脉冲从流水线逻辑控制及游标时钟分配电路1的一个信号输出端输出用于启动与这一信号输出端相连的游标时间内插电路2，该游标时间内插电路2利用这一游标时钟脉冲和主时钟信号进行时间内插，开始时这一游标时钟脉冲将符合电路3的输出钳制在高电平用于启动游标时钟计数器4计数，直到经过N个游标时钟信号周期T+Δt后，符合电路3检测到这一游标时钟脉冲和主时钟信号满足符合条件，即这一游标时钟脉冲和主时钟信号的下降沿重合，于是在下一个主时钟信号下降沿来到时，符合电路3的输出变为低电平，游标时钟计数器4将时间内插结果送入到游标内插结果存储器5中并清零。本发明可以应用在采样周期大于(T×T/Δt)/M的连续测时系统中，其中T×T/Δt为游标时间内插电路2的内插保障时间；而且系统的测时精度可以达到单组游标时间内插电路2的测时精度，即本发明的测时精度可以达到几十ps数量级。
附图说明：
图1是本发明的整体结构示意图，图2是本发明的工作原理波形图。
具体实施方式：
具体实施方式一：结合图1说明本具体实施方式，本具体实施方式由流水线逻辑控制及游标时钟分配电路1、若干组游标时间内插电路2、游标内插结果存储器5、游标时钟发生器6和主时钟发生器7组成；每组游标时间内插电路2由符合电路3和游标时钟计数器4构成，每组游标时间内插电路2中的符合电路3的信号输出端与游标时钟计数器4的计数控制端连接，游标时钟发生器6的输出端与流水线逻辑控制及游标时钟分配电路1的公共时钟信号端连接，流水线逻辑控制及游标时钟分配电路1的一个信号输出端与一组游标时间内插电路2中的符合电路3的信号输入端连接，主时钟发生器7的输出端与每组游标时间内插电路2中的符合电路3的时钟信号端连接，每组游标时间内插电路2中的游标时钟计数器4的数据输出端分别与游标内插结果存储器5的数据输入端连接。
流水线控制逻辑及游标时钟分配电路1采用EPM7128来实现；当游标时间内插电路2利用两个频率相近的时钟信号的上升沿进行对比实现内插时，符合电路3采用上升边沿型D触发器；游标时钟计数器4采用高速计数器芯片MC10H016，此时由于采用高速计数器则还应附加相应的ECL和TTL电平转换器用于驱动高速计数器工作；游标内插结果存储器5采用6264存储器；主时钟发生器7和游标时钟发生器6可以采用函数发生器来实现。
具体实施方式二：结合图1说明本具体实施方式，本具体实施方式与具体实施方式一的不同点在于流水线控制逻辑及游标时钟分配电路1采用EP1C6Q240C8来实现。其它组成和连接关系与具体实施方式一相同。
具体实施方式三：结合图1说明本具体实施方式，本具体实施方式与具体实施方式一的不同点在于当游标时间内插电路2利用两个频率相近的时钟信号的下降沿进行对比实现内插时，符合电路3采用下降边沿型D触发器。其它组成和连接关系与具体实施方式一相同。
具体实施方式四：结合图1说明本具体实施方式，本具体实施方式与具体实施方式一的不同点在于游标时钟计数器4采用74LS161。其它组成和连接关系与具体实施方式一相同。
凡是可以用来实现流水线控制逻辑及游标时钟分配电路1达到对游标时钟6进行如发明内容中工作原理所述的分配处理的电路、可以用来实现游标时间内插电路2的具有对两个频率相近的时钟信号的上升沿或下降沿进行对比实现内插功能的电路和可以用来实现游标内插结果存储器5的随机存储器都在本发明的保护范围内。
Claims (8)
1、基于流水线逻辑控制和游标时间内插方法的连续测时系统，它由流水线逻辑控制及游标时钟分配电路(1)、若干组游标时间内插电路(2)、游标内插结果存储器(5)、游标时钟发生器(6)和主时钟发生器(7)组成，每组游标时间内插电路(2)由符合电路(3)和游标时钟计数器(4)构成，每组游标时间内插电路(2)中的符合电路(3)的信号输出端与游标时钟计数器(4)的计数控制端连接，其特征在于游标时钟发生器(6)的输出端与流水线逻辑控制及游标时钟分配电路(1)的公共时钟信号端连接，流水线逻辑控制及游标时钟分配电路(1)的一个信号输出端与一组游标时间内插电路(2)中的符合电路(3)的信号输入端连接，主时钟发生器(7)的输出端与每组游标时间内插电路(2)中的符合电路(3)的时钟信号端连接，每组游标时间内插电路(2)中的游标时钟计数器(4)的数据输出端分别与游标内插结果存储器(5)的数据输入端连接。
2、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于流水线控制逻辑及游标时钟分配电路(1)采用EPM7128来实现。
3、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于符合电路(3)采用上升边沿型D触发器。
4、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于游标时钟计数器(4)采用高速计数器芯片MC10H016。
5、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于游标内插结果存储器(5)采用6264存储器。
6、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于流水线控制逻辑及游标时钟分配电路(1)采用EP1C6Q240C8来实现。
7、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于符合电路(3)采用下降边沿型D触发器。
8、根据权利要求1所述的基于流水线逻辑控制和游标时间内插方法的连续测时系统，其特征在于游标时钟计数器(4)采用74LS161。
Priority Applications (1)
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| CN 200510010006 CN1719352A (zh) | 2005-05-20 | 2005-05-20 | 基于流水线逻辑控制和游标时间内插方法的连续测时系统 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101976037A (zh) * | 2010-11-29 | 2011-02-16 | 北京一朴科技有限公司 | 一种多次同步模拟内插的时间间隔测量方法和装置 |
| CN109656123A (zh) * | 2018-12-24 | 2019-04-19 | 成都天奥电子股份有限公司 | 一种基于数学组合运算的高精度时差测量与产生方法 |
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2005
- 2005-05-20 CN CN 200510010006 patent/CN1719352A/zh active Pending
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| CN109656123B (zh) * | 2018-12-24 | 2020-08-25 | 成都天奥电子股份有限公司 | 一种基于数学组合运算的高精度时差测量与产生方法 |
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