CN113328745A - 一种时间间隔测量系统及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000005259 measurement Methods 0.000 claims abstract description 25
- 230000010363 phase shift Effects 0.000 claims abstract description 22
- 229910052701 rubidium Inorganic materials 0.000 claims description 8
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 claims description 8
- 230000008569 process Effects 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052792 caesium Inorganic materials 0.000 description 2
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/26—Automatic control of frequency or phase; Synchronisation using energy levels of molecules, atoms, or subatomic particles as a frequency reference
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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Abstract
本发明提供了一种时间间隔测量系统及方法，该系统包括原子钟和FPGA芯片，原子钟的输出端与FPGA芯片的输入端连接，FPGA芯片包括锁相环模块、计数器模块和加法器模块，锁相环模块的输出端与计数器模块的输入端连接，计数器模块的输出端与加法器模块的输入端连接，计数器模块包括多个n路脉冲计数器，多个n路脉冲计数器用于交替对待测信号进行脉冲计数。通过原子钟输出基准频率信号，FPGA芯片对基准频率信号进行倍频得到原始时钟信号，然后对原始时钟信号多次移相，实现对原始时钟信号的等效倍频，从而提高测量精度。另外，通过多个n路脉冲计数器交替对待测信号进行脉冲计数，实现连续无间断的测量待测信号。
Description
技术领域
本发明涉及时间间隔测量技术领域，具体而言，涉及一种时间间隔测量系统及方法。
背景技术
高精度时间间隔测量技术在原子物理实验、天文测量、激光测距及高精度无源定位中有着广泛应用，现已成为军事通信、卫星定位等航空航天和国防军事中不可或缺的关键技术。
目前，主要通过脉冲计数法来测量时间间隔，为了提高时间间隔测量的精度，必须提高脉冲计数法的精度，通常有两种方式提高脉冲计数法的精度：提高计数时钟频率和使用时幅转换技术。时钟频率越高，测量误差越小，但是频率越高对计数芯片的性能要求也越高。例如要求1ns的测量误差时，时钟频率就需要提高到1GHz，此时一般计数器芯片很难正常工作，同时也会带来电路板的布线、材料选择、加工等诸多问题。时幅转换技术虽然对时钟频率要求不高，但由于采用模拟电路，在待测信号频率比较高的情况下容易受噪声干扰，而且当要求连续测量信号的脉宽时，电路反应的快速性方面就存在一定问题。
另外，在对时间间隔进行测量时，需要上传测量数据至上位机，而现有的测量系统只能在测量完毕后上传数据，难以在测量过程中上传数据，因此，在需要持续上传测量数据时，会导致测量过程不具有连续性，进而导致测量误差增大。
发明内容
本发明解决的问题是难以提高脉冲计数法的精度和难以在测量过程中上传数据。
为解决上述问题，本发明第一方面提供一种时间间隔测量系统，包括原子钟和FPGA芯片，所述原子钟的输出端与所述FPGA芯片的输入端连接，所述原子钟用于向所述FPGA芯片输出基准频率信号，所述FPGA芯片包括锁相环模块、计数器模块和加法器模块，所述锁相环模块的输出端与所述计数器模块的输入端连接，所述计数器模块的输出端与所述加法器模块的输入端连接，所述加法器模块的输出端适于与上位机的输入端连接，所述锁相环模块用于对输入的所述基准频率信号进行倍频得到原始时钟信号，并对所述原始时钟信号进行多次移相以产生n路具有固定相移的计数时钟信号，所述计数器模块包括多个n路脉冲计数器，多个所述n路脉冲计数器用于根据所述计数时钟信号交替对待测信号进行脉冲计数，所述加法器模块用于将所述n路脉冲计数器的计数结果进行累加并将计算结果发送至所述上位机。
进一步地，所述原子钟为铷原子钟。
进一步地，所述n路脉冲计数器为八路脉冲计数器,所述八路脉冲计数器对应的八路计数时钟信号的相位依次相差45°。
进一步地，所述锁相环模块包括第一锁相环单元和第二锁相环单元，所述第一锁相环单元对所述原始时钟信号进行四次移相，移相角度依次设定为0°、45°、90°、135°，所述第二锁相环对所述原始时钟信号进行四次移相，移相角度依次设定为180°、225°、270°、315°。
进一步地，所述加法器模块包括两个加法器单元，所述n路脉冲计数器的数量为两个，两个所述n路脉冲计数器的输出端分别与两个所述加法器单元的输入端连接。
进一步地，一所述n路脉冲计数器接收待测信号时，另一所述n路脉冲计数器接收反向的待测信号，所述n路脉冲计数器还用于识别所述待测信号的电平，并在高电平时允许计数，在低电平时清零。
进一步地，所述计数器模块还包括控制单元，所述控制单元用于对所述待测信号进行信号段划分，并控制多个所述n路脉冲计数器交替对各所述信号段进行脉冲计数。
进一步地，所述控制单元用于在所述n路脉冲计数器对待测信号进行脉冲计数且计数脉冲个数达到阈值时，判定所述n路脉冲计数器对一信号段计数完毕，并控制所述n路脉冲计数器停止脉冲计数，同时控制另一所述n路脉冲计数器对下一所述信号段进行脉冲计数。
进一步地，所述加法器模块用于当所述n路脉冲计数器对一所述信号段计数完毕时获取所述n路脉冲计数器的脉冲计数结果，并在对所述脉冲计数结果进行累加后将累加计数结果上传至上位机。
本发明第二方面提供一种时间间隔测量方法，所述时间间隔测量方法基于如上所述的时间间隔测量系统实现，包括：
获取基准频率信号，对所述基准频率信号进行倍频，得到原始时钟信号；
对所述原始时钟信号进行移相，得到n路具有固定相移的计数时钟信号；
基于所述计数时钟信号交替对待测信号进行脉冲计数，并将累加计数结果上传至上位机。
本发明的有益效果：通过原子钟产生具有高稳定性和高精度的基准频率信号，使得锁相环模块对输入的基准频率信号进行倍频得到的高频率原始时钟信号也具有高稳定性和高精度，进而使得对原始时钟信号进行移相而产生的各时钟信号具有高稳定性和高精度，从而保证了倍频过程和移相过程的稳定性，以便通过多路具有固定相位差的计数时钟信号达到等效倍频的作用，以进一步提高计数时钟信号的频率，实现对时间间隔的精密测量。另外，通过设置多个所述n路脉冲计数器，通过多个n路脉冲计数器交替对待测信号进行脉冲计数，在一个n路脉冲计数器停止测量上传数据时，另一n路脉冲计数器可对待测信号进行测量，从而可实现连续无间断的测量待测信号并持续上传测量数据至上位机。
附图说明
图1为本发明实施例的时间间隔测量系统的原理示意图；
图2为本发明实施例的八路计数时钟信号的仿真图；
图3为本发明实施例的加法器模块的两加法器单元依次转换计数的仿真图；
图4为本发明实施例的时间间隔测量方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本说明书描述的“第一”、“第二”和“第三”等术语，仅用于区分装置/组件/子组件/部件等，不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此，限定有如“第一”、“第二”和“第三”等的特征可以明示或者隐含地表示包括至少一个该特征，除非另有明确具体的限定，“多个”的含义是至少两个，例如两个，三个等，对于本领域技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
如图1所示，本发明实施例的一种时间间隔测量系统，包括原子钟和FPGA芯片，所述原子钟的输出端与所述FPGA芯片的输入端连接，所述原子钟用于向所述FPGA芯片输出基准频率信号，所述FPGA芯片包括锁相环模块、计数器模块和加法器模块，所述锁相环模块的输出端与所述计数器模块的输入端连接，所述计数器模块的输出端与所述加法器模块的输入端连接，所述加法器模块的输出端适于与上位机的输入端连接，所述锁相环模块用于对输入的所述基准频率信号进行倍频得到原始时钟信号，并对所述原始时钟信号进行多次移相以产生n路具有固定相移的计数时钟信号，所述计数器模块包括多个n路脉冲计数器，多个所述n路脉冲计数器用于根据所述计数时钟信号交替对待测信号进行脉冲计数，所述加法器模块用于将所述n路脉冲计数器的计数结果相加并将计算结果发送至所述上位机。
其中，原子钟的输出端与锁相环模块的输入端连接。
本实施例中，FPGA芯片优选为Cyclone IV FPGA芯片。
所谓移相是指对于两路同频信号，以其中一路为参考信号，另一路相对于该参考信号做超前或滞后的移动形成相位差。数字移相通常采用延时方法，以延时的长短来决定两数字信号间的相位差，本文提出的测量原理正是基于数字移相技术。
具体地，以原始时钟信号为参考信号，对原始时钟信号进行延时，使原始时钟信号产生一定时间的滞后，以使新产生的信号为与原始时钟信号同频但有一定相位差的计数时钟信号，通过对原始时钟信号进行多次移相，可得到多路具有固定相位差的计数时钟信号。进而通过原始时钟信号和计数时钟信号驱动计数器模块对待测信号进行脉冲计数，实现对待测信号的测量。
可选地，所述原子钟为铷原子钟。
铷原子钟是一种高精度、高可靠性同步时钟。铷原子钟将高稳定性铷振荡器与GPS高精度授时、测频及时间同步技术有机的结合在一起，使铷振荡器输出频率驯服同步于GPS卫星铯原子钟信号上，提高了频率信号的长期稳定性和准确度，能够提供铯钟量级的高精度时间频率标准。
具体地，通过将原子钟限定为铷原子钟，从而使得FPGA芯片接收到的基准频率信号具有较高的稳定性和精度，进而使得对基准频率信号进行倍频得到的原始时钟信号具有较高的稳定性和精度，从而使得计数时钟信号具有较高的稳定性和精度。
可选地，所述n路脉冲计数器为八路脉冲计数器,所述八路脉冲计数器对应的八路计数时钟信号的相位依次相差45°。
如图1和图2所示，固定相位差为45°时，原始计数时钟信号CLK 0°通过移相后可得到CLK 45°、CLK 90°、CLK 135°、CLK 180°、CLK 225°、CLK 270°、CLK 315°，用这八路时钟信号可同时驱动八路脉冲计数器对待测信号进行计数。然后通过加法器模块对八路脉冲计数器的计数结果相加得到累加结果，通过上述方式，实现了将原始计数时钟信号八倍频，例如，基准频率信号为10MHz，对基准频率信号倍频得到的原始计数时钟信号频率为350MHz，经过上述方式等效倍频后为2.8GHz。在脉冲计数法的误差为±1个脉冲的情况下，系统的整体测时误差为1/(350×8)MHz＝0.357ns。
可选地，所述锁相环模块包括第一锁相环单元和第二锁相环单元，所述第一锁相环单元对所述原始时钟信号进行四次移相，移相角度依次设定为0°、45°、90°、135°，所述第二锁相环对所述原始时钟信号进行四次移相，移相角度依次设定为180°、225°、270°、315°。
其中，如图1所示，第一锁相环单元的输出端和一八路脉冲计数器的输入端连接，counter0-counter7构成该八路脉冲计数器，第二锁相环单元的输出端和另一八路脉冲计数器的输入端连接，counter8-counter15构成该八路脉冲计数器，从而使得counter0-counter3以及counter8-counter11分别受移相角度依次设定为0°、45°、90°、135°的计数时钟信号的驱动，counter4-counter7以及counter12-counter15分别受移相角度依次设定为180°、225°、270°、315°的计数时钟信号的驱动，保证两八路脉冲计数器接收到的计数时钟信号完全相同。
可选地，所述加法器模块包括两个加法器单元，所述n路脉冲计数器的数量为两个，两个所述n路脉冲计数器的输出端分别与两个所述加法器单元的输入端连接。
其中，两个所述n路脉冲计数器的输入端均与锁相环模块的输出端连接，以接收锁相环模块产生的计数时钟信号。
具体地，在两个n路脉冲计数器交替对待测信号进行脉冲计数的情况下，在一个n路脉冲计数器对待测信号计数完毕时，该n路脉冲计数器需要将得到的计数结果发送至加法器模块，然后加法器模块将相应数据上传至上位机，在两个n路脉冲计数器交替对待测信号进行脉冲计数时，加法器模块需要交替接收两个n路脉冲计数器的计数结果。因此，加法器模块至少需要包括两个加法器单元，如图1和图3所示，两个加法器单元分别与两个n路脉冲计数器连接，使得一所述n路脉冲计数器计数完毕时，对应的加法器单元接收计数结果并对脉冲计数结果进行累加，然后将累加计数结果上传至上位机，同时另一所述n路脉冲计数器进行脉冲计数，从而实现对待测信号的交替计数和对计数结果的交替上传。
可选地，一所述n路脉冲计数器接收待测信号时，另一所述n路脉冲计数器接收反向的待测信号，所述n路脉冲计数器还用于识别待测信号的电平，并在高电平时允许计数，在低电平时清零。
输出待测信号的模块输出电平信号，一n路脉冲计数器的门控端接收该电平信号，然后另一n路脉冲计数器的门控端上接收反向后的电平信号，则一n路脉冲计数器接收高电平信号时，另一n路脉冲计数器接收低电平信号，而计数器在高电平时允许计数，在低电平时清零，因此，计数高电平的n路脉冲计数器进行脉冲计数时，另一n路脉冲计数器输出0，从而实现一n路脉冲计数器计数时，另一n路脉冲计数器不计数。
具体地，脉冲宽度为高电平持续的时间，通过使n路脉冲计数器在高电平时允许计数，在低电平时清零，从而将高电平作为触发信号，实现对高电平的计数，进而实现对待测信号脉冲个数的测量。
可选地，所述计数器模块还包括控制单元，所述控制单元用于对待测信号进行信号段划分，并控制多个所述n路脉冲计数器交替对各所述信号段进行脉冲计数。
具体地，通过对待测信号进行信号段划分，从而给出n路脉冲计数器单次计数的结束点，以及另一n路脉冲计数器的计数开始点，即信号段的结束点为一n路脉冲计数器该次计数的结束点，以及另一n路脉冲计数器的计数开始点。通过上述方式，实现多个n路脉冲计数器的自动交替计数。
可选地，所述控制单元用于在所述n路脉冲计数器对待测信号进行脉冲计数且计数脉冲个数达到阈值时，判定所述n路脉冲计数器对一信号段计数完毕，并控制所述n路脉冲计数器停止脉冲计数，同时控制另一所述n路脉冲计数器对下一所述信号段进行脉冲计数。
其中，待测信号可以视为脉冲的集合，因此，可基于脉冲对待测信号进行信号段划分，例如，待测信号包括7000个脉冲，则可以将待测信号划分为10个信号段，即一个信号段包括700个脉冲。
应用中，待测信号的脉冲个数是未知的，因此，可以直接限定单个信号段的脉冲个数，在n路脉冲计数器计数脉冲个数达到阈值时，判定n路脉冲计数器对一信号段计数完毕，该n路脉冲计数器停止脉冲计数，然后将该信号段的计数结果发送至加法器模块。同时另一所述n路脉冲计数器对下一所述信号段进行脉冲计数，从而实现连续无间断的测量待测信号。
可选地，所述加法器模块用于当所述n路脉冲计数器对一所述信号段计数完毕时获取所述n路脉冲计数器的脉冲计数结果，并在对所述脉冲计数结果进行累加后将累加计数结果上传至上位机。
具体地，当n路脉冲计数器停止脉冲计数时，此时n路脉冲计数器可将计数结果发送给加法器模块，然后加法器模块将计数结果累加后上传至上位机，同样，另一n路脉冲计数器计数完毕后可重复上述过程，从而实现在测量过程中持续上传测量数据至上位机。
通过原子钟产生具有高稳定性和高精度的基准频率信号，使得锁相环模块对输入的基准频率信号进行倍频得到的高频率原始时钟信号也具有高稳定性和高精度，进而使得对原始时钟信号进行移相而产生的各时钟信号具有高稳定性和高精度，从而保证了倍频过程和移相过程的稳定性，以便通过多路具有固定相位差的计数时钟信号达到等效倍频的作用，以进一步提高计数时钟频率，实现对时间间隔的精密测量。另外，通过设置多个所述n路脉冲计数器，通过多个n路脉冲计数器交替对待测信号进行脉冲计数，在一个n路脉冲计数器停止测量上传数据时，另一n路脉冲计数器可对待测信号进行测量，从而可实现连续无间断的测量待测信号并持续上传测量数据至上位机。
本发明另一实施例提供一种时间间隔测量方法，所述时间间隔测量方法基于如上所述的时间间隔测量系统实现，包括：
获取基准频率信号，对所述基准频率信号进行倍频，得到原始时钟信号；
对所述原始时钟信号进行移相，得到n路具有固定相移的计数时钟信号；
基于所述计数时钟信号交替对待测信号进行脉冲计数，并将累加计数结果上传至上位机。
本实施例所述的时间间隔测量方法相对现有技术的有益效果与上述的时间间隔测量系统相对现有技术的有益效果相同，此处不再赘述。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
虽然本公开披露如上，但本公开的保护范围并非仅限于此。本领域技术人员在不脱离本公开的精神和范围的前提下，可进行各种变更与修改，这些变更与修改均将落入本发明的保护范围。
Claims (10)
1.一种时间间隔测量系统，其特征在于，包括原子钟和FPGA芯片，所述原子钟的输出端与所述FPGA芯片的输入端连接，所述原子钟用于向所述FPGA芯片输出基准频率信号，所述FPGA芯片包括锁相环模块、计数器模块和加法器模块，所述锁相环模块的输出端与所述计数器模块的输入端连接，所述计数器模块的输出端与所述加法器模块的输入端连接，所述加法器模块的输出端适于与上位机的输入端连接，所述锁相环模块用于对所述基准频率信号进行倍频得到原始时钟信号，并对所述原始时钟信号进行多次移相以产生n路具有固定相移的计数时钟信号，所述计数器模块包括多个n路脉冲计数器，多个所述n路脉冲计数器用于根据所述计数时钟信号交替对待测信号进行脉冲计数，所述加法器模块用于将所述n路脉冲计数器的计数结果进行累加并将计算结果发送至所述上位机。
2.根据权利要求1所述的时间间隔测量系统，其特征在于，所述原子钟为铷原子钟。
3.根据权利要求1所述的时间间隔测量系统，其特征在于，所述n路脉冲计数器为八路脉冲计数器,所述八路脉冲计数器对应的八路计数时钟信号的相位依次相差45°。
4.根据权利要求1所述的时间间隔测量系统，其特征在于，所述锁相环模块包括第一锁相环单元和第二锁相环单元，所述第一锁相环单元对所述原始时钟信号进行四次移相，移相角度依次设定为0°、45°、90°、135°，所述第二锁相环对所述原始时钟信号进行四次移相，移相角度依次设定为180°、225°、270°、315°。
5.根据权利要求1所述的时间间隔测量系统，其特征在于，所述加法器模块包括两个加法器单元，所述n路脉冲计数器的数量为两个，两个所述n路脉冲计数器的输出端分别与两个所述加法器单元的输入端连接。
6.根据权利要求5所述的时间间隔测量系统，其特征在于，一所述n路脉冲计数器接收待测信号时，另一所述n路脉冲计数器接收反向的待测信号，所述n路脉冲计数器还用于识别所述待测信号的电平，并在高电平时允许计数，在低电平时清零。
7.根据权利要求1所述的时间间隔测量系统，其特征在于，所述计数器模块还包括控制单元，所述控制单元用于对所述待测信号进行信号段划分，并控制多个所述n路脉冲计数器交替对各所述信号段进行脉冲计数。
8.根据权利要求7所述的时间间隔测量系统，其特征在于，所述控制单元用于在所述n路脉冲计数器对所述待测信号进行脉冲计数且计数脉冲个数达到阈值时，判定所述n路脉冲计数器对一信号段计数完毕，并控制所述n路脉冲计数器停止脉冲计数，同时控制另一所述n路脉冲计数器对下一所述信号段进行脉冲计数。
9.根据权利要求8所述的时间间隔测量系统，其特征在于，所述加法器模块用于当所述n路脉冲计数器对一所述信号段计数完毕时获取所述n路脉冲计数器的脉冲计数结果，并在对所述脉冲计数结果进行累加后将累加计数结果上传至上位机。
10.一种时间间隔测量方法，所述时间间隔测量方法基于如权利要求1至9任一项所述的时间间隔测量系统实现，其特征在于，包括：
获取基准频率信号，对所述基准频率信号进行倍频，得到原始时钟信号；
对所述原始时钟信号进行移相，得到n路具有固定相移的计数时钟信号；
基于所述计数时钟信号交替对待测信号进行脉冲计数，并将累加计数结果上传至上位机。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110606075.4A CN113328745A (zh) | 2021-05-24 | 2021-05-24 | 一种时间间隔测量系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110606075.4A CN113328745A (zh) | 2021-05-24 | 2021-05-24 | 一种时间间隔测量系统及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113328745A true CN113328745A (zh) | 2021-08-31 |
Family
ID=77422812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110606075.4A Pending CN113328745A (zh) | 2021-05-24 | 2021-05-24 | 一种时间间隔测量系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113328745A (zh) |
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2021
- 2021-05-24 CN CN202110606075.4A patent/CN113328745A/zh active Pending
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