CN110649922B - 一种数字时钟倍频器 - Google Patents
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Abstract
本发明属于集成电路技术领域，具体为一种数字时钟倍频器。本发明的数字时钟倍频器包括：包括若干个级联的二倍频单元，每个二倍频单元由一个占空比恢复电路和一个二倍频器级联而成；占空比恢复电路用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器：产生50%占空比的输入信号的二倍频信号。本发明通过级联占空比恢复电路和二倍频器，产生输入时钟的多倍频信号。本发明的检测和控制电路均可由标准数字电路实现，可以方便地应用于数字系统或混合信号系统中，提供多个不同频率的时钟。
Description
技术领域
本发明属于集成电路设计技术领域，具体涉及时钟倍频器。
背景技术
集成电路，尤其是数字集成电路中广泛地需要使用时钟信号。在规模较大的系统，如处理器，片上系统，混合信号系统中，为了进一步优化各个模块和子系统的能效，往往需要使用不同频率的时钟信号。这些时钟信号如果分别由片外输入，需要大量的芯片管脚，时钟缓冲器，占用大量的芯片面积。如果通过从片外输入高频时钟，再由片上分频网络实现，时钟缓冲器所需要功耗会显著提高，不利于能效的优化。因此，采用片外输出频率较低的时钟，于片上产生不同的倍频时钟，供给不同电路使用，可以提高时钟网络的能效。
传统的时钟倍频器实现方式通常为：
1、由高频时钟计数，产生新的相位，从而获得倍频时钟信号。该方法仍然需要高频时钟，且电路工作频率高，设计难度较大，功耗较高；
2、使用基于逻辑运算的相位合成，由原信号的上升沿和下降沿中产生新的时钟周期，从而获得倍频时钟信号。该方法产生的输出信号占空比不准确，不利于为其他电路提供稳定时序，还要求输入时钟信号占空比为准确的50%，否则倍频后的时钟频率不稳定；
3、基于锁相环/延时锁相环等的倍频系统，利用负反馈环路产生倍频时钟信号。该方法灵活性最高，但涉及大量模拟电路，设计难度较高，占用芯片面积较大，不利于系统的重构与集成。
发明内容
为解决上述方法存在的问题，本发明提供一种结构简洁、功耗较低，便于重构与集成的数字时钟倍频器。
本发明提供的数字时钟倍频器，通过级联占空比恢复电路与二倍频器，实现不同倍频时钟的输出。本发明可以使用标准数字单元实现，支持使用硬件描述语言如Verilog等进行描述，可以在可编程器件中实现，系统简洁灵活，功耗较低，便于重构与集成，可以用于需要多时钟的系统中。
本发明为解决传统时钟倍频器实现方式中，需要高频时钟，输出占空比相位不稳定，需要模拟电路因此不兼容标准数字集成电路设计流程的问题，通过级联占空比恢复电路与二倍频器，实现不同倍频时钟的输出，占空比为50%，有利于系统的时序控制。
本发明提供的数字时钟倍频器，包括：若干个级联的二倍频单元，其中，每个二倍频单元至少由一个占空比恢复电路和一个二倍频器级联而成；若干上述两个单元电路的级联，用于产生输入信号的多种倍频信号；所述占空比恢复电路，用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器，用于产生50%占空比的输入信号的二倍频信号。
本发明中，所述的占空比恢复电路，包括第一数控延时链1，第二数控延时链2，第一鉴相器1，第二鉴相器2，边沿合成器，输出控制单元和控制单元。该电路的原理是，仅依据输入时钟的上升沿，作为输出信号的基准，调整输出信号上升沿和下降沿之间的延时，与其自身延时半个周期后的信号比较，若二者上升沿和下降沿均分别对齐，则输出信号的占空比为50%。
为了实现上述原理，第一数控延时链1将输入时钟 ckin 延时，输出 dl1。边沿合成器根据输入时钟 ckin 的上升沿和 dl1 的上升沿，分别得到输出信号的一组上升沿和下降沿，输出为ec。第二数控延时链2将边沿合成器输出 ec 延时，输出为 dl2。第一鉴相器1检测dl1 的下降沿是否与 dl2 的上升沿对齐，输出为pd1。第二鉴相器2检测输入信号dl1 的上升沿是否与 dl2 的下降沿对齐，输出为pd2。所述控制单元根据输入使能信号en，两个鉴相器的输出 pd1 和 pd2，分别调整两个数控延时链的延时，输出为延时控制字dcw1， dcw2，使得 dl1 的上升沿对齐 dl2 的下降沿，dl1 的下降沿和 dl2 的上升沿对齐，此时输出有效的完成标志信号done。所述输出控制单元，根据控制单元的完成标志信号done，控制是否开始输出，输出为 ckout。
所述的数控延时链（包括第一、第二数控延时链），可以通过标准数字单元实现，如多个逻辑门级联产生延时，多路选通器根据延时控制字选通指定的不同延时输出。也可以通过数模混合的方式实现，以逻辑门或缓冲器产生输出，以数控电容阵列，或带有数字模拟转换器的可变电容器作为负载，根据延时控制字控制负载大小指定不同延时输出。
所述的控制单元，在外部使能信号en有效时，控制其他电路开始工作，否则均置于空闲状态；对于鉴相器的输出 pd1 和 pd2，分别进行累加，得到延时控制字 dcw1 和dcw2；判定占空比调整是否完成。其实现方式可以是但不限于，当单个鉴相器输出在指定数量的相邻周期的输出均不相同时，判定对应延时链调整完毕；当两个延时链调整均完成时，判定占空比调整完成，输出有效的标志信号 done。
本发明中所述的二倍频器，通过从输入信号的上升沿和下降沿中分别产生新的一组新的上升沿和下降沿，从而实现二倍频。其具体的实现方式，包括但不限于输入信号与其延时信号进行逻辑运算实现的相位合成。
本发明中，通过多组占空比恢复电路和二倍频器级联，获得2的多次幂倍频器；具体地，输入时钟连接占空比恢复电路输入端，输出连接至二倍频器输入，获得2倍频时钟输出；2倍频输出连接下一组占空比恢复电路和二倍频器，获得4倍频时钟输出；依次类推，可以获得2的多次幂倍频时钟输出；每组包含的占空比恢复电路输出的完成标志信号 done作为下一级的外部使能信号 en，而第一级的外部使能信号由外部输入提供。
本发明提供的数字时钟倍频器，其中包括的数控延时链，检测控制电路均可由标准数字电路实现，可以方便地应用于数字系统或混合信号系统中，提供多个不同频率的时钟。
附图说明
图1为本发明实施例提供的时钟倍频器的顶层结构框图。
图2为本发明实施例提供的占空比恢复电路的结构框图。
图3为本发明实施例提供的占空比恢复电路的时序图。
图4为本发明实施例提供的数控延时链的电路图。
图5为本发明实施例提供的鉴相器的电路图。
图6为本发明实施例提供的边沿合成器的电路图。
图7为本发明实施例提供的控制单元的结构框图。
图8为本发明实施例提供的二倍频器的结构框图。
图9为本发明实施例提供的二倍频器的时序图。
具体实施方式
在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。
图1为本发明实施例提供的时钟倍频器的顶层结构框图，包括级联的若干二倍频单元，其中每个二倍频单元由一个占空比恢复电路和一个二倍频器级联而成。第一个二倍频单元的输入为输入时钟 ckin，输出为频率为输入时钟频率两倍的ck21，依次地，前一级二倍频单元的输出作为下一级二倍频单元的输入，则每个二倍频单元输出为输入的二倍频。为了控制每个单元开始工作，从外部输入使能信号 en，当其有效时，第一个二倍频单元开始工作。每个二倍频单元输出完成信号 done，可以作为后一级的输入使能信号，如第一级二倍频单元的完成信号为 done21 可以作为第二级二倍频单元的使能信号 en22，最后一个二倍频单元的完成信号为 done2n，可以输入至外部，提供给上层系统作为标志信号。
图2为本发明实施例提供的占空比恢复电路的结构框图。包括：数控延时链1，即DCDL1；数控延时链2，即 DCDL2；鉴相器1，即 PD1；鉴相器2，即 PD2；边沿合成器，即 EC；输出控制单元，即 Output Enable；控制单元，即 Controller。数控延时链1将输入时钟 ckin延时，输出 dl1。边沿合成器根据输入时钟 ckin 的上升沿和 dl1 的上升沿，分别得到输出信号的一组上升沿和下降沿，输出为 ec。边沿合成器的输出 ec 将输入时钟 ckin 的上升沿作为 下降沿，dl1 的上升沿作为上升沿，获得一个周期波形。数控延时链2将边沿合成器输出 ec 延时，输出为 dl2。鉴相器1检测dl1 的下降沿是否与 dl2 的上升沿对齐，输出为 pd1。鉴相器2检测输入信号 dl1 的上升沿是否与 dl2 的下降沿对齐，输出为pd2。控制单元根据输入使能信号en，两个鉴相器的输出 pd1 和 pd2，分别调整两个数控延时链的延时，输出为延时控制字 dcw1、dcw2，使得 dl1 的上升沿对齐 dl2 的下降沿，dl1 的下降沿和 dl2 的上升沿对齐，此时输出有效的完成标志信号done。当 done 信号有效后，输出控制单元输出时钟 ckout。
图3为本发明实施例提供的占空比恢复电路的时序图。dl1 为 输入时钟 ckin 的延时，延时的大小由控制单元提供的延时控制字 dcw1 控制。边沿合成器的输出 ec 将输入时钟 ckin 的上升沿作为 下降沿，dl1 的上升沿作为上升沿，获得一个周期波形。dl2为 ec 的延时，延时的大小由控制单元提供的延时控制字 dcw2 控制。鉴相器1和鉴相器2，分别检测dl1 的下降沿是否与 dl2 的上升沿对齐，dl1 的上升沿是否与 dl2 的下降沿对齐，输出为pd2。当控制器检测到两个鉴相器相邻两个周期的输出极性交替相反时，判定占空比恢复完成，输出有效的 done 信号，输出控制单元将 dl2 作为输出时钟 ckout 输出。
图4为本发明实施例提供的数控延时链的电路图，可以作为数控延时链1和数控延时链2的实现方式，即延时控制字控制 mux 的选通不同数量的延时单元 delay cell，以此调节从输入 in 到输出 out 的延时大小。因为延时单元和选通器 mux 都可以由数字标准单元实现，因此该数控延时链可以由数字集成电路综合布局布线实现，方便系统集成。
图5为本发明实施例提供的鉴相器的电路图，两个鉴相器由D触发器实现，其中鉴相器1 即 PD1 ，由 dl2 的上升沿触发，对 dl1 进行采样，其 QB 输出 pd1 是 dl2 上升沿到来时刻 dl1 的值取反，若 dl1 下降沿超前于 dl2 的上升沿，pd1 输出为1，否则 pd1输出为-1；鉴相器2 即 PD2 ，由 dl2 的下降沿触发，对 dl1 进行采样，其 Q 输出 pd2 是dl2 下降沿到来时刻 dl1 的值，若 dl1 上升沿超前于 dl2 的下降沿，pd2 输出为1，否则pd2输出为-1。
图6为本发明实施例提供的边沿合成器的电路图。其中D触发器2，即 DFF2 的触发时钟为输入时钟 ckin，复位信号为输入时钟 ckin 延时信号的反相信号 ckin_ndly，数据端D连接电源。该触发器在输入时钟 ckin 的上升沿处，产生一个窄脉冲 rst_pulse 作为D触发器1，即 DFF1 的复位信号。DFF1 的触发时钟为 dl1，数据端连接电源，其输出 ec 为由 dl1 上升沿定义上升沿，ckin 上升沿定义下降沿的信号，实现边沿合成的功能。
图7为本发明实施例提供的控制单元的结构框图，其采用了两个积分器即 ACC1和 ACC2，分别在 dl2 上升沿和 dl2 下降沿的触发下，对 pd1 和 pd2进行积分，编码后分别作为数控延时链1和数控延时链2的延时控制字。同时，控制单元判断相邻两个周期的pd1 或 pd2 是否与各自前一周期的值不同，若二者均满足相邻周期交替变化的条件，则认为占空比恢复完成，输出完成标志信号 done。这一功能由两个D触发器构成的寄存器，两个异或门 XOR ，一个与门 AND 和一个计数器组成的逻辑单元实现。
图8为本发明实施例提供的二倍频器的结构框图，其时序图如图9所示。二倍频器的输入信号 in 与其延时信号 in_dly 进行异或 XOR 运算，则输出 out 在 输入信号 in的上升沿和下降沿处各获得一个周期，实现二倍频。
以上通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
Claims (6)
1.一种数字时钟倍频器，其特征在于，包括若干个级联的二倍频单元，每个二倍频单元由一个占空比恢复电路和一个二倍频器级联而成；所述占空比恢复电路用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器：用于产生50%占空比的输入信号的二倍频信号；
所述占空比恢复电路，包括：第一数控延时链，第二数控延时链，第一鉴相器，第二鉴相器，边沿合成器，控制单元和输出控制单元；其中：
第一数控延时链，用于将输入时钟 ckin 延时，输出为 dl1；
第二数控延时链，用于将边沿合成器输出 ec 延时，输出为 dl2；
第一鉴相器，用于检测输入信号 dl1 的下降沿是否与 dl2 的上升沿对齐，输出为pd1；
第二鉴相器2，用于检测输入信号 dl1 的上升沿是否与 dl2 的下降沿对齐，输出为pd2；
边沿合成器，用于分别提取并合成两个输入信号的变化沿，得到输出信号的一组上升沿和下降沿，输出为ec；
控制单元，用于根据输入使能信号en，两个鉴相器的输出，分别调整两个数控延时链的延时，以及判定是否完成占空比调整，输出为延时控制字 dcw1， dcw2，以及完成标志信号done；
输出控制单元：用于根据控制单元的完成标志信号 done，控制是否开始输出，输出为ckout。
2.根据权利要求1所述的数字时钟倍频器，其特征在于，所述数控延时链，其实现方式为：多个逻辑门级联产生延时，多路选通器根据延时控制字选通指定的不同延时输出；以逻辑门或缓冲器产生输出，以数控电容阵列，或带有数字模拟转换器的可变电容器作为负载，根据延时控制字控制负载大小指定不同延时输出。
3.根据权利要求1所述的数字时钟倍频器，其特征在于，所述边沿合成器，从两个输入信号的上升沿或下降沿，产生输出信号的变化沿；具体为：一个输入信号的上升沿确定输出信号的上升沿，另一个输入信号的上升沿确定输出信号的下降沿，合成输出信号的一个周期。
4.根据权利要求1所述的数字时钟倍频器，其特征在于，所述控制单元，在外部使能信号 en 有效时，控制其他电路开始工作，否则均置于空闲状态；对于鉴相器的输出 pd1 和pd2，分别进行累加，得到延时控制字 dcw1 和 dcw2；判定占空比调整是否完成，其实现方式为，当单个鉴相器输出在指定数量的相邻周期的输出均不相同时，判定对应延时链调整完毕；当两个延时链调整均完成时，判定占空比调整完成，输出有效的标志信号 done。
5.根据权利要求1所述的数字时钟倍频器，其特征在于，所述二倍频器，通过从输入信号的上升沿和下降沿中分别产生新的一组新的上升沿和下降沿，从而实现二倍频。
6.根据权利要求1所述的数字时钟倍频器，其特征在于，通过多组占空比恢复电路和二倍频器级联，获得2的多次幂倍频器；具体地，输入时钟连接占空比恢复电路输入端，输出连接至二倍频器输入，获得2倍频时钟输出；2倍频输出连接下一组占空比恢复电路和二倍频器，获得4倍频时钟输出；依次类推，可以获得2的多次幂倍频时钟输出；每组包含的占空比恢复电路输出的完成标志信号 done 作为下一级的外部使能信号 en，而第一级的外部使能信号由外部输入提供。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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