CN111404550B - 模数转换器及其时钟产生电路 - Google Patents

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Abstract

本发明涉及一种模数转换器及其时钟产生电路，包括级联的时钟产生模组，每一级所述时钟产生模组用于产生对应的内部时钟信号，每一级所述时钟产生模组包括延迟模块和逻辑门模块，第N级逻辑门模块的第二输入端连接前一级逻辑门模块的输出端，而逻辑门模块的输出端用于输出内部时钟，因此每一级时钟产生模组均可产生一个内部时钟信号，且内部时钟N可由内部时钟N‑1和本级时钟产生模组中延迟模块的延迟时间运算得到，利用一个外部时钟信号可产生2～N个内部时钟信号，用户可根据需求选择其中一路时钟用于模数转换器，原理简单，电路结构简单易实现，降低了系统功耗，应用于模数转换器后不会对模数转换器产生影响。

Description

模数转换器及其时钟产生电路
技术领域
本发明涉及微电子技术领域，特别是涉及模数转换器及其时钟产生电路。
背景技术
逐次逼近型模数转换器占据着大部分的中等至高分辨率模数转换器的市场。逐次逼近型模数转换器是一种二进制搜索算法。通常，N位逐次逼近型模数转换器需要N+2或N+3个比较周期，在前一位转换完成之前不得进入下一次转换。由于逐次逼近算法的缘故，逐次逼近型模数转换器的实际工作时钟远远大于其采样速率。
逐次逼近型模数转换器在高速应用时，需要提供一路高速高精度的时钟信号，当时钟速度超过百兆级别以后，时钟电路复杂会对系统带来较大影响，且会增大系统功耗。
发明内容
基于此，有必要针对逐次逼近型模数转换器在高速应用时时钟电路复杂影响工作系统的问题，提供一种模数转换器及其时钟产生电路。
一种时钟产生电路，包括级联的时钟产生模组，每一级所述时钟产生模组用于产生对应的内部时钟信号，每一级所述时钟产生模组包括延迟模块和逻辑门模块；
第N级延迟模块的输出端连接第N+1级延迟模块的输入端，其中，第一级延迟模块的输入端用于输入外部时钟信号，所述外部时钟信号的频率低于所述内部时钟信号的频率；
各所述逻辑门模块均包括第一输入端、第二输入端和输出端，第N级逻辑门模块的第一输入端连接所述第N级延迟模块的输出端，所述第N级逻辑门模块的第二输入端连接第N-1级逻辑门模块的输出端，所述第N级逻辑门模块的输出端用于输出第N个内部时钟信号，其中N大于等于2；
第一级逻辑门模块的第一输入端用于输入所述外部时钟信号，第二输入端连接所述第一级延迟模块的输出端。
在其中一个实施例中，各所述延迟模块均包括延迟单元，其中，
第一级延迟模块包括第一个延迟单元；
第N级延迟模块包括第2N-2个延迟单元和第2N-1个延迟单元，且N大于等于2；
各所述延迟单元的输出端连接下一个延迟单元的输入端，所述第一个延迟单元的输入端用于输入外部时钟信号。
在其中一个实施例中，第一级逻辑门模块包括第一个异或门，所述第一个异或门的第一输入端连接所述第一个延迟单元的输入端，所述第一个异或门的第二输入端连接所述第一个延迟单元的输出端，所述第一个异或门的输出端用于输出第一个内部时钟信号。
在其中一个实施例中，第N级逻辑门模块包括第N个异或门和第N-1个或门，所述第N-1个或门的输出端即为所述第N级逻辑模块的输出端，用于输出第N个内部时钟信号；
所述第N个异或门的第一输入端连接所述第2N-2个延迟单元的输出端，所述第N个异或门的第二输入端连接所述第2N-1个延迟单元的输出端，所述第N-1个或门的第一输入端连接所述第N个异或门的输出端，所述第N-1个或门的第二输入端连接前一级所述逻辑模块的输出端，其中，N大于等于2。
在其中一个实施例中，各所述延迟单元均包括至少一个反相器，通过配置所述反相器的数量调节所述延迟单元的延迟时间。
在其中一个实施例中，所述延迟单元还包括至少一个可调电容，所述可调电容的一端连接所述反相器的输出端，另一端接地，通过配置所述可调电容的容量调节所述延迟单元的延迟时间。
在其中一个实施例中，第一个内部时钟信号还作为所述模数转换器的启动信号。
在其中一个实施例中，还包括触发模块，所述触发模块的输入端用于输入所述外部时钟信号，输出端分别连接所述第一个延迟单元的输入端和所述第一个异或门的第一输入端。
在其中一个实施例中，所述触发模块包括T触发器。
一种模数转换器，包括前述用于时钟产生电路。
上述时钟产生电路可应用于模数转换器或其他电子电路中，由于外部时钟信号的频率低于内部时钟信号的频率，因此可将外部的低频时钟信号转换成内部的高频时钟信号。当用户需要使用高频时钟信号时，无需外部产生高频信号，只需在外部连接一个低频时钟信号，经过本申请的时钟产生电路处理后得到多个内部高频时钟信号，降低了电子电路的应用难度和系统复杂度。本申请通过采用逻辑门模块与延迟模块配合，由于第N级逻辑门模块的第二输入端连接前一级逻辑门模块的输出端，而逻辑门模块的输出端用于输出内部时钟，因此每一级时钟产生模组均可产生一个内部时钟信号，且内部时钟N可由内部时钟N-1和本级时钟产生模组中延迟模块的延迟时间运算得到，利用一个外部时钟信号可产生2～N个内部时钟信号，用户可根据需求选择其中一路时钟用于模数转换器，原理简单，电路结构简单易实现，降低了系统功耗，应用于模数转换器后不会对模数转换器产生影响。
附图说明
图1为本申请的一个实施例提供的时钟产生电路模块示意图；
图2为本申请的又一实施例提供的时钟产生电路模块示意图；
图3为本申请的一个实施例提供的延迟单元结构示意图；
图4为本申请的一个实施例提供的时钟产生电路产生的时序图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本发明。
如背景技术所述，逐次逼近型模数转换器是采样速率低于5Msps的中等至高分辨率应用的常见结构。在采样速率高于5Msps的高速应用中，因为时钟过高，常规结构的逼近寄存器型很难满足要求，通常会采用与其它结构结合的方式来实现高速逐次逼近型模数转换器。通常，业界主流的做法有：1、内置高性能锁相环提供高精度时钟，但锁相环性能好坏会严重影响模数转换器的特性，此外，锁相环会显著增加芯片面积和功耗。2、采用流水线型逐次逼近型模数转换器，这种结构的模数转换器采用多级子模数转换器组合而成，可以显著提升逐次逼近型寄存器的转换速度，但电路复杂程度也明显增加。3、采用并行运算逐次逼近型模数转换器，多个模数转换器并行工作，通过锁相环等辅助电路为不同寄存器分配不同相位时钟，多个寄存器在不同相位依此采集转换数据，理论上可以大幅提高模数转换器的转换速率，但实际应用中，不同通道的寄存器之间存在失调、增益误差等因素，会严重制约模数转换器的性能。
因此，为解决上述问题，请参见图1，本申请的一个实施例提供一种时钟产生电路。需要说明的是，本实施例提供的时钟产生电路不仅可应用于逐次逼近型模数转换器，也可用于其他类型的模数转换器以及任何需要高速时钟的电路。该时钟产生电路包括多个级联的时钟产生模组100，每一级时钟产生模组100均用于产生内部时钟信号。每一级时钟产生模组100均包括延迟模块110和逻辑门模块120。
延迟模块110包括多级，如图1所示，第一级延迟模块为延迟模块1，第二极延迟模块为延迟模块2，第N极延迟模块为延迟模块N，以此类推。每一级延迟模块110之间相互级联，延迟模块N的输出端连接延迟模块N+1的输入端。延迟模块1的输入端用于输入外部时钟信号。通过控制延迟模块100的延迟时间可控制输出的内部时钟信号的时钟周期。
多级逻辑门模块120互相级联，且每级逻辑门模块120与对应的延迟模块110连接。本实施例中，第一级逻辑门模块为逻辑门模块1，第二极逻辑门模块为逻辑门模块2，第N极逻辑门模块为逻辑门模块N，以此类推。各逻辑门模块120均包括第一输入端、第二输入端和输出端。逻辑门模块N的第一输入端连接延迟模块N的输出端，逻辑门模块N的第二输入端连接逻辑门模块N-1的输出端，逻辑门模块N的输出端用于输出第N个内部时钟信号，其中N大于等于2。逻辑门模块1的第一输入端用于输入外部时钟信号，第二输入端连接延迟模块1的输出端。本实施例中，外部时钟信号的频率低于内部时钟信号的频率。
本实施例提供的时钟产生电路，可将外部的低频时钟信号转换成内部的高频时钟信号。当用户需要使用高频时钟信号时，无需外部产生高频信号，只需在外部连接一个低频时钟信号，经过本申请的时钟产生电路处理后得到多个内部高频时钟信号，降低了电子电路的应用难度和系统复杂度。该时钟产生电路中每一级时钟产生模组100均可产生一个内部时钟信号，例如，第一级时钟产生模组用于产生内部时钟I，第二级时钟产生模组用于产生内部时钟II，第N级时钟产生模组用于产生内部时钟N。内部时钟N由内部时钟N-1和本级时钟产生模组100中延迟模块110的延迟时间运算得到。本实施例通过采用逻辑门模块120与延迟模块110配合，利用一个外部时钟信号可产生2～N个内部时钟信号，用户可根据需求选择其中一路时钟用于模数转换器，原理简单，电路结构简单易实现，降低了系统功耗，应用于模数转换器或其他电子电路中不会对电子电路产生影响。用户还可通过调节延迟模块的延迟时间调节输出的时钟信号的周期长度，调节方便。
请参见图2，在其中一个实施例中，延迟模块110包括多个延迟单元111延迟单元111的输出端连接下一个延迟单元111的输入端。本实施例提供的时钟产生电路包括2N-1个延迟单元，其中，延迟模块1包括一个延迟单元111，延迟模块2至延迟模块N均包括2个延迟单元，即延迟模块1包括第一个延迟单元，延迟模块N包括第2N-2个延迟单元和第2N-1个延迟单元，且N大于等于2。
具体的，本实施例中，延迟单元111用于控制产生的内部时钟信号的时钟周期。请参见图3，每个延迟单元111包括至少一个反相器112，多个延迟单元111的反相器112之间相互级联，用户可通过调节所述反相器112的个数调节对应的延迟单元110的延迟时间。
进一步的，每个延迟单元110还包括至少一个可调电容113。可调电容113的一端连接反相器112的输出端，另一端接地，用户可通过调节可调电容113的容量调节对应的延迟单元110的延迟时间。本实施例中，一用户既可单独调节所述反相器112的个数，也可单独调电容113的容量，或同时调节两者以调节延迟单元110的延迟时间。由于每个时钟产生模组100产生的内部时钟信号的脉冲宽度取决于延迟单元110的延迟时间，而每一个延迟单元110的延迟时间均可通过调节反相器112的数量或可调电容113的容量调节，因此本实施例提供的时钟产生电路产生的内部时钟每一级脉宽均可调节。进而，用户可根据需求将每一级脉宽调节至相同，以产生同步时钟。或用户也可根据需求调节每一级脉宽使其不同，以产生异步时钟。
请继续参见图2，时钟产生电路包括多级逻辑门模块120，逻辑门模块1包括一个异或门121，逻辑门模块2至逻辑门模块N均包括一个异或门121和一个或门122。异或门121包括第一输入端、第二输入端和输出端，其中，第一个异或门121的第一输入端连接第一个延迟单元111的输入端，第二输入端连接第一个延迟单元111输出端，第一个异或门121的输出端用于输出第一个内部时钟信号。
逻辑门模块N包括第N个异或门121和第N-1个或门122，其中，第N-1个或门122的输出端即为逻辑模块N的输出端，用于输出第N个内部时钟信号。
第N个异或门121的第一输入端连接第2N-2个延迟单元111的输出端，第二输入端连接第2N-1个延迟单元111的输出端。第N-1个或门122的第一输入端连接第N个异或门121的输出端，第二输入端连接前一级逻辑模块120的输出端，其中，N大于等于2。
具体的，第一个延迟单元1的输入端用于接收外部时钟信号，若外部时钟信号为高电平信号，经第一个延迟单元1处理后输出低电平信号，外部时钟信号和处理后的低电平信号进入第一个异或门1，经第一个异或门1运算后即可得到内部时钟I的高电平，其脉宽等于第一个延迟单元1的延迟时间，而内部高度时钟I的低电平时间取决于第二个延迟单元2的延迟时间。第一个延迟单元1输出低电平信号后，低电平信号进入第二个时钟产生模组中的第二个延迟单元2，第二个延迟单元2对低电平信号进行处理输出高电平信号并传输至第二个异或门2的第一输入端，同时高电平信号传输至第三个延迟单元3，第三个延迟单元3对高电平信号处理后输出低电平信号至第二个异或门2的第二输入端，因此第二个异或门2输出高电平。第一个异或门1输出的高电平和第二个异或门2输出的高电平进入第一个或门1，第一个或门1输出内部时钟II的高电平信号，其脉冲宽度取决于第三个延迟单元3的延迟时间，内部时钟II的低电平信号脉冲宽度取决于第四个延迟单元4的延迟时间，内部时钟II的前一个时钟周期与内部高速时钟I的时钟周期相同。
以此类推，可产生第III个至第N个内部时钟，请参见图4，图4为内部时钟时序图。内部时钟N的前N-1个时钟周期和内部时钟N-1相同，内部时钟N的第N个时钟高电平脉宽取决于第2N-1个延迟单元的延迟时间。内部2～N个时钟的时钟周期分别加上其对应的冗余时间等于1个外部时钟周期。
由于模数转换器进行采样之前需要一个启动信号方可进行采样转换，本实施例中，第一个高速时钟信号还可作为所述模数转换器的启动信号。因此时钟电路不仅可产生内部时钟信号，也可产生启动信号，简化了模数转换器的电路模块。
在其中一个实施例中，请继续参见图2，时钟产生电路还包括触发模块130，触发模块130输入端用于输入外部时钟信号，输出端分别连接第一个延迟单元1的输入端和第一个异或门1的第一输入端。本实施例中，触发模块可以是T触发器，T触发器可以对外部时钟信号进行分频处理，以消除不需要的下降沿或上升沿。
本申请的一个实施例提供一种模数转换器，包括前述时钟产生电路。
本申请提供的模数转换器，其时钟产生电路利用一个外部时钟信号通过逻辑门模块与延迟模块的运算产生2～N个内部时钟信号，用户可根据需求选择其中一路时钟用于模数转换器，原理简单，电路结构简单易实现，降低了系统功耗，且不会对模数转换器产生影响。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种时钟产生电路，其特征在于，包括级联的时钟产生模组，每一级所述时钟产生模组用于产生对应的内部时钟信号，每一级所述时钟产生模组包括延迟模块和逻辑门模块；
第N级延迟模块的输出端连接第N+1级延迟模块的输入端，其中，第一级延迟模块的输入端用于输入外部时钟信号，所述外部时钟信号的频率低于所述内部时钟信号的频率；
各所述逻辑门模块均包括第一输入端、第二输入端和输出端，第N级逻辑门模块的第一输入端连接所述第N级延迟模块的输出端，所述第N级逻辑门模块的第二输入端连接第N-1级逻辑门模块的输出端，所述第N级逻辑门模块的输出端用于输出第N个内部时钟信号，其中N大于等于2；
第一级逻辑门模块的第一输入端用于输入所述外部时钟信号，第二输入端连接所述第一级延迟模块的输出端；各所述延迟模块均包括延迟单元，其中，
第一级延迟模块包括第一个延迟单元；
第N级延迟模块包括第2N-2个延迟单元和第2N-1个延迟单元，且N大于等于2；
各所述延迟单元的输出端连接下一个延迟单元的输入端，所述第一个延迟单元的输入端用于输入外部时钟信号；
第一级逻辑门模块包括第一个异或门，所述第一个异或门的第一输入端连接所述第一个延迟单元的输入端，所述第一个异或门的第二输入端连接所述第一个延迟单元的输出端，所述第一个异或门的输出端用于输出第一个内部时钟信号；
第N级逻辑门模块包括第N个异或门和第N-1个或门，所述第N-1个或门的输出端即为所述第N级逻辑模块的输出端，用于输出第N个内部时钟信号；
所述第N个异或门的第一输入端连接所述第2N-2个延迟单元的输出端，所述第N个异或门的第二输入端连接所述第2N-1个延迟单元的输出端，所述第N-1个或门的第一输入端连接所述第N个异或门的输出端，所述第N-1个或门的第二输入端连接前一级所述逻辑模块的输出端，其中，N大于等于2。
2.根据权利要求1所述的时钟产生电路，其特征在于，各所述延迟单元均包括至少一个反相器，通过配置所述反相器的数量调节所述延迟单元的延迟时间。
3.根据权利要求2所述的时钟产生电路，其特征在于，所述延迟单元还包括至少一个可调电容，所述可调电容的一端连接所述反相器的输出端，另一端接地，通过配置所述可调电容的容量调节所述延迟单元的延迟时间。
4.根据权利要求3所述的时钟产生电路，其特征在于，第一个内部时钟信号还作为模数转换器的启动信号。
5.根据权利要求4所述的时钟产生电路，其特征在于，还包括触发模块，所述触发模块的输入端用于输入所述外部时钟信号，输出端分别连接所述第一个延迟单元的输入端和所述第一个异或门的第一输入端。
6.根据权利要求5所述的时钟产生电路，其特征在于，所述触发模块包括T触发器。
7.一种模数转换器，其特征在于，包括权利要求1-6中任一项所述的时钟产生电路。
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