KR100603667B1 - 다중위상 클록 발생용 시스템 및 방법 - Google Patents

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Abstract

본 발명은 감소된 노이즈와 단순화 된 칩배치 특성을 가진 다중 클록위상을 발생시킬 수 있는 다중위상 클록을 제공하며, 클록 디바이더에 6개의 출력 클록 위상을 제공하는 3개의 셀 전압제어 발진기("VCO")를 구비하며, 상기 클록 디바이더에는 수정된 Johnson 타입 카운터가 더 포함되며, 상기 VCO의 출력을 따라 다수의 수정된 시프트 레지스터로 전송된다. 상기 수정된 시프트 레지스터는 각 수정된 시프트 레지스터를 포함하는 다수의 D타입 플립-플랍(flip-flops)에 대응하는 다수의 클록 위상을 생산하며, 본 발명은 수정된 Johnson 카운터나 수정된 시프트 레지스터에 3개 정도의 단계를 포함하거나 단계 양을 달리하는 VCO처럼 다양한 다른 배열에 민감하다. 또한, 고속 데이타 링크 및 RF 송수신기내에 다중위상 클록을 사용하는 다양한 응용,예를들면, 무선장치에 본 발명을 적용할 수 있다.
다중위상 클록, Johnson 카운터, 시프트 레지스터, VCO, 클록 디바이더

Description

다중위상 클록 발생용 시스템 및 방법{SYSTEM AND METHOD FOR MULTIPLE-PHASE CLOCK GENERATION}
본 발명은 다중위상 클록 발생용 시스템 및 방법에 관한 것이다.
본 특허출원은, 본 출원에 참고문헌으로 통합된 2001.4.9일에 출원된 미국 임시특허 출원번호 60/282,672의 이점을 주장한다.
외면적으로 디지털 회로는 더 빠른 처리속도를 요하는 것에 응용되어 왔다. 예를들면, 상보 금속산화물 반도체('CMOS")장치가 종종 통신장치의 일부로서, 데이타를 시그널로 회복하기 위하여 고주파 캐리어 변조시그널을 추출하는데 사용되어 왔다. 상기 시그널의 주파수가 때때로 각 CMOS 장치의 가능속도를 훨씬 초과하므로, 상기 시그널은 단일의 훨씬 더 빠른 장치를 시뮬레이트 하기 위하여 다중위상 클록(multi-phase clock)에 의해 기록되는 유사한 샘플링 회로의 배열에 의해 과추출된다. 상기 고속 시그널의 과샘플링은 병렬된 고속 시그널을 처리하는데 다중위상 클록을 사용함으로서 통신이나 컴퓨터와 같은 고속 응용에 대해 비교적 낮은 CMOS 장치를 사용하는 것을 가능하게 한다. 유사하게, 상기 언더라잉(underlying) 시그널 주파수가 증가함에 따라, 상기 시그널을 수용하는데 요구되는 클록 위상의 수도 증가한다.
최근 수많은 장치에서, 링(ring)오실레이터가 다중위상 클록을 발생시키는데 사용된다. 그러나, 이 기술은 언급한 환경에서 수 많은 단점을 발생한다. 더욱 상세하게, 클록 위상의 수가 증가함에 따라 다중위상 클록의 질이 저하된다. 또한, 수많은 다중위상 클록의 발생은 집적회로칩에 배치(layout)와 루팅(routing)을 더 어렵게 한다.
다중위상 클록을 발생시키는데 사용된 또 다른 기술은 캐스캐이드 전압제어발진기("VCO") 셀 단계(cell stages)를 사용한다. 상기 링 오실레이터와 같이, 파형 샘플러의 수는 VCO셀의 수와 같다. 또한 상기 링 오실레이터처럼, 셀이 첨가됨에 따라 상기 다중위상 클록의 정밀도가 저하되며, 그럼으로서 얼마나 많은 셀이 첨가될 수 있는가에 대한 실제적인 제한이 된다. 예를들어, 도1에서 캐스캐이드 링 오실레이터 타입의 VCO셀을 가진 선행기술의 개략도를 보인다. 증가된 샘플러의 수에 대응하여 위상의 수를 증가시키기 위해서는, VCO셀의 개수도 상기 링에 더 많은 단계를 첨가함으로서 증가시켜야 한다. 일반적으로, VCO단계의 개수는 수신된 파형의 증가된 주파수에 비례하여 증가한다. 그러나, VCO셀의 개수가 증가함에 따라, 다중위상 버스루팅(bus routing)에 필요한 배치면적과 전력소모도 증가한다. 결과적으로, VCO와 다른 샘플링 회로의 최적 배치는 셀의 수가 증가함에 따라 점차적으로 어렵게 된다.
사용된 또 다른 기술은, 주어진 다중위상 클록으로부터 더 많은 위상을 발생시키는 클록 보간법(interpolation)이다. 예를들어, 도2에서 클록 보간회로를 가진 선행기술 개략도를 보여준다. 그러나, 이러한 기술은 보간클록에서 위상에러를 발생시킨다. 예를들어, 만약 클록 보간회로가 2개의 클록 시그널인, 클록A 및 클록B를 수신한다면, 결과적인 출력은 클록A 및 클록B의 보간된(interpolated) 값이 된다. 불행하게도, 이러한 기술은 상기의 보간된 클록시그널이 이상값으로 부터 벗어나도록 하는 에러를 발생시킨다. 이것은 클록 보간회로의 입력이 보간시간에 이미 비선형영역에 있기 때문이다. 이것은 선형원리가 더 이상 명백하지 않으므로 보간회로를 이상적인 위치에서 벗어나도록 한다. 만약 상기 클록 보간회로에 대한 클록 위상이 더 큰 상승/하강시간을 갖는다면, 그때 상기 보간된 값은 이상값에 매우 가까우나, 이것은 보간회로에서 오프셋(offset)과 노이즈의 효과를 증가시켜, 궁극적으로 관련된 위상동기루프(phase-locked loop)("PLL")에 의해 발생된 시그널의 질을 저하시킨다. 또한, 만약 클록 단부가 너무 예리하다면, 상기 보간 클록시그널은 사용된 다른 위상의 정확한 보간법이 될 수 없다. 상기 노이즈 증가를 보상하기 위해서, 상기 장치의 전력소모는 증가할 것이나, 궁극적으로는 상기 장치가 내포되어 있는 총시스템의 전력소모를 증가시키게 된다. 그러므로, 클록 보간회로를 사용하는 작동범위를 넓히기 위해서는, 회로 복잡도 및 전력소모가 어떤 점에서 비실제적이다.
그러므로, 부가적인 위상이 발생됨에 따라 다른 다중위상 클록내에 고유의 유해효과를 완화하는 다중위상 클록을 발생시키기 위한 시스템과 방법을 구비하는 것이 바람직하다.
본 발명은 다양한 실시예에 관해 설명될 수 있다. 이하의 설명은 본 발명의 이들 실시예에 대한 가능한 설명과 총체적인 이해를 상세하게 제공한다. 그러나, 본 기술분야의 당업자는 본 발명을 이러한 상세한 설명 없이도 실현할 수 있을 것이다. 다른 예로, 공지된 구조와 기능은 본 발명의 실시예의 설명이 불필요하게 모호해 지는 것을 피하도록 상세하게 설명되거나 나타내지 않는다. 각 실시예에 대해, 동일한 도면부호와 두문자가 이해를 용이하게 하고 편의를 위해 동일하거나 유사한 기능을 가진 요소와 작용을 식별한다.
상기에서 언급된 문제점과 단점은 본 발명의 실시예에 의해 극복되며, 적어도 하나의 실시예에서 감소된 노이즈와 단순화 된 칩배치 특성을 가진 다중 클록위상을 발생시킬 수 있는 다중위상 클록을 제공한다. 본 발명은 클록 디바이더에 6개의 출력 클록 위상을 제공하는 3개의 셀 전압제어 발진기("VCO")를 구비한 실시예로 초기에 설명된다. 상기 클록 디바이더는 수정된 Johnson 타입 카운터가 더 포함되며, 상기 VCO의 출력을 따라 다수의 수정된 시프트 레지스터로 전송된다. 상기 수정된 시프트 레지스터는 각 수정된 시프트 레지스터를 포함하는 D타입 플립-플랍(flip-flops)의 수에 대응하는 다수의 클록 위상을 생산한다. 그러나, 본 발명의 다른 실시예는 3개 정도의 단계를 포함하거나 수정된 Johnson 카운터나 수정된 시프트 레지스터에 단계 양을 달리하는 VCO처럼 다양한 다른 배열에 민감하다. 더우기, 고속 데이타 링크 및 RF 송수신기내에 다중위상 클록을 사용하는 다양한 응용에 본 발명의 실시예를 적용할 수 있다. 예를들면, 무선장치는 종종 다중위상 클록을 통합하고 본 발명의 실시예를 포함한다.
도3을 참고하면, 본 발명의 일실시예의 다중위상 클록(300)의 고레벨 개략도를 보여준다. 상기 다중위상 클록(300)은 n 출력을 가지는 다중위상 VCO(302)를 포함하며, 여기서 n은 정수이다. 상기 다중위상 VCO(302)로 부터의 n 출력은 m 출력을 생산하도록 동기식(synchronous)클록 디바이더 회로(304)로 보내지며, 여기서 m도 정수이다. 상기 시스템은 상기 다중위상 VCO(302)의 각 출력 n으로 부터 다중위상을 발생시킨다. 일 실시예에서, 상기 동기식클록 디바이더 회로(304)로 부터 m 출력은 여기서 더욱더 상세하게 설명되는 것처럼 상기 동기식클록 디바이더 회로(304)내의 다수의 역 단계(c)와 n 의 생성이다.
상기 다중위상 클록(300)은 시그널 처리 블록으로부터 노이즈를 제거하기 위한 다양한 측정으로 부터의 이점과 외부 전기환경에 더욱 민감하다. 상기 다중위상 클록(300)은 다른 회로로부터 쉽게 분리될 수 있다. 가드링, 쉴딩, 공급조절기 및 커플링 캐퍼시터의 사용과 같은 다양한 분리방법이 노이즈를 줄이는데 유용하다. 이것은 상기 VCO의 노이즈 성능을 강화한다. 또한, 상기 VCO 블록이 더 적은 수의 단부(edges)를 가지므로, 상기 VCO를 위한 단계에 요구되는 면적은 더 작을 것이다. 더 적은 수의 출력버스 라인이 있으므로, 단일 처리장치에 루트(route)하기는 비교적 쉬울 것이다. 또한, 다중 단계를 만드는데 요구되는 버스 와이어의 수를 감소시킴으로써, 다중위상을 상기 단일 처리장치로 루트하는데 사용되는 유용한 집적회로("IC")칩 면적을 줄일 수 있다. 상기 클록 루팅버스 내로/부터의 간섭도 감소된다.
도4를 보면, 상기 다중위상 클록(300)의 일 실시예의 상세도를 보여준다. 실시예에 의하면, 상기 다중위상 VCO(302)는 ck0 부터 ck5 으로 나타낸 6개의 출력(n=6)을 가진다. 상기 실시예에서, 상기 VCO(302)는 3-단계 풀-디퍼렌셜 VCO이다. 상기 6개의 다중위상 VCO(302)출력 ck0-ck5 각각은 5개의 수정된 시프트 레지스터(306,308,312,314) 각각의 6개의 레지스터 중 하나에 연결된다. 또한 5개의 수정된 시프트 레지스터(306-314) 각각은 수정된 Johnson 카운터(316)로 부터 입력 시그널(s0', s6', s12', s18', s24')을 각각 수신한다. 이 실시예에서, 6개의 위상을 발생하는 상기 VCO는 총 30개의 위상을 발생하는 동기식 디바이더(304)에 연결된다. 상기 다중위상 클록(300)의 작동은 하기에서 상세하게 설명된다. 디바이더(304), 즉 수정된 Johnson 카운터(316) 및 수정된 시프트 레지스터(306-314)는 고속 플립-플랍으로 포함된다. 상기 디바이더(304)의 각 출구단부는 상기 디바이더(304)의 상태와 VCO(302)출력 클록단부의 하나의 고유단부에 의존한다. 이것은 단부의 보간법에 대한 필요성을 제거한다. 또한, 상기의 수정된 Johnson 카운터(316)는 비교적 더 작은 상승/하강시간 클록단부를 가지고 작동하며 상기 회로가 양호한 클록보간을 얻기위해 빠른 클록단부에 의존하지 않으므로 상기 다중위상 발생단계에 의해 더 쉽게 최소화될 수 있다. 실행면에서, 모조단계가 요구되는 위상의 수에 따라 타이밍을 균등하게 하고 부하를 좀 더 고르게 분배하도록 부가될 것이다.
많은 VCO 단계와 분할비(division ratios)의 결합이 많이 존재한다. 단지 설명의 목적으로, 5회로로 분할(304)을 사용하여 6개의 위상에서 30개의 위상을 발생시키기 위해 실시예가 사용된다. 물론 본 기술분야의 당업자에게는 상기 Johnson 카운터(316)와 유사한 카운터 및/또는 상기 수정된 레지스터(306-314)와 유사한 저장장치를 충족시키는 많은 다른방법이 있음은 명백할 것이다. 상기 Johnson 카운터(316)는 디바이더의 피드백 경로에 단순 논리를 사용하는 것을 가능하게 하며 상기 카운터 기능이 더 높은 클록주파수에서 실행되는 것을 가능하게 한다. 상기 디바이더(316)구조가 매우 규칙적이므로, 상기 지연(delays)은 균등하도록 만들어 질 수 있으며, 더 양호한 다중위상 클록(300)을 생산한다. 그러나, 기초 Johnson 카운터가 본 발명의 일 실시예에서 극복되는 몇몇 금지상태에 관계된 몇몇 결점을 가지고 있다. 보다 상세하게는, 기초 Johnson 카운터의 초기조건이 원하는 상태 중의 하나에 맞춰진다면, 상기 원하는 상태는 반복될 것이다. 반면에, 기초 Johnson 카운터의 초기조건이 원하지 않는 상태 중 하나에 맞춰진다면, 상기 사이클은 다르게 될 것이며 몇몇 재발생하는 원하지 않는 상태를 포함할 것이며, 이것은 본 발명의 몇몇 실시예에서 문제가 될 것이다.
도5를 보면, 상기 문제점에 대해 억제논리(inhibition logic)(318)을 가진 수정된 Johnson 카운터(316)를 보여준다. 상기로 부터 30위상 다중위상 클록(300)에 연속하여, 상기 수정된 Johnson 카운터(316)는 5개의 D-타입 플립 플랍(DFF0, DFF1, DFF2, DFF3, DFF4)으로 포함된다. 상기 5개의 플립 플랍(DFF0-DFF4)은 다음과 같은 방법으로 일열로 연결된다: DFF4의 D입력이 DFF3의 Q출력에 연결되고, DFF3의 D입력이 DFF2의 Q출력에 연결되고, DFF2의 D입력이 DFF1의 Q출력에 연결되고, DFF1의 D입력이 DFF0의 Q출력에 연결되고, DFF0의 D입력은 일 실시예에서 NAND 게이트인 억제논리(318)에 연결된다. 상기 NAND 게이트(318)는 DFF1 및 DFF2의 Q출력에 연결된다. 상기 DFF0-DFF4의 Q출력은 각각 s0', s6', s12', s18', s24'이다. 상기 수정된 시프트 레지스터(306-314)의 제1 위상출력에 대응하는 상기 DFF0-DFF4의 Q출력의 라벨링은 각각 상기 Q출력에 연결된다. 상기 Johnson 카운터는 상기 VCO(302)클록 위상 중의 하나와 공통으로 클록되며, 일실시예에서 ck0가 사용된다.
도6을 보면, 수정된 Johnson 카운터(316)에 대한 상태도를 보여준다. 상기 DFF1, DFF2 및 DFF3의 s0', s6' 및 s12' Q출력을 보여준다. 상기 NAND 게이트(318)는 DFF0가 클록됨에 따라 다음 클록주기에서 출력 s0'를 생산하도록 NAND 기능(funtion)에서 출력 s6' 및 s12'를 결합한다. 3개의 다른 2진수 상태가 함께 고려되므로, 23=8의 다른 상태의 가능성이 있다. 8개의 상태 중에서, 5개(100,110,111,011,001)는 원하는 5개의 상태 링을 형성한다. 상기 수정된 Johnson 카운터(316)가 상기 5개의 상태 링으로 들어올 때, 상기 링을 떠나기 보다는 클록 사이클 마다 다른 상태로 상기 링 둘레에 연속하여 배열될 것이다. 이것은 ck0의 주파수를 5개로 효율적으로 나눈다. 상기 남아 있는 3개의 상태(000,010,101)는 원하는 것은 아니나, 상기 수정된 Johnson 카운터(316)는 초기화 될 때 적어도 한번은 이들 상태 중 다수를 만난다. 이러한 결과는 모든 직접적으로 원하는 상태(000,101) 또는 간접적으로 원하는 상태(010)를 원하는 5개의 상태 링으로 효율적으로 피드(feed)하는 억제논리(318)로 부터 나온다.
도7을 참조해보면, 상기 수정된 Johnson 카운터(316)의 작동을 설명하는 타이밍도를 보여준다. 이 실시예에서, VCO(302) 클록위상 ck0는 상기 수정된 Johnson 카운터(316)의 클록 입력을 클록하는데 사용된다. 상기 ck0 클록단부로 부터 상기 수정된 Johnson 카운터(316)에 의해 생산된 s0', s6', s12', s18', s24'의 상태들을 볼 수 있으며, 이들 출력이 ck0에 관계되는 방법을 볼 수 있다. 지연은 여기서 설명 목적으로 제로(0)라고 고려된다. 상기 수정된 Johnson 카운터(316)내의 D-타입 플립 플랍(DFF0-DFF4)은 양단부(positive edges)가 트리거(triggered)된다. 이 실시예에서, s0', s18', s24'은 타임 제로에서 논리적인 1 상태에 있다고 고려되며, 반면에 s6' 및 s12'는 타임 제로에서 논리적인 0 상태에 있다고 고려된다. 도6으로 돌아가 보면, 타임 제로에서 초기 s0'/s6'/s12' 상태는 100이다. ck0가 10개의 클록사이클을 진행함에 따라, 상기 s0'/s6'/s12' 상태는 타임 제로에서 100에서 시작하여 110, 111, 011, 001, 100, 110, 111, 011 및 001로 진행한다. 도7에서 보면, 각 ck0 클록사이클에 대해, s0', s6', s12', s18', s24'에 대한 대응 클록사이클은 ck0의 1/5이며 각 출력 s0', s6', s12', s18', s24'은 서로 ck0 클록사이클 만큼 분리되거나 그들 사이클의 1/5만큼 분리됨을 알 수 있다.
도8에서는, 3 VCO 셀로 구성된 전압제어발진기(302)의 개략도를 보여준다. 본 발명의 실시예에서, 상기 3개의 VCO 셀은 각각 I0, I1 및 I2로 나타낸다. VCO 셀 I0는 클록 위상출력 ck0 및 ck3를 생산한다. VCO 셀 I1는 클록 위상출력 ck1 및 ck4를 생산한다. VCO 셀 I2는 클록 위상출력 ck2 및 ck5를 생산한다. 상기 3개의 VCO 셀 I0, I1 및 I2은 링으로 연결되어 본 발명의 일 실시예에서 사용되는 6개의 다른 클록위상 ck0 ~ ck5를 생산한다. 도9에서는, 본 발명의 일 실시예에서의 수정된 시프트 레지스터(306)의 개략도를 보여준다. 다른 수정된 시프트 레지스터(308-314)처럼, 수정된 시프트 레지스터(306)는 양단부가 트리거(triggered)된 D-타입 플립 플랍으로 포함된다. 더 상세하게는, 수정된 시프트 레지스터(306)는 6개의 D-타입 플립 플랍(320,322,324,326,328,330)으로 포함된다. 상기 수정된 시프트 레지스터(306)는 상기 제1 D-타입 플립 플랍(320)내에 분할된 클록 위상 s0'를 수신한다. 도9에서 알 수 있는 것처럼, D-타입 플립 플랍(320,322,324,326,328)의 Q출력은 D-타입 플립 플랍(322,324,326,328,330)의 D입력에 연결된다. 수정된 시프트 레지스터와 다르게, 상기 수정된 시프트 레지스터(306)의 6개의 D-타입 플립 플랍(320,322,324,326,328,330)은 클록 위상 ck0,ck5,ck4,ck3,ck 2,ck1에 의해 각각 클록된다. 상기 클록위상 ck0-ck5은 상기 다중위상 클록(300)에 의해 발생된 30개의 클록 위상(s0-s29)의 고유의 출력 클록위상을 제공하도록 선택된다.
도10에서는, 본 발명의 일 실시예에 따른 30-위상 다중위상 클록(300)을 설명하는 타이밍도를 보인다. 상기 VCO(302)에 의해 생산된 6개의 클록위상(ck0-ck5)은 도10의 상부에 보여준다. 상기 6개의 클록위상(ck0-ck5) 각각은 상기 수정된 시프트 레지스터(306-314) 각각에서 하나의 D-타입 플립 플랍을 클록하는데 사용된다. 더욱 상세하게는, ck0는 s0,s6,s12,s18,s24 를 각각 생산하도록 수정된 시프트 레지 스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 상기 VCO(302) 클록위상 ck5는 s5,s11,s17,s23,s29를 각각 생산하도록 수정된 시프트 레지스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 상기 VCO(302) 클록위상 ck4는 s10,s16,s22,s28,s4를 각각 생산하도록 수정된 시프트 레지스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 상기 VCO(302) 클록위상 ck3는 s15,s21,s 27,s3,s9를 각각 생산하도록 수정된 시프트 레지스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 상기 VCO(302) 클록위상 ck2는 s20,s26,s2,s 8,s14를 각각 생산하도록 수정된 시프트 레지스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 마지막으로, 상기 VCO(302) 클록위상 ck1는 s25,s1,s7,s13 ,s19를 각각 생산하도록 수정된 시프트 레지스터(306-314) 각각에 단일의 D-타입 플립 플랍을 클록한다. 도면 목적을 명백하게 하기 위해서, 수정된 시프트 레지스터(306,308)에 대한 클록 위상출력만이 도10에서 보여준다. ck0가 ck5에 일 클록 스큐(skew)지연 만큼 지연되므로, 상기 수정된 시프트 레지스터(306)내의 제2 D-타입 플립 플랍의 출력에서 s5를 얻을 수 있다. 이미 설명한 것처럼 VCO(302)로 부터 6개의 클록위상(ck0-ck5)을 가진, 상기 수정된 시프트 레지스터(306-314)내의 30개의 모든 D-타입 플립 플랍을 클록함으로서, 모두 30개의 클록위상이 생산된다.
상기 실시예의 30개의 위상에서, 다중위상 VCO(302)로 부터 n=6인 출력이 있으며, 대응적으로 각 시프트 레지스터(306-314)내에는 n=6 D-타입 플립 플랍이 있다. 상기 수정된 Johnson 카운터(316)는 c=5 카운터 단계를 가진다. 이 실시예에서, 다중위상 클록의 총 수는 n×c=m, 즉, 6*5=30 클록 위상이 발생된다. 그래서, 위상의 수를 증가시키기 위해서, 상기 VCO(302)내에 VCO 셀의 개수, 수정된 Johnson 카운터(316)의 개수 또는 수정된 시프트 레지스터(306-314)내의 레지스터의 개수를 증가시킨다. 개수가 증폭되므로, 이들 장치 중 임의의 하나에서의 작은 양의 증가는 임의의 장치의 길이에 비해 생산된 클록위상의 개수에 있어서 비례적으로 훨씬 더 큰 증가를 일으킬 것이며, 그렇게 함으로써 부가된 클록위상에 연관된 노이즈 부과를 최소화 시키며 상기 다중위상 클록(300)의 실시예의 좀더 규칙적인 구조 때문에 칩배치를 단순화 시킨다.
다중위상 클록 발생을 위한 시스템과 방법을 설명했다. 다중위상을 발생시키는데 동기식(synchronous)클록 디바이더를 사용하는 데는 많은 이점이 있다. 예를들면, 이전에 사용되었던 링 오실레이터, VCO 셀 및 클록 보간회로와 같은 회로 대신에 고속 D-타입 플립 플랍을 가짐으로서, 본 발명에 있어서의 회로는 단순화되고 노이즈 및 칩배열등의 면에서 부가적인 위상을 제공하는데 더 쉽게 오를 수 있다(scalable). 더 많은 및/또는 더 긴 수정된 시프트 레지스터가 칩으로 통합됨에 따라, 하나의 VCO 및 하나의 수정된 Johnson 카운터는 다중위상이 상기 칩면적을 통해 쉽게 분배되므로 상기 칩을 통해 할당된다. 또한, PPL 및 다중위상에 근거한 다른 회로의 최적화는 2개의 블록이, 즉 상기 VCO 및 동기식 클록 디바이더가 비교적 서로에 대해 독립적이므로 가능하다.
여기에 참고문헌으로 합병된 것은 모든 상기의 참고문헌, 특허, 또는 출원 및 다음의 미국출원이며, 이는 본 출원의 양수인에게 양도되었다: 2003. 2. 19. 출원된 출원번호 10/371,220호 발명의 명칭 "비동기 경계를 교차하는 데이타 동시성(synchronization), 예를들면, 다중위상 클록"; 2001. 11. 20. 출원된 출원번호 09/989,590호 발명의 명칭 "내포된(embedded) 클록시그널을 가진 고속버스"; 2001. 11. 20. 출원된 출원번호 09/989,580호 발명의 명칭 "높은 공통모드 저지 및 높은 입력 민감도를 가진 2중성 브릿지 회로"; 2001. 11. 20. 출원된 출원번호 09/989,587호 발명의 명칭 "공통모드제어를 가진 다중위상 전압제어 발진기(VCO)"; 2001. 10. 26. 출원된 출원번호 10/043,886호 발명의 명칭 "클록 및 데이타 회복방법 및 장치". 필요하다면, 본 발명의 태양은 본 발명의 더 많은 실시예를 제공하기 위해 상기 여러 특허 및 출원특허의 시스템, 기능 및 개념을 사용하도록 수정될 수 있다.
본 발명의 실시예는 시스템 뿐만아니라 서브시스템 및 칩에도 사용된다. 다수의 다른 클록하에서 작동하는 다중 서브시스템을 가진 복잡한 반도체칩은 종종 상기의 칩 서브시스템을 가로질러 데이타를 전송하도록 요구된다. 본 발명의 실시예는 전송된 파형으로 부터 데이타를 정확하게 추출하도록 허용하며, 그렇게 함으로써 상기 칩내에서 에러율을 약간 감소시킨다.
문맥이 명백하게 예외를 요하지 않는다면, 발명의 상세한 설명과 청구범위를 통해서, 용어 "구성한다 혹은 포함한다(comprise)", 구성 혹은 포함(comprising)", 및 이와 유사한 것들은 유일하다는(exclusive) 의미가 아닌 포함한다(inclusive)는 의미, 즉 "포함하며, ~에 제한되는 것이 아닌" 으로 해석된다. 단수 또는 복수를 나타내는데 사용되는 용어도 각각 복수 또는 단수를 포함한다. 또한, 본 출원서에서 사용된 용어 "여기서", "상기의", "하기의" 및 유사용어는 본 출원의 일부분이 아닌 본 출원서를 전체적으로 언급한다. 청구범위에서 2개 이상의 아이템을 언급하면서 용어 "또는"을 사용할 때, 상기 용어는 그 용어의 다음의 해석 모두를 뜻한다: 상기 리스트에 있는 임의의 아이템, 상기 리스트에 있는 아이템 전부 및 상기 리스트에 있는 아이템의 임의의 조합.
본 발명의 실시예에 대한 상기의 상세한 설명은 상기에 공개된 정확한 형태에 본 발명을 제한하거나 그것이 본 발명 전부는 아니다. 본 발명의 고유의 실시예나 구체적인 설명은 설명의 목적으로 상기에 기술된 것이며, 다양한 동등한 변형이 본 발명의 범주내에서 가능하다는 것은 당업자가 알 수 있다. 예를들면, 상태들이 주어진 순서대로 나타내진 반면에 다른 실시예가 다른 순서로 상태들을 가지는 루틴(routine)을 실행할 수 있다. 여기에 제공된 본 발명의 지침은 여기서 설명된 시스템만이 아니라 다른 시스템에도 적용될 수 있다. 이들 및 다른 변환이 발명의 상세한 설명에 의해 본 발명에서 만들어 질 수 있다. 상기에서 설명된 다양한 실시예의 요소와 작업은 더 많은 실시예를 제공하도록 결합될 수 있다.
이들 및 다른 변환이 발명의 상세한 설명에 의해 본 발명에서 만들어 질 수 있다. 일반적으로, 청구범위에서 사용되는 용어는, 상기의 상세한 설명이 명백하게 그러한 용어를 규정하지 않는다면, 발명의 상세한 설명의 실시예에 본 발명을 제한하도록 해석되지 않는다. 따라서, 본 발명의 실질 범위는 설명된 실시예와 청구범위 하에서 본 발명을 실행하거나 실시하는 모든 동등한 방법을 포함한다.
본 발명의 일태양이 청구항 형태로 아래에 기재된다면, 발명자는 많은 청구항 형태로 본 발명의 다양한 태양을 예상한다. 예를들면, 본 발명의 유일한 태양이 반도체칩내에 포함되는 것으로서 인용된다면, 다른 태양도 칩내에 포함될 것이다. 따라서, 발명자는 특허출원 후에 부가적인 청구항을 부가하도록 상기 권리를 유보하여 본 발명의 다른 태양에 대한 상기의 부가적 청구항을 속행한다.
도1은 선행기술의 다중위상 클록.
도2는 선행기술의 클록 보간회로.
도3은 본 발명에 따른 실시예의 다중위상 클록의 고레벨 개략도.
도4는 도3 실시예의 상세도.
도5는 수정된 Johnson 카운터에 대한 개략도.
도6은 수정된 Johnson 카운터에 대한 상태도.
도7은 수정된 Johnson 카운터 작동의 타이밍도 설명.
도8은 3-단계 VCO의 개략도.
도9는 수정된 시프트 레지스터의 개략도.
도10은 도4의 실시예에 따른 다중위상 클록의 타이밍도 설명.

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  23. 다수의 오실레이터 출력클록(output clocks)을 발생시키기 위한 오실레이터 수단; 및 상기 오실레이터 출력클록을 수신하고 다중위상 클록을 발생하기 위한 클록 디바이더 수단을 포함하되,
    상기 클록 디바이더 수단은, 다수의 상태를 통해 사이클하는 다수의 카운터 출력을 구비한 카운터(counter) 수단; 및 상기 다중위상 클록에 대응하는 다수의 비트를 저장하기 위한 디지털 저장수단을 더 포함하며, 상기 디지털 저장수단은 다수의 오실레이터 출력클록의 일부와 상기 카운터 출력의 일부에 결합되는 것을 특징으로 하는 다중위상 클록 발생용 회로.
  24. 제23항에 있어서,
    상기 카운터 수단은 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 존슨(Johnson) 타입 카운터인 것을 특징으로 하는 다중위상 클록 발생용 회로.
  25. 제23항에 있어서,
    상기 오실레이터 수단이 VCO 출력클록을 발생시키도록 링구조 내에 캐스캐이드(cascaded)된 다수의 VCO셀을 구비한 전압제어발진기("VCO")인 것을 특징으로 하는 다중위상 클록 발생용 회로.
  26. 제23항에 있어서,
    상기 오실레이터 수단이 적어도 3개의 다른 클록위상을 생산하는 오피-엠프(op-amps)를 구비한 VCO 인 것을 특징으로 하는 다중위상 클록 발생용 회로.
  27. 제23항에 있어서,
    상기 디지털 저장수단은 시프트 레지스터인 것을 특징으로 하는 다중위상 클록 발생용 회로.
  28. 제23항에 있어서,
    상기 디지털 저장수단이 상기 오실레이터 출력클록의 수에 대응하는 많은 D-타입 플립 플랍(flip-flops)을 포함하는 것을 특징으로 하는 다중위상 클록 발생용 회로.
  29. 제23항에 있어서,
    상기 디지털 저장수단이 적어도 3개의 시프트 레지스터, 바람직하게는 각각 6개의 D-타입 플립 플랍을 가진 5개의 시프트 레지스터를 포함하는 것을 특징으로 하는 다중위상 클록 발생용 회로.
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  31. 제23항에 있어서,
    다중위상 클록을 발생시키기 위한 회로는, 디지털 저장수단의 출력개수와 오실레이터 수단의 오실레이터 출력클록 개수의 곱과 동일한 개수의 다중위상 클록을 발생시키는 것을 특징으로 하는 다중위상 클록 발생용 회로.
  32. 제23항에 있어서,
    다중위상 클록을 발생시키기 위한 회로는, 카운터수단의 출력개수와 카운터 출력에 연결된 저장장치의 개수의 곱과 동일한 개수의 다중위상 클록을 발생시키는 것을 특징으로 하는 다중위상 클록 발생용 회로.
  33. 제23항에 있어서,
    다중위상 클록을 발생시키기 위한 회로는 상기 디지털 저장수단에 저장된 비트(bits) 총 개수와 같은 수의 다중위상 클록을 발생시키는 것을 특징으로 하는 다중위상 클록 발생용 회로.
  34. 다수의 출력클록 시그널을 생성하는 단계와; 및 다중위상 클록 시그널을 생성하도록 상기 다수의 출력클록 시그널을 디바이드(dividing) 하는 단계와;를 포함하되,
    상기 디바이딩된 다수의 출력클록 시그널은, 적어도 몇몇 상태가 관련된 출력 카운팅 상태 시그널을 갖는 다수의 상태를 통해 카운팅하는 단계와; 적어도 몇몇의 상기 출력클록 시그널에 근거하여 다수의 비트를 저장하는 단계와; 및 적어도 몇몇의 상기 출력클록 시그널에 근거하여 저장된 다수의 비트를 출력하는 단계와;를 더 포함하며, 상기 다수의 비트는 상기 다중위상 클록에 대응되는 것을 특징으로 하는 다중위상 클록을 발생시키는 방법.
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  57. 제23항 내지 제33항 중 어느 한 항에 있어서,
    상기 오실레이터는 다수의 지연 셀을 구비한 지연동기루프(delay locked loop)("DLL")를 포함하는 것을 특징으로 하는 다중위상 클록 발생용 회로.
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