CN102089978A - 多相时钟分频电路 - Google Patents

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Abstract

本发明提供一种多相时钟信号用的分频电路，设置：主锁存电路(10)，其使用例如8相时钟信号中的2个时钟信号来生成反转数据信号；和子锁存电路(20)，其将8相时钟信号作为触发，取入所述反转数据信号作为公共的数据信号。从而即使在具有高频率的多相时钟信号下也能够充分确保数据锁存时间。

Description

多相时钟分频电路
技术领域
本发明涉及能够在保持以高频振荡的多相时钟信号的相位关系的同时正确地进行分频的多相时钟分频电路。
背景技术
近年，在作为非易失性半导体存储装置的闪速存储器中，要求单一电源电压或者低电源电压下的数据的读出、数据的改写，需要在进行各动作时在芯片上提供升压电压或者负升压电压的升压电路。
作为升压电路的电路面积削减的一个手法，存在用具有更高频率的升压时钟信号来使升压电路工作的手法，而另一方面，在作为升压电压而输出了规定的电压后，为了应对噪声和削减消耗电流等，需要使升压时钟信号以低频工作的技术。并且，在升压电路中使用了多相时钟信号，其相位关系在升压动作中起到非常重要的作用。因此，需要能够在保持以高频振荡的多相时钟信号的相位关系的同时正确地进行分频的多相时钟分频电路。
图13表示专利文献1所记载的分频电路的结构。分频电路900具备：锁存电路DFF<0>～DFF<7>，其输入多相时钟信号CLK<0>～CLK<7>，输出多相分频时钟信号FCK<0>～FCK<7>；和逻辑元件NR<0>～NR<6>，其接收锁存电路DFF<I>(0≤I≤6)的反转输出NQ和锁存电路DFF<I+1>的输出Q，生成锁存电路DFF<I+1>的数据信号。只有锁存电路DFF<0>将该锁存电路DFF<0>自身的反转输出NQ作为数据信号输入。
接下来，参照图14，对图13所示的分频电路900的动作进行简单的说明。
〔时刻T0：初始状态〕
首先，在时刻T0，锁存电路DFF<0>～DFF<7>的输出Q(多相分频时钟信号FCK<0>～FCK<7>)为“L”(逻辑低电平)，反转输出NQ为“H”(逻辑高电平)。因此，逻辑元件NR<0>～NR<6>的数据信号DT0～DT6固定为“L”。在数据信号DT0～DT6为“L”的期间，无论时钟信号CLK<1>～CLK<7>的输入如何，锁存电路DFF<1>～DFF<7>的输出Q(多相分频时钟信号FCK<1>～FCK<7>)都固定为“L”。另一方面，因为锁存电路DFF<0>的输入数据信号为该锁存电路DFF<0>自身的反转输出NQ，所以为“H”。
〔时刻T1〕
在时刻T1上，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“H”，反转输出NQ变为“L”。由此，多相分频时钟信号FCK<0>变为“H”，此外数据信号DT0变为“H”，输入到锁存电路DFF<1>，并在H数据锁存时间Tlatr以内被取入。在此，H数据锁存时间Tlatr为(1/时钟频率fosc)/多相时钟信号数，例如，若设时钟频率fosc＝100MHz，多相时钟信号数＝8相，则H数据锁存时间为Tlatr＝1.25ns。
〔时刻T2〕
在时刻T2，当时钟信号CLK<1>变为“H”后，取入到锁存电路DFF<1>中的数据(DT0＝“H”)被输出，输出Q变为“H”，反转输出NQ变为“L”。由此，多相分频时钟信号FCK<1>变为“H”，此外数据信号DT1变为“H”，输入到锁存电路DFF<2>，并在H数据锁存时间Tlatr以内被取入。同时，数据信号DT0变为“L”。
以下，在时刻T3～T8中也同样地由锁存电路DFF<2>～DFF<7>进行分频。在此期间，当在时刻T6时钟信号CLK<1>变为“L”后，锁存电路DFF<1>在L数据锁存时间Tlatf以内取入输入到数据端子D的数据信号DT0＝“L”。在此，L数据锁存时间Tlatf与多相时钟信号数无关，并很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，数据锁存时间Tlatf＝5ns。以下，在时刻T9～T17中也是同样。
专利文献1：JP特开2001-350539号公报
在专利文献1的分频电路中，存在如下课题：在时钟频率变高的情况下，或者多相时钟信号数变多的情况下，不能确保充足的H数据锁存时间Tlatr，不能进行正确的时钟信号的分频。
发明内容
根据本发明的一种情况，其特征在于，在设M为1以上的整数，N为M以上的整数时，本发明的分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，第I个(1≤I≤M)所述第1分频器，按照输入到该第1分频器的所述第1信号，输出将该第1信号分频后的第3信号，第K个(1≤K≤N)所述第2分频器，按照输入到该第2分频器的所述第2信号，输出具有与输入到该第2分频器的所述第3信号同等的频率的第4信号。
此外，根据本发明的另一种情况，其特征在于，在设M为1以上的整数，N为M以上的整数时，本发明的分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，第I个(2≤I≤M)所述第1分频器具有：第1输入端子，其输入所述第1信号；第1输出端子，其将所述第1信号分频而输出第3信号；和第2输入端子，其输入第(I-1)个所述第1分频器的所述第3信号，第K个(1≤K≤N)所述第2分频器具有：第3输入端子，其输入所述第2信号；第4输入端子，其输入所述第3信号；和第2输出端子，其输出具有与所述第3信号同等的频率的第4信号。
本发明能够充分确保使用于分频电路的所有的锁存电路的数据锁存时间，并且能够维持相位关系。由此，即使在高频的多相时钟信号下也能够生成正确的分频时钟信号。
附图说明
图1是表示本发明的第1实施方式的分频电路的结构的模块图。
图2是表示图1的分频电路的动作的时序图。
图3是表示本发明的第1实施方式的另外一个例子的模块图。
图4是表示本发明的第1实施方式的又一个例子的模块图。
图5是表示本发明的第2实施方式的分频电路的结构的模块图。
图6是表示图5的分频电路的动作的时序图。
图7是表示本发明的第2实施方式的另外一个例子的模块图。
图8的(a)、(b)和(c)是分别表示本发明的第3实施方式的分频电路中的主锁存电路的结构的模块图。
图9是表示本发明的第4实施方式的分频电路的结构的模块图。
图10是表示本发明的第4实施方式的另外一个例子的模块图。
图11是表示本发明的第5实施方式的分频电路的结构模块图。
图12是表示作为本发明的第6实施方式的分频电路的使用例的内部电压产生电路的结构的模块图。
图13是表示分频电路的以往例的结构的模块图。
图14是表示图13的分频电路的动作的时序图。
符号说明：
10主锁存电路；
15多段主锁存电路；
20子锁存电路；
30、31逻辑元件；
100、200、250、300、350、370、380、400分频电路；
500内部电压产生电路；
510振荡器电路；
520多相时钟分频电路；
530第1升压电路；
540第2升压电路；
900分频电路；
CLK<0>～CLK<7>多相时钟信号(第2信号)；
DFF<0>～DFF<7>锁存电路(第2分频器)；
DFFA、DFFB锁存电路(第1分频器)；
DT0～DT6数据信号；
DTA、DTB数据信号(第3信号)；
FCK<0>～FCK<7>多相分频时钟信号(第4信号)；
NDTA、NDTB反转数据信号(第3信号)；
NR<0>～NR<6>逻辑元件；
SIGA、SIGB基准时钟信号(第1信号)。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细的说明。另外，对图中相同或相当的部分赋予相同的符号，不再重复其说明。
(第1实施方式)
<结构>
图1所示的分频电路100具备：主锁存电路(main latch circuit)10，其将具有频率fosc的多相时钟信号CLK<0>～CLK<7>中的CLK<3>作为基准时钟信号SIGA，将CLK<7>作为基准时钟信号SIGB，将这些基准时钟信号SIGA(＝CLK<3>)和SIGB(＝CLK<7>)作为触发，并对这些基准时钟信号SIGA和SIGB进行分频，输出反转数据信号NDTA和NDTB；和子锁存电路(sub latch circuit)20，其将反转数据信号NDTA和NDTB分别输入数据端子D，并对多相时钟信号CLK<0>～CLK<7>(以下，仅记载为时钟信号)进行分频，输出多相分频时钟信号FCK<0>～FCK<7>(以下，仅记载为分频时钟信号)。
更具体来说，主锁存电路10具备：锁存电路DFFA，其将基准时钟信号SIGA作为触发，将具有fosc/2的频率的分频时钟信号作为数据信号DTA和反转数据信号NDTA输出；和锁存电路DFFB，其将基准时钟信号SIGB作为触发，将具有fosc/2的频率的分频时钟信号作为数据信号DTB和反转数据信号NDTB输出，主锁存电路10将反转数据信号NDTB输入锁存电路DFFA的数据端子D，将数据信号DTA输入锁存电路DFFB的数据端子D。
另一方面，子锁存电路20具备：锁存电路DFF<0>～DFF<3>，其取入反转数据信号NDTA，将时钟信号CLK<0>～CLK<3>作为触发，输出分频时钟信号FCK<0>～FCK<3>；和锁存电路DFF<4>～DFF<7>，其取入反转数据信号NDTB，将时钟信号CLK<4>～CLK<7>作为触发，输出分频时钟信号FCK<4>～FCK<7>。
接下来，参照图2，对图1所示的分频电路100的动作简单地进行说明。
〔时刻T0：初始状态〕
首先在时刻T0，锁存电路DFFA的输出Q为“L”(DTA＝“L”)，反转输出NQ为“H”(NDTA＝“H”)，另一方面，锁存电路DFFB的输出Q也为“L”(DTB＝“L”)，反转输出NQ为“H”(NDTB＝“H”)。因此，在基准时钟信号SIGA为“L”的锁存电路DFFA中，反转数据信号NDTB＝“H”被取入到锁存电路DFFA中。此外，分别在锁存电路DFF<0>～DFF<3>的数据端子D输入反转数据信号NDTA＝“H”，在锁存电路DFF<4>～DFF<7>的数据端子D输入反转数据信号NDTB＝“H”，在时钟信号CLK<0>～CLK<3>为“L”的锁存电路DFF<0>～DFF<3>中，反转数据信号NDTA＝“H”被取入到锁存电路DFF<0>～DFF<3>中。此外，锁存电路DFF<0>～DFF<7>的输出Q(分频时钟信号FCK<0>～FCK<7>)全部被固定为“L”。
〔时刻T1〕
在时刻T1，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“H”。由此，分频时钟信号FCK<0>变为“H”。此外，当时钟信号CLK<4>变为“L”后，锁存电路DFF<4>取入输入到数据端子D的反转数据信号NDTB＝“H”。
以下，在时刻T2～T3上也同样地，锁存电路DFF<1>～DFF<2>的输出Q变为“H”，另一方面锁存电路DFF<5>～DFF<6>取入反转数据信号NDTB＝“H”。
〔时刻T4〕
在时刻T4，当时钟信号CLK<3>变为“H”后，锁存电路DFF<3>的输出Q变为“H”。由此，分频时钟信号FCK<3>变为“H”。另一方面，当时钟信号CLK<7>变为“L”后，锁存电路DFF<7>取入输入到数据端子D的反转数据信号NDTB＝“H”。在此，通过使对使用反转数据信号NDTA的最后的锁存电路DFF<3>的触发信号即时钟信号CLK<3>变为“H”，即使将反转数据信号NDTA逻辑变更，也不会产生错误锁存，另外通过基准时钟信号SIGA(CLK<3>)变为“H”，锁存电路DFFA将输出Q(DTA)＝“H”、反转输出NQ(NDTA)＝“L”输出。由此，输入到锁存电路DFF<0>～DFF<3>的数据端子D的反转数据信号NDTA从“H”变更为“L”。此外，因为基准时钟信号SIGB(＝CLK<7>)为“L”，所以在L数据锁存时间Tlatfm以内将输入到数据端子D的数据DTA＝“H”取入到锁存电路DFFB。在此，L数据数据锁存时间Tlatfm与多相时钟信号数无关，很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，L数据锁存时间Tlatfm＝5ns。
〔时刻T5〕
在时刻T5，当时钟信号CLK<4>变为“H”后，锁存电路DFF<4>的输出Q变为“H”。由此，分频时钟信号FCK<4>变为“H”。另一方面，当时钟信号CLK<0>变为“L”后，锁存电路DFF<0>在L数据锁存时间Tlatf以内取入输入到数据端子D的反转数据信号NDTA＝“L”。在此，L数据锁存时间Tlatf与多相时钟信号数无关，很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，L数据锁存时间Tlatf＝5ns。
以下，在时刻T6～T7上也同样地，锁存电路DFF<5>～DFF<6>的输出Q变为“H”，另一方面锁存电路DFF<1>～DFF<2>在L数据锁存时间Tlatf以内取入反转数据信号NDTA＝“L”。
〔时刻T8〕
在时刻T8，当时钟信号CLK<7>变为“H”后，锁存电路DFF<7>的输出Q变为“H”。由此，分频时钟信号FCK<7>变为“H”。另一方面，当时钟信号CLK<3>变为“L”后，锁存电路DFF<3>在L数据锁存时间Tlatf以内取入输入到数据端子D的反转数据信号NDTA＝“L”。在此，通过对使用反转数据信号NDTB的最后的锁存电路DFF<7>的触发信号即时钟信号CLK<7>变为“H”，从而即使将反转数据信号NDTB逻辑变更也不会产生错误锁存，另外通过基准时钟信号SIGB变为“H”，从而锁存电路DFFB将输出Q(DTB)＝“H”、反转输出NQ(NDTB)＝“L”输出。由此，输入到锁存电路DFF<4>～DFF<7>的数据端子D的反转数据信号NDTB从“H”变更为“L”。此外，因为基准时钟信号SIGA(＝CLK<3>)为“L”，所以在H数据锁存时间Tlatrm以内将输入到数据端子D的反转数据信号NDTB＝“L”取入到锁存电路DFFA中。在此，H数据锁存时间Tlatrm与多相时钟信号数无关，很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，H数据锁存时间Tlatrm＝5ns。
〔时刻T9〕
在时刻T9，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“L”。由此，分频时钟信号FCK<0>变为“L”。另一方面，当时钟信号CLK<4>变为“L”后，锁存电路DFF<4>在L数据锁存时间Tlatf以内取入输入到数据端子D的反转数据信号NDTB＝“L”。
以下，在时刻T10～T11也同样地，锁存电路DFF<1>～DFF<2>的输出Q变为“L”，另一方面锁存电路DFF<5>～DFF<6>在L数据锁存时间Tlatf以内取入反转数据信号NDTB＝“L”。
〔时刻T12〕
在时刻T12，当时钟信号CLK<3>变为“H”后，锁存电路DFF<3>的输出Q变为“L”。由此，分频时钟信号FCK<3>变为“L”。另一方面，当时钟信号CLK<7>变为“L”后，锁存电路DFF<7>在L数据锁存时间Tlatf以内取入输入到数据端子D的反转数据信号NDTB＝“L”。在此，通过对使用反转数据信号NDTA的最后的锁存电路DFF<3>的触发信号即时钟信号CLK<3>变为“H”，从而即使将反转数据信号NDTA逻辑变更也不会产生错误锁存，另外通过基准时钟信号SIGA变为“H”，锁存电路DFFA将输出Q(DTA)＝“L”、反转输出NQ(NDTA)＝“H”输出。由此，作为锁存电路DFF<0>～DFF<3>的数据端子D的反转数据信号NDTA从“L”变更为“H”。此外，因为基准时钟信号SIGB(＝CLK<7>)为“L”，所以在锁存时间Tlatrm以内将输入到数据端子D的数据DTA＝“L”取入到锁存电路DFFB中。
〔时刻T13〕
在时刻T13，当时钟信号CLK<4>变为“H”后，锁存电路DFF<4>的输出Q变为“L”。由此，分频时钟信号FCK<4>变为“L”。另一方面，当时钟信号CLK<0>变为“L”后，锁存电路DFF<0>在H数据锁存时间Tlatr以内取入输入到数据端子D的反转数据信号NDTA＝“H”。在此，H数据锁存时间Tlatr与多相时钟信号数无关，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，H数据锁存时间Tlatr＝5ns。
以下，在时刻T14～T15也同样地，锁存电路DFF<5>～DFF<6>的输出Q变为“L”，另一方面锁存电路DFF<1>～DFF<2>在H数据锁存时间Tlatr以内取入反转数据信号NDTA＝“H”。
〔时刻T16〕
在时刻T16，当时钟信号CLK<7>变为“H”后，锁存电路DFF<7>的输出Q变为“L”。由此，分频时钟信号FCK<7>变为“L”。另一方面，当时钟信号CLK<3>变为“L”后，锁存电路DFF<3>在H数据锁存时间Tlatr以内取入输入到数据端子D的反转数据信号NDTA＝“H”。在此，通过对使用反转数据信号NDTB的最后的锁存电路DFF<7>的触发信号即时钟信号CLK<7>变为“H”，从而即使将反转数据信号NDTB逻辑变更也不会产生错误锁存，通过基准时钟信号SIGB变为“H”，锁存电路DFFB将输出Q(DTB)＝“L”、反转输出NQ(NDTB)＝“H”输出。由此，作为锁存电路DFF<4>～DFF<7>的数据端子D的反转数据信号NDTB从“L”变更为“H”。此外，因为基准时钟信号SIGA(＝CLK<3>)为“L”，所以在锁存时间Tlatfm以内将输入到数据端子D的反转数据信号NDTB＝“H”取入到锁存电路DFFA中。
〔时刻T17〕
在时刻T17，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“H”。由此，分频时钟信号FCK<0>变为“H”，生成具有时钟信号CLK<0>的频率fosc的1/2的频率的分频时钟信号FCK<0>。另一方面，当时钟信号CLK<4>变为“L”后，锁存电路DFF<4>在H数据锁存时间Tlatr以内取入输入到数据端子D的反转数据信号NDTB＝“H”。
以下，在时刻T18～T19也同样地，锁存电路DFF<1>～DFF<2>的输出Q变为“H”，生成具有时钟信号CLK<1>～CLK<2>的1/2的频率的分频时钟信号FCK<1>～FCK<2>。另一方面，锁存电路DFF<5>～DFF<6>在H数据锁存时间Tlatr以内取入反转数据信号NDTB＝“H”。
〔时刻T20〕
在时刻T20，当时钟信号CLK<3>变为“H”，锁存电路DFF<3>的输出Q变为“H”。由此，分频时钟信号FCK<3>变为“H”。另一方面，当时钟信号CLK<7>变为“L”后，锁存电路DFF<7>在H数据锁存时间Tlatr以内取入输入到数据端子D的反转数据信号NDTB＝“H”。在此，通过使用反转数据信号NDTA的最后的锁存电路DFF<3>的输出Q(FCK<3>)变为“H”，从而即使将反转数据信号NDTA逻辑变更也不会产生错误锁存，通过基准时钟信号SIGA变为“H”，锁存电路DFFA将输出Q(DTA)＝“H”、反转输出NQ(NDTA)＝“L”输出。由此，作为锁存电路DFF<0>～DFF<3>的数据端子D的反转数据信号NDTA从“H”变更为“L”。此外，因为基准时钟信号SIGB(＝CLK<7>)为“L”，所以将输入到数据端子D的数据DTA＝“H”取入到锁存电路DFFB中。
以后，在时刻T21变为与时刻T5相同的状态后，推移到时刻T22、T23、T24。以上的结果，在维持时钟信号CLK<0>～CLK<7>的相位关系的同时反复生成正确的分频时钟信号FCK<0>～FCK<7>。
另外，反转数据信号NDTA的逻辑变更定时，只要在对使用反转数据信号NDTA的最后的锁存电路(例如锁存电路DFF<3>)的触发信号(时钟信号CLK<3>)变为“H”之后，在使用反转数据信号NDTA的最初的锁存电路(例如锁存电路DFF<0>)的触发信号(例如时钟信号CLK<0>)从“L”变为“H”之前即可。
现在，在具备由各相时钟信号CLK<0>～CLK<N>构成的多相时钟信号(N≥3)的情况下，最后的锁存电路能够在DFF<K>(1≤K≤N-1)的范围内进行选择。
若设使用反转数据信号NDTA的最后的锁存电路为DFF<K>，最初的锁存电路为DFF<0>，则锁存电路DFFA的基准时钟信号SIGA为时钟信号CLK<K>～CLK<N>的任意一个即可，并且，也可以使用对时钟信号CLK<K>～CLK<N>进行运算而生成的运算后的时钟信号，另外也可使用使这些时钟信号延迟后的时钟信号。在图示的例子中，具备由各相时钟信号CLK<0>～CLK<7>构成的多相时钟信号，若设使用反转数据信号NDTA的最后的锁存电路为DFF<3>，最初的锁存电路为DFF<0>，则锁存电路DFFA的基准时钟信号SIGA为时钟信号CLK<3>～CLK<7>的任意一个即可，并且，也可以使用对时钟信号CLK<3>～CLK<7>进行运算而生成的运算后的时钟信号，另外也可使用使这些时钟信号延迟后的时钟信号。
此外，反转数据信号NDTB的逻辑变更定时，只要在对使用反转数据信号NDTB的最后的锁存电路(例如锁存电路DFF<7>)的触发信号(时钟信号CLK<7>)变为“H”之后，在使用反转数据信号NDTB的最初的锁存电路(例如锁存电路DFF<4>)的触发信号(例如时钟信号CLK<4>)从“L”变为“H”之前即可。
现在，在具备由各相时钟信号CLK<0>～CLK<N>构成的多相时钟信号(N≥3)的情况下，若设使用反转数据信号NDTA的锁存电路为DFF<0>～DFF<K>，则使用反转数据信号NDTB的最初的锁存电路为DFF<K+1>(1≤K≤N-1)，使用反转数据信号NDTB的最后的锁存电路为DFF<N>。锁存电路DFFB的基准时钟信号SIGB为时钟信号CLK<N>、CLK<0>～CLK<K>的任意一个即可，并且，也可以使用对时钟信号CLK<N>、CLK<0>～CLK<K>进行运算而生成的运算后的时钟信号，也可使用使这些时钟信号延迟后的时钟信号。在图示的例子中，具备由各相时钟信号CLK<0>～CLK<7>构成的多相时钟信号，若设使用反转数据信号NDTB的最后的锁存电路为DFF<7>，最初的锁存电路为DFF<4>，则锁存电路DFFB的基准时钟信号SIGB为时钟信号CLK<7>、CLK<0>～CLK<3>的任意一个即可，进而，也可以使用对时钟信号CLK<7>、CLK<0>～CLK<3>进行运算而生成的运算后的时钟信号，另外也可使用使这些时钟信号延迟后的时钟信号。
另外，虽然举例说明了使用了由各相时钟信号CLK<0>～CLK<7>构成的8相时钟信号的例子，但图3的分频电路200所示的结构也能够得到相同的动作和效果，只要是由偶数相构成的多相时钟信号即可。
此外，虽然举例说明了在多相时钟信号CLK<0>～CLK<7>中使基准时钟信号为SIGA和SIGB，并且使用了锁存电路DFFA和DFFB作为主锁存电路10的例子，但在像作为图3的变形例的图4的分频电路250的结构那样，只对0～180度的时钟信号进行分频的情况下，也可以使用基准时钟信号SIGA，只使用了锁存电路DFFA作为主锁存电路10的结构，并且能够得到相同的动作和效果。当然，根据设计容限，也可以将180度设定为180度以上。同样，也可以为使用基准时钟信号SIGB，只使用锁存电路DFFB作为主锁存电路10的结构。
并且，虽然使基准时钟信号为SIGA和SIGB这两个，设置两个锁存电路DFFA和DFFB作为与其对应的主锁存电路10，使用这些锁存电路DFFA和DFFB所输出的两个反转数据信号NDTA和NDTB，并设置了锁存电路DFF<0>～DFF<3>和锁存电路DFF<4>～DFF<7>作为与这两个反转数据信号NDTA和NDTB对应的子锁存电路20，但也可以使基准时钟信号为M个(M为1以上的整数值)，设置M个锁存电路作为与其对应的主锁存电路10，使用该主锁存电路10的M个锁存电路所输出的M个反转数据信号，并设置M个锁存电路部作为与这M个反转数据信号对应的子锁存电路20。
<效果>
如上所述，通过将相同频率的多相时钟信号作为触发来进行动作，并且具备生成分频时钟以用于生成反转数据信号的主锁存电路10、和使用反转数据信号来从多相时钟信号生成分频时钟信号的子锁存电路20，从而能够充分确保使用于分频电路的所有的锁存电路的数据锁存时间，并且能够维持相位关系。由此，在高频的多相时钟信号下也能够生成正确的分频时钟信号。
此外，因为能够使用多相时钟信号和延迟电路来任意生成反转数据信号的生成定时，所以能够充分确保电路动作容限。
(第2实施方式)
<结构>
图5所示的分频电路300是对时钟信号CLK<0>～CLK<N>(N为1以上的奇数值)进行分频的第2实施方式的分频电路，相对于第1实施方式，在子锁存电路20中，只使用了锁存电路DFF<2×I>(0≤I≤(N-1)/2)。
输入到锁存电路DFF<2×I>的时钟信号与输出的分频时钟信号的关系如下。即，在时钟信号CLK<0>～CLK<N>中，时钟信号CLK<2×I>输入到锁存电路DFF<2×I>，并分别由输出Q输出分频时钟信号FCK<I>，由反转输出NQ输出分频时钟信号FCK<I+(N+1)/2>。当然，分频时钟信号FCK<I+(N+1)/2>也可以由分频时钟信号FCK<I>生成。
由此，如图6所示，L数据锁存时间Tlatf和H数据锁存时间Tlatr，与第1实施方式相同，与多相时钟信号数无关，大约为(1/时钟频率fosc)/2。例如，当时钟频率fosc＝100MHz时，H数据锁存时间Tlatr、L数据锁存时间Tlatf都为5ns。此外，能够将各个分频时钟信号的相位差相对于分频时钟信号的周期均等地分割。也就是说，分频时钟信号FCK<0>～FCK<N>的上升或者下降的延迟时间Tdelt可以设定为Tdelt＝(1/fosc)/2/(N+1)。
另外，相对于第1实施方式，也可以只使用子锁存电路20的锁存电路DFF<(2×I+1)>(0≤I≤(N-1)/2)来构成，输入到锁存电路DFF<(2×I+1)>的时钟信号与输出的分频时钟信号的关系如下。即，在时钟信号CLK<0>～CLK<N>中，时钟信号CLK<(2×I+1)>输入到锁存电路DFF<(2×I+1)>，并分别由输出Q输出分频时钟信号FCK<I>，由反转输出NQ输出分频时钟信号FCK<I+(N+1)/2>。当然，分频时钟信号FCK<I+(N+1)/2>也可以由分频时钟信号FCK<I>生成。
此外，关于锁存电路，虽然在使用了锁存电路DFF<2×I>的情况下，和在使用了锁存电路DFF<2×I+1>的情况下，都能够在锁存电路DFF<0>～DFF<N>中，对反转数据信号NDTA连接了锁存电路DFF<K>(K＝0～(N-1)/2)，对反转数据信号NDTB连接了锁存电路DFF<K>(K＝(N+1)/2～N)时，将L数据锁存时间Tlatf和H数据锁存时间Tlatr设定得最长，但不限于此，也可以对反转数据信号NDTA连接锁存电路DFF<K>(0～(N-2))，对反转数据信号NDTB连接锁存电路DFF<K>((N-1)～N)，或者，对反转数据信号NDTA连接锁存电路DFF<K>(0～1)，对反转数据信号NDTB连接锁存电路DFF<K>(2～N)。
此外，虽然举例说明了使用了由各相时钟信号CLK<0>～CLK<7>构成的8相时钟信号的例子，但用图7的分频电路350所示的结构也能够得到相同的动作和效果，只要是由偶数相构成的多相时钟信号即可。
<效果>
如上所述，通过使用时钟信号CLK<2×I>和锁存电路DFF<2×I>，或者，时钟信号CLK<(2×I+1)>和锁存电路DFF<2×I+1>，并由各锁存电路的输出Q输出分频时钟信号FCK<I>，由反转输出NQ输出分频时钟信号FCK<I+(N+1)/2>，从而能够将各个分频时钟信号的相位差相对于分频时钟信号的周期均等地分割，来设定一定的延迟时间Tdelt。此外，能够削减子锁存电路20的个数，能够削减电路面积。
(第3实施方式)
图8(a)、图8(b)以及图8(c)是主锁存电路10的变形例。图8(b)和图8(c)中的NR<0>是逻辑元件。如第1实施方式的图1所示，主锁存电路10不依赖于多相时钟数，只输入1个或2个基准时钟信号，并且输入到主锁存电路10的基准时钟信号SIGA和SIGB，理想情况下能够确保180度的相位差。因此，如图8(a)、图8(b)以及图8(c)所示，即使将锁存电路DFFA的输出信号(输出Q或反转输出NQ)作为锁存电路DFFB的数据信号来使用，也能够充分地确保数据锁存时间。同样，即使将锁存电路DFFB的输出信号(输出Q或反转输出NQ)作为锁存电路DFFA的数据信号来使用，也能够充分地确保数据锁存时间。通过本结构，能够在保持基准时钟信号SIGA和SIGB的相位关系的同时，生成分频时钟信号，并提供该分频时钟信号作为下一段的子锁存电路20的数据信号。
(第4实施方式)
图9所示的分频电路370是在图1的分频电路100中的主锁存电路10与子锁存电路20之间插入了逻辑元件30。该逻辑元件30通过使锁存电路DFFA的数据信号DTA反转来生成反转数据信号NDTA，并将该反转数据信号NDTA提供给锁存电路DFF<0>～DFF<3>的各自的数据端子D。图9的分频电路370所示的结构也能够得到与图1的情况相同的动作和效果。
如同作为图9的变形例的图10的分频电路380的结构那样，也可以在锁存电路DFFB的反转数据信号NDTB与锁存电路DFF<4>～DFF<7>的各自的数据端子D之间再插入具有缓冲功能的逻辑元件31。
(第5实施方式)
图11是在实施方式1的分频电路100或实施方式2的分频电路300中，对多相时钟信号进行N分频的电路。
图11的分频电路400因为具有连接N段主锁存电路10而成的多段主锁存电路15，所以能够进行N分频。在图11中，串联连接3段用于进行8分频的主锁存电路10而构成。各个主锁存电路10可以为如图1或图8(a)～图8(c)所示的那样，输入另一个锁存电路的输出信号来输出分频信号的结构，并且只要为具有与图1或图8(a)～图8(c)同等的功能的结构，也可以不限于此。此外，当然，段数也可以串联连接任意段数，并且构成各个主锁存电路10的锁存电路也可以不是DFFA和DFFB这两个。例如，在图4中表示了一个锁存电路DFFA的结构，但可以由任意的数量构成。
因此，在对多相时钟信号进行N分频时，仅串联连接任意段数的锁存电路个数较少的主锁存电路10即可，能够抑制面积的增大。
(第6实施方式)
图12的500是使用了多相分频电路的内部电压产生电路的例子。在图12中，510是产生多相时钟信号CK<0>～CK<N>的振荡器电路(OSC)，520是对多相时钟信号CK<0>～CK<N>进行分频来生成多相分频时钟信号FCK<0>～FCK<N>的多相时钟分频电路，530是与多相时钟信号CK<0>～CK<N>同步地进行升压动作，并产生升压电压VPUMP1的第1升压电路(PUMP1)，540是与多相分频时钟信号FCK<0>～FCK<N>同步地进行升压动作，并产生升压电压VPUMP2的第2升压电路(PUMP2)。
如图12的内部电压产生电路500所示，通过使用多相时钟分频电路520，能够共用振荡器电路510，并且能够抑制电路面积的增大和输出电压变动。当然，多相时钟分频电路520中的分频比不限于2分频，如同在第5实施方式中说明的那样，通过多段连接第1实施方式的分频电路100、第2实施方式的分频电路300等，也可以为4分频、8分频等。
工业实用性
本发明所涉及的分频电路，能够在保持或等分配相位关系的同时对高频的多相时钟信号进行分频，能够应用于非易失性半导体存储装置中使用的升压电路和需要对在CMOS工艺中使用的多相时钟信号进行分频的功能的各种各样的部件用途中。

Claims (17)

1.一种分频电路，在设M为1以上的整数，N为M以上的整数时，所述分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，
第I个所述第1分频器，按照输入到该第1分频器的所述第1信号，输出将该第1信号分频后的第3信号，其中，1≤I≤M，
第K个所述第2分频器，按照输入到该第2分频器的所述第2信号，输出具有与输入到该第2分频器的所述第3信号同等的频率的第4信号，其中，1≤K≤N。
2.根据权利要求1所述的分频电路，其特征在于，
第I个所述第1分频器输入其他所述第1分频器的任意一个所输出的所述第3信号。
3.根据权利要求1所述的分频电路，其特征在于，
M个所述第1信号分别与N个所述第2信号的任意一个相同。
4.根据权利要求1所述的分频电路，其特征在于，
M个所述第1信号的频率与N个所述第2信号的频率相同。
5.根据权利要求1所述的分频电路，其特征在于，
M个所述第1信号与N个所述第2信号是各自相位不同的多相时钟信号。
6.根据权利要求1所述的分频电路，其特征在于，
在设L为2以上的整数时，将M个所述第1分频器串联连接L段，
L段连接后的M个所述第1分频器输出2L分频后的所述第3信号。
7.根据权利要求6所述的分频电路，其特征在于，
L段连接后的M个所述第1分频器输入同一段的其他所述第1分频器的任意一个所输出的所述第3信号。
8.一种升压电路，其按照权利要求1所述的分频电路作为所述第4信号而输出的分频时钟信号进行升压动作。
9.一种分频电路，在设M为1以上的整数，N为M以上的整数时，所述分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，
第I个所述第1分频器具有：第1输入端子，其输入所述第1信号；第1输出端子，其将所述第1信号分频而输出第3信号；和第2输入端子，其输入第(I-1)个所述第1分频器的所述第3信号，
其中，2≤I≤M，
第K个所述第2分频器具有：第3输入端子，其输入所述第2信号；第4输入端子，其输入所述第3信号；和第2输出端子，其输出具有与所述第3信号同等的频率的第4信号，
其中1≤K≤N。
10.根据权利要求9所述的分频电路，其特征在于，
M个所述第1信号分别与N个所述第2信号的任意一个相同。
11.根据权利要求9所述的分频电路，其特征在于，
对第I＝1个所述第1分频器的第2输入端子，输入第I＝1个或第I＝M个所述第1分频器的所述第3信号。
12.根据权利要求9所述的分频电路，其特征在于，
对第I个所述第1分频器的第2输入端子，经由逻辑元件输入所述第3信号，其中，1≤I≤M。
13.根据权利要求9所述的分频电路，其特征在于，
对第K个所述第2分频器的所述第4输入端子，经由逻辑元件输入所述第3信号，其中，1≤K≤N。
14.根据权利要求9所述的分频电路，其特征在于，
M个所述第1信号和N个所述第2信号是各自相位不同的多相时钟信号。
15.根据权利要求9所述的分频电路，其特征在于，
在设L为2以上的整数时，将M个所述第1分频器串联连接L段，
L段连接后的M个所述第1分频器输出2L分频后的所述第3信号。
16.根据权利要求15所述的分频电路，其特征在于，
L段连接后的M个所述第1分频器输入同一段的其他所述第1分频器的任意一个所输出的所述第3信号。
17.一种升压电路，其按照权利要求9所述的分频电路作为所述第4信号而输出的分频时钟信号进行升压动作。
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