KR102618514B1 - 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템 - Google Patents

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Abstract

클럭 생성 회로는 제 1 클럭 생성기 및 제 2 클럭 생성기를 포함할 수 있다. 상기 제 1 클럭 생성기는 제 1 입력 클럭에 기초하여 제 1 출력 클럭을 생성할 수 있다. 상기 제 2 클럭 생성기는 제 2 입력 클럭 및 상기 제 1 클럭 생성기로부터 생성된 제 1 출력 클럭에 기초하여 제 2 출력 클럭을 생성할 수 있다.

Description

클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템 {CLOCK GENERATION CIRCUIT, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬로 데이터를 수신하여 병렬 데이터로 변환한다. 또한, 상기 반도체 장치들은 병렬 데이터를 직렬 데이터로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다. 즉, 상기 반도체 장치들은 데이터 버스를 통해 직렬 통신을 수행할 수 있도록 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하는 직렬화기를 포함할 수 있다.
상기 직렬화기는 클럭의 에지에 동기하여 복수의 데이터를 순차적으로 출력하는 구성을 갖는 것이 일반적이다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 시스템 클럭의 속도는 계속해서 빨라지고 있다. 반도체 장치들은 빠르고 정확하게 데이터를 전송 및 수신하기 위해 시스템 클럭을 분주하여 멀티 페이즈 클럭을 생성할 수 있다. 반도체 장치는 싱글 데이터 레이트 동작을 위해 상기 시스템 클럭의 라이징 에지에 동기하여 토글하는 멀티 페이즈 클럭을 생성할 수 있고, 더블 데이터 레이트 동작을 위해 상기 시스템 클럭의 라이징 에지 및 폴링 에지에 동기하여 토글하는 멀티 페이즈 클럭을 생성할 수 있다.
본 발명의 실시예는 제 1 출력 클럭에 기초하여 제 2 출력 클럭을 생성함으로써, 상기 제 1 출력 클럭 또는 제 2 출력 클럭에 글리치와 같은 노이즈가 발생하더라도, 상기 제 1 및 제 2 출력 클럭의 위상 관계를 유지시킬 수 있는 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 입력 클럭의 라이징 에지에 동기하여 토글하는 제 1 출력 클럭을 생성하는 제 1 클럭 생성기; 및 제 2 입력 클럭의 라이징 에지에서 상기 제 1 출력 클럭에 기초하여 변화되는 레벨을 갖는 제 2 출력 클럭을 생성하는 제 2 클럭 생성기를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 입력 클럭에 기초하여 제 1 분주 클럭을 생성하는 제 1 분주 클럭 생성기; 제 2 입력 클럭 및 상기 제 1 분주 클럭에 기초하여 제 2 분주 클럭을 생성하는 제 2 분주 클럭 생성기; 및 상기 제 2 분주 클럭을 상기 제 2 입력 클럭에 동기시켜 제 2 출력 클럭을 생성하는 제 1 동기화기를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 클럭을 수신하여 제 1 입력 클럭 및 제 2 입력 클럭을 생성하는 클럭 버퍼; 상기 제 1 및 제 2 입력 클럭에 기초하여 제 1 출력 클럭 및 제 2 출력 클럭을 생성하는 클럭 생성 회로; 및 상기 제 1 및 제 2 출력 클럭에 기초하여 복수의 멀티 페이즈 클럭을 생성하는 지연 고정 루프 회로를 포함하고, 상기 클럭 생성 회로는, 상기 제 1 입력 클럭에 기초하여 제 1 분주 클럭을 생성하는 제 분주 1 클럭 생성기; 및 상기 제 2 입력 클럭 및 상기 제 1 분주 클럭에 기초하여 제 2 분주 클럭을 생성하는 제 2 분주 클럭 생성기를 포함할 수 있다.
본 발명의 실시예는 노이즈에 영향 받지 않고, 동일한 위상 차이 및 순서를 갖는 멀티 페이즈 클럭을 생성할 수 있고, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 4a는 일반적인 클럭 생성 회로의 동작을 보여주는 타이밍도,
도 4b는 본 발명의 실시예에 따른 클럭 생성 회로의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 호스트 장치일 수 있고, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 제 1 및 제 2 신호 전송 라인(131, 132)을 통해 서로 연결될 수 있다. 상기 제 1 및 제 2 신호 전송 라인(131, 132)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 신호 전송 라인(131)은 데이터(DQ)를 전송하기 위한 데이터 전송 라인 또는 데이터 버스일 수 있다. 상기 제 2 신호 전송 라인(132)은 클럭(CLK/CLKB)을 전송하기 위한 클럭 전송 라인 또는 클럭 버스일 수 있다.
상기 제 1 반도체 장치(110)는 복수의 전송 회로(TX, 111, 113) 및 복수의 수신 회로(RX, 112, 114)를 포함할 수 있다. 상기 전송 회로(111)는 데이터 전송 회로일 수 있다. 상기 전송 회로(111)는 상기 제 1 신호 전송 라인(131)을 통해 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치로 데이터(DQ)를 전송할 수 있다. 상기 수신 회로(112)는 데이터 수신 회로일 수 있다. 상기 수신 회로(112)는 상기 제 1 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 전송 회로(113)는 클럭 전송 회로일 수 있다. 상기 전송 회로(113)는 상기 제 2 신호 전송 라인(132)을 통해 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 클럭을 전송할 수 있다. 상기 클럭(CLK/CLKB)은 외부 클럭, 시스템 클럭 또는 데이터 스트로브 신호를 포함할 수 있다. 상기 수신 회로(114)는 클럭 수신 회로일 수 있다. 상기 수신 회로(114)는 상기 제 2 신호 전송 라인(132)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 클럭(CLK/CLKB)을 수신할 수 있다.
마찬가지로, 상기 제 2 반도체 장치(120)는 전송 회로(TX, 121, 123) 및 수신 회로(RX, 122, 124)를 포함할 수 있다. 상기 전송 회로(121)는 데이터 전송 회로일 수 있다. 상기 전송 회로(121)는 상기 제 1 신호 전송 라인(131)을 통해 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 수 있다. 상기 수신 회로(122)는 데이터 수신 회로일 수 있다. 상기 수신 회로(122)는 상기 제 1 신호 전송 라인(131)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 전송 회로(123)는 클럭 전송 회로일 수 있다. 상기 전송 회로(123)는 상기 제 2 신호 전송 라인(132)을 통해 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 클럭(CLK/CLKB)을 전송할 수 있다. 상기 수신 회로(124)는 클럭 수신 회로일 수 있다. 상기 수신 회로(124)는 상기 제 2 신호 전송 라인(132)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 클럭(CLK/CLKB)을 수신할 수 있다.
상기 수신 회로(114, 124)는 상기 제 2 신호 전송 라인(132)을 통해 전송된 클럭(CLK/CLKB)에 기초하여 멀티 페이즈 클럭(MCLK<0:n>)을 생성할 수 있다. 상기 수신 회로(114, 124)는 상기 멀티 페이즈 클럭(MCLK<0:n>)을 상기 수신 회로(112 122)로 제공할 수 있다. 상기 수신 회로(112, 122)는 상기 멀티 페이즈 클럭(MCLK<0:n>)에 기초하여 상기 제 1 신호 전송 라인(131)을 통해 전송되는 데이터(DQ)를 수신할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 도면이다. 상기 반도체 장치(200)는 예를 들어, 도 1에 도시된 수신 회로(114, 124)로 적용될 수 있다. 도 2에서, 상기 반도체 장치(200)는 외부 장치로부터 전송된 클럭(CLK, CLKB)을 수신하여 서로 다른 위상을 갖는 복수의 멀티 페이즈 클럭(MCLK<0:n>)을 생성할 수 있다. 상기 반도체 장치(200)는 클럭 버퍼(210), 클럭 생성 회로(220) 및 지연 고정 루프 회로(230)를 포함할 수 있다. 상기 클럭 버퍼(210)는 외부 장치로부터 전송된 클럭(CLK, CLKB)을 버퍼링하여 입력 클럭 신호(INCLK, INCLKB)를 생성할 수 있다. 예를 들어, 상기 외부 장치로부터 전송된 클럭(CLK, CLKB)은 외부 클럭 또는 시스템 클럭일 수 있고, 차동 클럭일 수 있다. 상기 클럭 버퍼(210)는 상기 클럭(CLK) 및 상보 클럭(CLKB)을 버퍼링하여 제 1 입력 클럭(INCLK) 및 제 2 입력 클럭(INCLKB)을 생성할 수 있다. 상기 제 1 입력 클럭(INCLK) 및 제 2 입력 클럭(INCLKB)은 각각 상기 클럭(CLK) 및 상보 클럭(CLKB)과 실질적으로 동일한 위상 관계를 가질 수 있다. 따라서, 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)은 서로 180도의 위상 차이를 가질 수 있다.
상기 클럭 생성 회로(220)는 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)에 기초하여 제 1 출력 클럭(ICLK) 및 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 클럭 생성 회로(220)는 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)을 분주하여 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)을 생성할 수 있다. 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)은 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)보다 낮은 주파수를 가질 수 있다. 예를 들어, 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)의 주기는 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)의 주기의 2배일 수 있다. 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)은 예를 들어, 90도의 위상 차이를 가질 수 있다. 상기 제 1 출력 클럭(ICLK)은 상기 제 2 출력 클럭(QCLK)보다 앞선 위상을 가질 수 있다.
상기 지연 고정 루프 회로(230)는 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)에 기초하여 복수의 멀티 페이즈 클럭(MCLK<0:n>)을 생성할 수 있다. 상기 지연 고정 루프 회로(230)는 본 출원이 출원되기 이전에 개시된 어떠한 지연 고정 루프 회로를 채용하여 구현될 수 있다. 상기 지연 고정 루프 회로(230)는 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)에 기초하여 서로 동일한 위상 차이를 갖는 복수의 멀티 페이즈 클럭(MCLK<0:n>)을 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 클럭 생성 회로(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 클럭 생성 회로(300)는 도 2에 도시된 클럭 생성 회로(220)로 적용될 수 있다. 도 3에서, 상기 클럭 생성 회로(300)는 제 1 입력 클럭(INCLK) 및 제 2 입력 클럭(INCLKB)을 수신하고, 제 1 출력 클럭(ICLK) 및 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 클럭 생성 회로(300)는 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)을 분주하여 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)을 생성할 수 있다. 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)은 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)의 주기의 2배의 주기를 가질 수 있다. 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)은 서로 180도의 위상 차이를 가질 수 있고, 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)은 서로 90도의 위상 차이를 가질 수 있다.
상기 클럭 생성 회로(300)는 제 1 클럭 생성기(310) 및 제 2 클럭 생성기(320)를 포함할 수 있다. 상기 제 1 클럭 생성기(310)는 상기 제 1 입력 클럭(INCLK)에 기초하여 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 1 클럭 생성기(310)는 상기 제 1 입력 클럭(INCLK)의 라이징 에지에 동기하여 토글하는 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 1 클럭 생성기(310)는 상기 제 1 입력 클럭(INCLK)의 라이징 에지에서 상기 제 1 출력 클럭(ICLK)의 레벨에 기초하여 변화되는 레벨을 갖는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 2 클럭 생성기(320)는 제 2 입력 클럭(INCLKB) 및 상기 제 1 출력 클럭(ICLK)에 기초하여 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 제 2 클럭 생성기(320)는 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에서 상기 제 1 출력 클럭(ICLK)의 레벨에 기초하여 변화되는 레벨을 갖는 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다.
도 3에서, 상기 제 1 클럭 생성기(310)는 제 1 플립플롭(FF31) 및 인버터(INV31)를 포함할 수 있다. 상기 제 1 플립플롭(FF31)은 입력 신호를 수신하고, 상기 제 1 입력 클럭(INCLK)의 라이징 에지에서 상기 입력 신호의 레벨에 따라 변화되는 레벨을 갖는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 1 플립플롭(FF31)은 클럭 단자로 상기 제 1 입력 클럭(INCLK)을 수신하고, 입력 단자로 상기 입력 신호를 수신하며, 출력 단자로 상기 제 1 출력 클럭(ICLK)을 출력할 수 있다. 상기 제 1 플립플롭(FF31)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지에 동기하여 상기 입력 신호를 상기 제 1 출력 클럭(ICLK)으로 출력할 수 있다. 상기 인버터(INV31)는 상기 제 1 출력 클럭(ICLK)을 반전시켜 상기 입력 신호를 생성할 수 있다. 상기 인버터(INV31)는 상기 입력 신호를 상기 제 1 플립플롭(FF31)으로 제공할 수 있다. 상기 입력 신호는 상기 제 1 출력 클럭(ICLK)과 180도의 위상 차이를 갖고, 상기 제 1 출력 클럭(ICLK)의 상보 신호일 수 있다. 상기 제 1 입력 클럭(INCLK)의 라이징 에지마다 상기 제 1 출력 클럭(ICLK) 및 상기 입력 신호의 레벨은 변화될 수 있다. 따라서, 상기 제 1 플립플롭(FF31)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지마다 변화되는 레벨을 갖는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 즉, 상기 제 1 플립플롭(FF31)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지마다 토글하는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다.
제 2 클럭 생성기(320)는 제 2 플립플롭(FF32)을 포함할 수 있다. 상기 제 2 플립플롭(FF32)은 상기 제 1 출력 클럭(ICLK)을 수신하고, 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에서 상기 제 1 출력 클럭(ICLK)의 레벨에 따라 변화되는 레벨을 갖는 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 제 2 플립플롭(FF32)은 클럭 단자로 상기 제 2 입력 클럭(INCLKB)을 수신하고, 입력 단자로 상기 제 1 출력 클럭(ICLK)을 수신하며, 출력 단자로 상기 제 2 출력 클럭(QCLK)을 출력할 수 있다. 상기 제 2 플립플롭(FF32)은 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에 동기하여 상기 제 1 출력 클럭(ICLK)을 상기 제 2 출력 클럭(QCLK)으로 출력할 수 있다. 상기 제 2 입력 클럭(INCLKB)는 상기 제 1 출력 클럭(ICLK)의 주파수보다 2배의 주파수를 가질 수 있으므로, 상기 제 2 출력 클럭(QCLK)은 상기 제 1 출력 클럭(ICLK)보다 90도만큼 늦은 위상을 가질 수 있다. 상기 제 2 클럭 생성기(320)는 제 1 클럭 생성기(310)처럼 플립플롭에서 생성된 클럭을 피드백 받지 않을 수 있다. 상기 제 2 클럭 생성기(320)는 상기 제 1 클럭 생성기(310)로부터 생성된 제 1 출력 클럭(ICLK)에 기초하여 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다. 따라서, 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB) 중 적어도 하나에 노이즈 또는 글리치가 발생하여도, 상기 제 1 출력 클럭(ICLK)의 위상이 상기 제 2 출력 클럭(QCLK)의 위상보다 항상 앞설 수 있도록 한다.
도 3에서, 상기 제 2 클럭 생성기(320)는 로드(321)를 더 포함할 수 있다. 상기 로드(321)는 상기 제 2 출력 클럭(QCLK)이 생성되는 시점을 조절할 수 있다. 상기 로드(321)는 상기 제 2 출력 클럭(QCLK)을 지연시킬 수 있다. 상기 로드(312)는 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)이 생성되는데 경과되는 시간을 맞추기 위해 구비될 수 있다. 상기 제 1 출력 클럭(ICLK)은 상기 인버터(INV31) 및 상기 제 1 플립플롭(FF31)에 의해 지연되어 생성될 수 있다. 반면, 상기 제 2 출력 클럭(QCLK)은 상기 제 1 출력 클럭(ICLK)을 수신하여 생성되므로, 상기 제 2 출력 클럭(QCLK)은 상기 제 1 출력 클럭(ICLK)과 정확하게 90도의 위상 차이를 갖지 못할 수 있다. 상기 로드(321)는 상기 인버터(INV31)와 상기 제 1 플립플롭(FF31)에 의한 지연량에 대응하여 상기 제 2 출력 클럭(QCLK)을 지연시키기 위한 임피던스 값을 가질 수 있다. 즉, 상기 로드(312)에 의한 지연 시간은 상기 제 1 플립플롭(FF31) 및 인버터(INV31)에 의한 지연 시간에 대응할 수 있다. 따라서, 상기 로드(321)는 상기 제 1 및 제 2 출력 클럭(ICLK, QCLK)이 정확하게 90도의 위상 차이를 갖도록 위상 조절을 수행할 수 있다. 예를 들어, 상기 로드(321)는 어떠한 저항 소자 또는 캐패시터 소자를 포함할 수 있고, 상기 로드(321)의 일 단은 상기 제 2 출력 클럭(QCLK)이 생성되는 노드에 연결되고, 상기 로드(321)의 타 단은 플로팅될 수 있다.
도 4a는 일반적인 클럭 생성 회로의 동작을 보여주는 타이밍도이고, 도 4b는 도 3에 도시된 본 발명의 실시예에 따른 클럭 생성 회로(300)의 동작을 보여주는 타이밍도이다. 일반적인 클럭 생성 회로는 제 1 입력 클럭(INCLK)으로부터 제 1 출력 클럭(ICLK)을 생성하고, 제 2 입력 클럭(INCLKB)으로부터 제 2 출력 클럭(QCLK)을 생성하였다. 즉, 제 1 및 제 2 출력 클럭(ICLK, QCLK)은 서로 독립적으로 생성되었다. 따라서, 제 1 및 제 2 입력 클럭(INCLK, INCLKB) 중 어느 하나에 노이즈 또는 글리치가 발생하는 경우, 서로의 위상이 뒤바뀌는 오동작이 발생할 수 있다. 예를 들어, 도 4a와 같이 상기 제 2 입력 클럭(INCLKB)에 글리치가 발생하는 경우, 상기 제 2 출력 클럭(INCLKB)의 위상이 불규칙한 시점에 변화되고, 상기 제 2 출력 클럭(QCLK)의 위상이 상기 제 1 출력 클럭(ICLK)보다 앞서게 될 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로(300)는 상기 제 1 출력 클럭(ICLK)에 기초하여 상기 제 2 출력 클럭(QCLK)을 생성함으로써, 도 4a와 같은 오동작을 방지할 수 있다. 도 4b에 도시된 것과 같이, 상기 제 2 입력 클럭(INCLKB)에 글리치가 발생했을 때, 상기 제 1 출력 클럭(ICLK)의 위상은 하이 레벨이므로, 상기 제 2 클럭 생성기(320)는 상기 제 2 출력 클럭(QCLK)을 하이 레벨로 변화시킬 수 있다. 상기 제 2 입력 클럭(INCLKB)의 다음 라이징 에지에서, 상기 제 1 출력 클럭(ICLK)은 여전히 하이 레벨로 유지되므로, 상기 제 2 클럭 생성기(320)는 상기 제 2 출력 클럭(QCLK)의 레벨을 변화시키지 않을 수 있다. 따라서, 상기 제 2 출력 클럭(QCLK)은 상기 제 2 입력 클럭(INCLKB)의 다음 라이징 에지까지 하이 레벨을 유지할 수 있고, 상기 제 1 출력 클럭(ICLK)은 상기 제 2 출력 클럭(QCLK)보다 앞선 위상을 그대로 유지할 수 있다.
도 5는 본 발명의 실시예에 따른 클럭 생성 회로(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 클럭 생성 회로(500)는 제 1 분주 클럭 생성기(510), 제 2 분주 클럭 생성기(520) 및 동기화기(530)를 포함할 수 있다. 상기 제 1 분주 클럭 생성기(510)는 제 1 입력 클럭(INCLK)에 기초하여 제 1 분주 클럭(DCLK1)을 생성할 수 있다. 상기 제 1 분주 클럭(DCLK1)은 제 1 출력 클럭(ICLK)으로 제공될 수 있다. 상기 제 1 분주 클럭 생성기(510)는 상기 제 1 분주 클럭(DCLK1)을 피드백 받고, 상기 제 1 입력 클럭(INCLK) 및 상기 제 1 분주 클럭(DCLK1)에 기초하여 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 1 분주 클럭 생성기(510)는 상기 제 1 입력 클럭(INCLK)의 라이징 에지마다 토글하는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 1 분주 클럭 생성기(510)는 상기 제 1 입력 클럭(INCLK)의 라이징 에지에서 상기 제 1 분주 클럭(DCLK1)의 레벨에 따라 상기 제 1 분주 클럭(DCLK1)의 레벨을 변화시킬 수 있다.
상기 제 2 분주 클럭 생성기(520)는 제 2 입력 클럭(INCLKB) 및 상기 제 1 분주 클럭(DCLK1)에 기초하여 제 2 분주 클럭(DCLK2)을 생성할 수 있다. 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)은 서로 180도의 위상 차이를 가질 수 있다. 상기 제 1 및 제 2 분주 클럭(DCLK1, DCLK2)의 주기는 상기 제 1 및 제 2 입력 클럭(INCLK, INCLKB)의 주기의 2배일 수 있다. 상기 제 1 및 제 2 분주 클럭(DCLK1, DCLK2)은 서로 90도의 위상 차이를 가질 수 있다. 상기 제 2 분주 클럭 생성기(520)는 상기 제 2 입력 클럭(INCLKB)의 라이징 에지마다 토글하는 상기 제 2 분주 클럭(DCLK2)을 생성할 수 있다. 상기 제 2 분주 클럭 생성기(520)는 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에서 상기 제 1 분주 클럭(DCLK1)의 레벨에 따라 상기 제 2 분주 클럭(DCLK2)의 레벨을 변화시킬 수 있다.
상기 동기화기(530)는 상기 제 2 입력 클럭(INCLKB) 및 상기 제 2 분주 클럭(DCLK2)에 기초하여 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 동기화기(530)는 상기 제 2 분주 클럭(DCLK2)을 상기 제 2 입력 클럭(INCLKB)에 동기시켜 상기 제 2 출력 클럭(QCLK)으로 출력할 수 있다. 상기 동기화기(530)는 상기 제 2 분주 클럭(DCLK2)을 상기 제 2 입력 클럭(INCLKB)으로 재정렬하여(retiming) 상기 제 1 출력 클럭(ICLK)과 상기 제 2 출력 클럭(QCLK)이 90도의 위상 차이를 갖도록 한다. 상기 동기화부(530)는 예를 들어, 도 3에 도시된 로드(321)를 대체하는 회로 구성일 수 있다.
도 5에서, 상기 제 1 분주 클럭 생성기(510)는 제 1 플립플롭(FF51) 및 인버터(INV51)를 포함할 수 있다. 상기 제 1 플립플롭(FF51)은 클럭 단자로 상기 제 1 입력 클럭(INCLK)을 수신하고, 입력 단자로 입력 신호를 수신하며, 출력 단자로 상기 제 1 분주 클럭(DCLK1)을 출력할 수 있다. 상기 제 1 플립플롭(FF51)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지에 동기하여 상기 입력 신호를 상기 제 1 분주 클럭(DCLK1)으로서 출력할 수 있다. 상기 인버터(INV51)는 상기 제 1 분주 클럭(DCLK1)을 반전시켜 상기 입력 신호를 생성할 수 있다. 상기 제 1 분주 클럭(DCLK1)은 상기 인버터(INV51)에 의해 반전되어 상기 제 1 플립플롭(FF51)으로 제공되므로, 상기 제 1 분주 클럭 생성기(510)는 상기 제 1 입력 클럭(INCLK)의 라이징 에지마다 토글하는 상기 제 1 분주 클럭(DCLK1)을 생성할 수 있다.
상기 제 2 분주 클럭 생성기(520)는 제 2 플립플롭(FF52)을 포함할 수 있다. 상기 제 2 플립플롭(FF52)은 클럭 단자로 상기 제 2 입력 클럭(INCLKB)을 수신하고, 입력 단자로 상기 제 1 분주 클럭(DCLK1)을 수신하며, 출력 단자로 상기 제 2 분주 클럭(DCLK2)을 출력할 수 있다. 상기 제 2 플립플롭(FF52)은 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에 동기하여 상기 제 1 분주 클럭(DCLK1)을 상기 제 2 분주 클럭(DCLK2)으로서 출력할 수 있다. 따라서, 상기 제 2 분주 클럭 생성기(520)는 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에서 상기 제 1 분주 클럭(DCLK1)의 레벨에 따라 변화되는 레벨을 갖는 상기 제 2 분주 클럭(DCLK2)을 생성할 수 있다. 상기 제 2 분주 클럭 생성기(520)는 지연기(521)를 더 포함할 수 있다. 상기 지연기(521)는 상기 제 2 플립플롭(FF52)으로 입력되는 상기 제 2 입력 클럭(INCLKB)을 지연시킬 수 있다. 상기 지연기(521)는 상기 제 2 분주 클럭(DCLK2)이 생성되는 시점을 조절하기 위해 구비될 수 있다.
상기 동기화기(530)는 제 3 플립플롭(FF53)을 포함할 수 있다. 상기 제 3 플립플롭(FF53)은 클럭 단자로 상기 제 2 입력 클럭(INCLKB)을 수신하고, 입력 단자로 상기 제 2 분주 클럭(DCLK2)을 수신하며, 출력 단자로 상기 제 2 출력 클럭(QCLK)을 출력할 수 있다. 상기 제 3 플립플롭(FF53)은 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에 동기하여 상기 제 2 분주 클럭(DCLK2)을 상기 제 2 출력 클럭(QCLK)으로 출력할 수 있다. 상기 제 3 플립플롭(FF53)은 상기 제 2 입력 클럭(INCLKB)의 라이징 에지에서 상기 제 2 분주 클럭(DCLK2)의 레벨에 따라 변화되는 레벨을 갖는 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 제 3 플립플롭(FF53)은 상기 제 2 플립플롭(FF52)에 의해 생성된 제 2 분주 클럭(DCLK2)을 상기 제 2 입력 클럭(INCLKB)의 위상으로 재정렬하여 상기 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 동기화기(530)는 상기 제 2 분주 클럭 생성기(520)의 회로 구성이 상기 제 1 분주 클럭 생성기(510)의 회로 구성과 구조적으로 비대칭인 것에 기인하여 발생할 수 있는 제 1 및 제 2 출력 클럭(ICLK, QCLK)의 위상 차이를 보상할 수 있다.
도 6은 본 발명의 실시예에 따른 클럭 생성 회로(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 클럭 생성 회로(600)는 제 1 분주 클럭 생성기(610), 제 2 분주 클럭 생성기(620), 제 1 동기화기(630) 및 제 2 동기화기(640)를 포함할 수 있다. 상기 제 1 분주 클럭 생성기(610)는 제 1 입력 클럭(INCLK)을 수신하고, 제 1 분주 클럭(DCLK1)을 피드백 받아 상기 제 1 분주 클럭(DCLK1)을 생성할 수 있다. 상기 제 1 분주 클럭 생성기(610)는 제 1 플립플롭(FF61)을 포함할 수 있고, 도 5에 도시된 상기 제 1 분주 클럭 생성기(510)와 실질적으로 동일한 구조를 갖고 실질적으로 동일한 기능을 수행할 수 있다. 상기 제 2 분주 클럭 생성기(620)는 제 2 입력 클럭(INCLKB) 및 상기 제 1 분주 클럭(DCLK1)을 수신하여 제 2 분주 클럭(DCLK2)을 생성할 수 있다. 상기 제 2 분주 클럭 생성기(620)는 제 2 플립플롭(FF62) 및 지연기(621)를 포함할 수 있고, 도 5에 도시된 상기 제 2 분주 클럭 생성기(520)와 실질적으로 동일한 구조를 갖고 실질적으로 동일한 기능을 수행할 수 있다. 상기 제 1 동기화기(630)는 상기 제 2 입력 클럭(INCLKB) 및 상기 제 2 분주 클럭(DCLK2)을 수신하여 제 2 출력 클럭(QCLK)을 생성할 수 있다. 상기 제 1 동기화기(630)는 제 3 플립플롭(FF63)을 포함할 수 있고, 도 5에 도시된 상기 동기화기(530)와 실질적으로 동일한 구조를 갖고 실질적으로 동일한 기능을 수행할 수 있다.
상기 제 2 동기화기(640)는 상기 제 1 입력 클럭(INCLK) 및 상기 제 1 분주 클럭(DCLK1)에 기초하여 제 1 출력 클럭(ICLK)을 생성할 수 있다. 상기 제 2 동기화기(640)는 상기 제 1 분주 클럭(DCLK1)을 상기 제 1 입력 클럭(INCLK)에 동기시켜 상기 제 1 출력 클럭(ICLK)으로 출력할 수 있다. 상기 제 2 동기화기(640)는 상기 제 1 분주 클럭(DCLK1)을 상기 제 1 입력 클럭(INCLK)으로 재정렬(retiming)할 수 있다. 상기 제 2 동기화기(640)는 상기 제 1 동기화기(630)와 함께 상기 제 1 출력 클럭(ICLK)과 상기 제 2 출력 클럭(QCLK)이 정확하게 90도의 위상 차이를 갖도록 상기 제 1 출력 클럭(ICLK)의 생성 시점을 조절할 수 있다. 상기 제 2 동기화기(640)는 제 4 플립플롭(FF64)을 포함할 수 있다. 상기 제 4 플립플롭(FF64)은 클럭 단자로 상기 제 1 입력 클럭(INCLK)을 수신하고, 입력 단자로 상기 제 1 분주 클럭(DCLK1)을 수신하며, 출력 단자로 상기 제 1 출력 클럭(ICLK)을 출력할 수 있다. 상기 제 4 플립플롭(FF64)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지에 동기하여 상기 제 1 분주 클럭(DCLK1)을 상기 제 1 출력 클럭(ICLK)으로 출력할 수 있다. 상기 제 4 플립플롭(FF64)은 상기 제 1 입력 클럭(INCLK)의 라이징 에지에서 상기 제 1 분주 클럭(DCLK1)의 레벨에 따라 변화되는 레벨을 갖는 상기 제 1 출력 클럭(ICLK)을 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 입력 클럭의 라이징 에지에 동기하여 토글하는 제 1 출력 클럭을 생성하는 제 1 클럭 생성기;
    제 2 입력 클럭의 라이징 에지에서 상기 제 1 출력 클럭에 기초하여 변화되는 레벨을 갖는 제 2 출력 클럭을 생성하는 제 2 클럭 생성기; 및
    상기 제 1 클럭 생성기에 의해 발생되는 지연 시간에 대응하는 지연 시간만큼 상기 제 2 출력 클럭 신호를 지연시키는 로드를 포함하는 클럭 생성 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 입력 클럭은 상기 제 2 입력 클럭과 180도의 위상 차이를 갖고, 상기 제 1 출력 클럭은 상기 제 2 출력 클럭과 90도의 위상 차이를 갖는 클럭 생성 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 클럭 생성기는 상기 제 1 입력 클럭의 라이징 에지에서 입력 신호를 상기 제 1 출력 클럭으로 출력하는 제 1 플립플롭; 및
    상기 제 1 출력 클럭을 반전시켜 상기 입력 신호로서 제공하는 인버터를 포함하는 클럭 생성 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 2 클럭 생성기는 상기 제 2 입력 클럭의 라이징 에지에서 상기 제 1 출력 클럭을 상기 제 2 출력 클럭으로 출력하는 제 2 플립플롭을 포함하는 클럭 생성 회로.
  5. 삭제
  6. 제 1 입력 클럭에 기초하여 제 1 분주 클럭을 생성하는 제 1 분주 클럭 생성기;
    제 2 입력 클럭 및 상기 제 1 분주 클럭에 기초하여 제 2 분주 클럭을 생성하는 제 2 분주 클럭 생성기; 및
    상기 제 2 분주 클럭을 상기 제 2 입력 클럭에 동기시켜 제 2 출력 클럭을 생성하는 제 1 동기화기를 포함하는 클럭 생성 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 입력 클럭은 상기 제 2 입력 클럭과 180도의 위상 차이를 갖고, 상기 제 1 분주 클럭은 상기 제 2 분주 클럭과 90도의 위상 차이를 갖는 클럭 생성 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 분주 클럭 생성기는 상기 제 1 입력 클럭의 라이징 에지에 동기하여 입력 신호를 상기 제 1 분주 클럭으로 출력하는 제 1 플립플롭; 및
    상기 제 1 분주 클럭을 반전시켜 상기 입력 신호로서 제공하는 인버터를 포함하는 클럭 생성 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 분주 클럭 생성기는 상기 제 2 입력 클럭의 라이징 에지에 동기하여 상기 제 1 분주 클럭을 상기 제 2 출력 클럭으로 출력하는 제 2 플립플롭을 포함하는 클럭 생성 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제 2 분주 클럭 생성기는 상기 제 2 입력 클럭을 지연시켜 상기 제 2 플립플롭으로 제공하는 지연기를 더 포함하는 클럭 생성 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 동기화기는 상기 제 2 입력 클럭의 라이징 에지에 동기하여 상기 제 2 분주 클럭을 상기 제 2 출력 클럭으로 출력하는 제 3 플립플롭을 포함하는 클럭 생성 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 분주 클럭을 상기 제 1 입력 클럭에 동기시켜 제 1 출력 클럭을 생성하는 제 2 동기화기를 더 포함하는 클럭 생성 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 동기화기는 상기 제 1 입력 클럭의 라이징 에지에 동기하여 상기 제 1 분주 클럭을 상기 제 1 출력 클럭으로 출력하는 제 4 플립플롭을 포함하는 클럭 생성 회로.
  14. 클럭을 수신하여 제 1 입력 클럭 및 제 2 입력 클럭을 생성하는 클럭 버퍼;
    상기 제 1 및 제 2 입력 클럭에 기초하여 제 1 출력 클럭 및 제 2 출력 클럭을 생성하는 클럭 생성 회로; 및
    상기 제 1 및 제 2 출력 클럭에 기초하여 복수의 멀티 페이즈 클럭을 생성하는 지연 고정 루프 회로를 포함하고,
    상기 클럭 생성 회로는,
    상기 제 1 입력 클럭에 기초하여 제 1 분주 클럭을 생성하는 제 분주 1 클럭 생성기;
    상기 제 2 입력 클럭 및 상기 제 1 분주 클럭에 기초하여 제 2 분주 클럭을 생성하는 제 2 분주 클럭 생성기; 및
    상기 제 2 분주 클럭을 상기 제 2 입력 클럭에 동기시켜 상기 제 2 출력 클럭 신호를 생성하는 제 1 동기화기를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 분주 클럭 생성기는 상기 제 1 입력 클럭의 라이징 에지에 동기하여 입력 신호의 레벨에 따라 변화되는 레벨을 갖는 상기 제 1 분주 클럭을 생성하는 제 1 플립플롭; 및
    상기 제 1 분주 클럭을 반전시켜 상기 입력 신호로 제공하는 인버터를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 2 분주 클럭 생성기는 상기 제 2 입력 클럭의 라이징 에지에 동기하여 상기 제 1 분주 클럭의 레벨에 따라 변화되는 레벨을 갖는 상기 제 2 분주 클럭을 생성하는 제 2 플립플롭을 포함하는 반도체 장치.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 동기화기는 상기 제 2 입력 클럭의 라이징 에지에 동기하여 상기 제 2 분주 클럭의 레벨에 따라 변화되는 레벨을 갖는 상기 제 2 출력 클럭을 생성하는 제 3 플립플롭을 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 클럭 생성 회로는 상기 제 1 분주 클럭을 상기 제 1 입력 클럭에 동기시켜 상기 제 1 출력 클럭을 생성하는 제 2 동기화기를 더 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 2 동기화기는 상기 제 1 입력 클럭의 라이징 에지에 동기하여 상기 제 1 분주 클럭의 레벨에 따라 변화되는 레벨을 갖는 상기 제 1 출력 클럭을 생성하는 제 4 플립플롭을 포함하는 반도체 장치.
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