CN108008763A - 时钟发生电路以及使用其的半导体器件和系统 - Google Patents

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Abstract

一种时钟发生电路可以包括第一时钟发生器和第二时钟发生器。第一时钟发生器可以产生同步于第一输入时钟的上升沿切换的第一输出时钟。第二时钟发生器可以基于第二输入时钟和第一输出时钟来产生第二输出时钟。第二输出时钟可以具有基于第一输出时钟而改变的电平，并且可以在第二输入时钟的上升沿处被产生。

Description

时钟发生电路以及使用其的半导体器件和系统
相关申请的交叉引用
本申请要求2016年10月31日在韩国知识产权局提交的申请号为10-2016-0143199的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例一般而言涉及半导体技术，更具体地，涉及时钟发生电路以及使用其的半导体器件和系统。
背景技术
诸如计算机系统的电子装置可以包括大量的电子组件。计算机系统可以包括许多基于半导体的电子组件。这些半导体器件可以同步于时钟信号来传输和/或接收数据信号。计算机系统的电子组件之间的数据通信可以是串行的或并行的。为了在较短时间段内处理大量数据，半导体器件可以通过使用串行通信来从另一个半导体器件接收串行数据，然后可以将串行数据转换为并行数据。此外，半导体器件可以将并行数据转换为串行数据，以将数据输出到另一个半导体器件。即，每个半导体器件可以包括将并行数据转换为串行数据的串行器，以使用串行通信方法通过数据总线来传输数据。
一般而言，串行器具有同步于时钟信号的边沿来依次输出多个数据信号的配置。由于计算机系统和半导体器件的当前趋势朝着高速操作的方向，所以使用高速系统时钟。为了改善高速器件中的操作精度，半导体器件可以通过划分系统时钟频率来产生多相时钟。半导体器件可以针对单数据速率操作产生同步于系统时钟的上升沿而切换的多相时钟，并且可以针对双数据速率操作产生同步于系统时钟的上升沿和下降沿而切换的多相时钟。
发明内容
在一个实施例中，时钟发生电路可以包括第一时钟发生器和第二时钟发生器。第一时钟发生器可以产生同步于第一输入时钟的上升沿切换的第一输出时钟。第二时钟发生器可以在第二输入时钟的上升沿处产生具有基于第一输出时钟而改变的电平的第二输出时钟。
在一个实施例中，时钟发生电路可以包括第一分频时钟发生器、第二分频时钟发生器以及第一同步器。第一分频时钟发生器可以基于第一输入时钟来产生第一分频时钟。第二分频时钟发生器可以基于第二输入时钟和第一分频时钟来产生第二分频时钟。第一同步器可以通过将第二分频时钟与第二输入时钟同步来产生第二输出时钟。
在一个实施例中，半导体器件可以包括时钟缓冲器、时钟发生电路以及延迟锁定环电路。时钟缓冲器可以接收时钟并且产生第一输入时钟和第二输入时钟。时钟发生电路可以基于第一输入时钟和第二输入时钟来产生第一输出时钟和第二输出时钟。延迟锁定环电路可以基于第一输出时钟和第二输出时钟来产生多个多相时钟。时钟发生电路可以包括第一分频时钟发生器和第二分频时钟发生器。第一分频时钟发生器可以基于第一输入时钟来产生第一分频时钟。第二分频时钟发生器可以基于第二输入时钟和第一分频时钟来产生第二分频时钟。
附图说明
图1是图示根据实施例的系统的示例性配置的示图。
图2是图示根据实施例的半导体器件的示例性配置的示图。
图3是图示根据实施例的时钟发生电路的示例性配置的示图。
图4a是被提供用于帮助解释时钟发生电路的操作的时序图的示例代表。
图4b是根据实施例的被提供用于帮助解释时钟发生电路的操作的时序图的示例代表。
图5是图示根据实施例的时钟发生电路的示例性配置的示图。
图6是图示根据实施例的时钟发生电路的示例性配置的示图。
具体实施方式
下面将参考附图通过实施例的各种示例来描述时钟发生电路以及使用其的半导体器件和系统。
图1是图示根据实施例的系统1的示例性配置的示图。在图1中，系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以是彼此通信的电子组件。在实施例中，第一半导体器件110可以是主器件，而第二半导体器件120可以是在第一半导体器件110的控制下操作的从器件。例如，第一半导体器件110可以是主机设备。第一半导体器件110可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)或数字信号处理器(DSP)。此外，第一半导体器件110可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))以片上系统(SOC)的形式来实现。第二半导体器件120可以是存储器。这里，存储器的示例可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，而非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除和可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
第一半导体器件110和第二半导体器件120可以通过第一信号传输线131和第二信号传输线132彼此耦接。第一信号传输线131和第二信号传输线132可以是沟道、链路或总线。第一信号传输线131可以是用于传输数据DQ的数据传输线或数据总线。第二信号传输线132可以是用于传输时钟CLK/CLKB的时钟传输线或时钟总线。
第一半导体器件110可以包括多个传输电路111和113以及多个接收电路112和114。传输电路111可以是数据传输电路。传输电路111可以通过第一信号传输线131将数据DQ从第一半导体器件110传输到第二半导体器件120。接收电路112可以是数据接收电路。接收电路112可以从第二半导体器件120接收通过第一信号传输线131传输的数据DQ。传输电路113可以是时钟传输电路。传输电路113可以通过第二信号传输线132将时钟CLK/CLKB从第一半导体器件110传输到第二半导体器件120。时钟CLK/CLKB可以包括外部时钟、系统时钟或数据选通信号。接收电路114可以是时钟接收电路。接收电路114可以从第二半导体器件120接收通过第二信号传输线132传输的时钟CLK/CLKB。
类似地，第二半导体器件120可以包括多个传输电路121和123以及多个接收电路122和124。传输电路121可以是数据传输电路。传输电路121可以通过第一信号传输线131将数据DQ从第二半导体器件120传输到第一半导体器件110。接收电路122可以是数据接收电路。接收电路122可以从第一半导体器件110接收通过第一信号传输线131传输的数据DQ。传输电路123可以是时钟传输电路。传输电路123可以通过第二信号传输线132将时钟CLK/CLKB从第二半导体器件120传输到第一半导体器件110。接收电路124可以是时钟接收电路。接收电路124可以从第一半导体器件110接收通过第二信号传输线132传输的时钟CLK/CLKB。
接收电路114和124可以基于通过第二信号传输线132传输的时钟CLK/CLKB来产生多相时钟MCLK<0:n>。接收电路114和124可以将多相时钟MCLK<0:n>提供给接收电路112和122。接收电路112和122可以基于多相时钟MCLK<0:n>来接收通过第一信号传输线131传输的数据DQ。
图2是图示根据实施例的半导体器件200的示例性配置的示图。半导体器件200的概念可以应用于图1所示的接收电路114和124。在图2中，半导体器件200可以接收从外部设备传输的时钟CLK和CLKB，并且可以产生具有不同相位的多个多相时钟MCLK<0:n>。半导体器件200可以包括时钟缓冲器210、时钟发生电路220以及延迟锁定环电路230。时钟缓冲器210可以缓冲从外部设备传输的时钟CLK和CLKB，并且可以产生输入时钟信号INCLK和INCLKB。例如，从外部设备传输的时钟CLK和CLKB可以是外部时钟或系统时钟，并且可以是差分时钟。时钟缓冲器210可以缓冲时钟CLK和互补时钟CLKB，并且可以产生第一输入时钟INCLK和第二输入时钟INCLKB。类似于时钟CLK和互补时钟CLKB，第一输入时钟INCLK和第二输入时钟INCLKB可以是互补的时钟信号。因此，第一输入时钟INCLK和第二输入时钟INCLKB可以具有180度的相位差。
时钟发生电路220可以基于第一输入时钟INCLK和第二输入时钟INCLKB来产生第一输出时钟ICLK和第二输出时钟QCLK。时钟发生电路220可以通过分频第一输入时钟INCLK和第二输入时钟INCLKB来产生第一输出时钟ICLK和第二输出时钟QCLK。第一输出时钟ICLK和第二输出时钟QCLK可以具有比第一输入时钟INCLK和第二输入时钟INCLKB低的频率。例如，第一输出时钟ICLK和第二输出时钟QCLK可以具有为第一输入时钟INCLK和第二输入时钟INCLKB的周期两倍大的周期长度。第一输出时钟ICLK和第二输出时钟QCLK可以具有相位差，例如90度的相位差。第一输出时钟ICLK可以具有领先第二输出时钟QCLK的相位的相位。
延迟锁定环电路230可以基于第一输出时钟ICLK和第二输出时钟QCLK来产生多个多相时钟MCLK<0:n>。延迟锁定环电路230可以基于第一输出时钟ICLK和第二输出时钟QCLK来产生具有相同相位差的多个多相时钟MCLK<0:n>。
图3是图示根据实施例的时钟发生电路300的示例性配置的示图。时钟发生电路300的概念可以应用于图2所示的时钟发生电路220。在图3中，时钟发生电路300可以接收第一输入时钟INCLK和第二输入时钟INCLKB，并且可以产生第一输出时钟ICLK和第二输出时钟QCLK。时钟发生电路300可以通过分频第一输入时钟INCLK和第二输入时钟INCLKB来产生第一输出时钟ICLK和第二输出时钟QCLK。第一输出时钟ICLK和第二输出时钟QCLK可以具有为第一输入时钟INCLK和第二输入时钟INCLKB的周期长度两倍大的周期长度。第一输入时钟INCLK和第二输入时钟INCLKB可以具有180度的相位差，而第一输出时钟ICLK和第二输出时钟QCLK可以具有90度的相位差。
时钟发生电路300可以包括第一时钟发生器310和第二时钟发生器320。第一时钟发生器310可以基于第一输入时钟INCLK来产生第一输出时钟ICLK。第一时钟发生器310可以产生同步于第一输入时钟INCLK的上升沿切换的第一输出时钟ICLK。第一时钟发生器310可以在第一输入时钟INCLK的上升沿处产生具有基于第一输出时钟ICLK的电平而改变的电平的第一输出时钟ICLK。这里，术语“电平”可以是脉冲幅值，诸如时钟信号的电压电平。第二时钟发生器320可以基于第二输入时钟INCLKB和第一输出时钟ICLK来产生第二输出时钟QCLK。第二时钟发生器320可以在第二输入时钟INCLKB的上升沿处产生具有基于第一输出时钟ICLK的电平而改变的电平的第二输出时钟QCLK。
在图3中，第一时钟发生器310可以包括第一触发器FF31和反相器INV31。第一触发器FF31可以在第一输入时钟INCLK的上升沿处接收输入信号并且产生具有基于输入信号的电平而改变的电平的第一输出时钟ICLK。第一触发器FF31可以通过时钟端子接收第一输入时钟INCLK并且通过输入端子接收输入信号，以及可以通过输出端子输出第一输出时钟ICLK。第一触发器FF31可以同步于第一输入时钟INCLK的上升沿来将输入信号输出作为第一输出时钟ICLK。反相器INV31可以将第一输出时钟ICLK反相并且产生输入信号。反相器INV31可以将输入信号提供给第一触发器FF31。输入信号可以与第一输出时钟ICLK具有180度的相位差。输入信号可以是第一输出时钟ICLK的互补信号。第一输出时钟ICLK和输入信号的电平可以在第一输入时钟INCLK的每个上升沿处被改变。因此，第一触发器FF31可以产生具有在第一输入时钟INCLK的每个上升沿处改变的电平的第一输出时钟ICLK。换言之，第一触发器FF31可以产生在第一输入时钟INCLK的每个上升沿处切换的第一输出时钟ICLK。
第二时钟发生器320可以包括第二触发器FF32。第二触发器FF32可以在第二输入时钟INCLKB的上升沿处接收第一输出时钟ICLK并且产生具有根据第一输出时钟ICLK的电平而改变的电平的第二输出时钟QCLK。第二触发器FF32可以通过时钟端子接收第二输入时钟INCLKB并且通过输入端子接收第一输出时钟ICLK，以及可以通过输出端子输出第二输出时钟QCLK。第二触发器FF32可以同步于第二输入时钟INCLKB的上升沿来将第一输出时钟ICLK输出作为第二输出时钟QCLK。由于第二输入时钟INCLKB可以具有为第一输出时钟ICLK的频率两倍大的频率，因此第二输出时钟QCLK可以具有滞后于第一输出时钟ICLK 90度的相位。与第一时钟发生器310的第一触发器FF31不同，在第二时钟发生器320中，第二触发器FF32可以不接收其输出信号(即，第二触发器FF32的输出信号不被反馈到第二触发器FF32的输入端子)。第二时钟发生器320可以基于由第一时钟发生器310产生的第一输出时钟ICLK来产生第二输出时钟QCLK。因此，即使当在第一输入时钟INCLK和第二输入时钟INCLKB的至少一个中出现噪声或毛刺时，第一输出时钟ICLK的相位可以总是领先第二输出时钟QCLK的相位。
在图3中，第二时钟发生器320还可以包括负载321。产生第二输出时钟QCLK的时间点可以根据负载321而改变。负载321可以将第二输出时钟QCLK延迟。负载321可以被提供以使产生第一输出时钟ICLK和第二输出时钟QCLK所需的时间相等。第一输出时钟ICLK可以通过由反相器INV31和第一触发器FF31将第一输入时钟INCLK延迟来产生。相反，由于第二输出时钟QCLK通过接收第一输出时钟ICLK来产生，因此第一输出时钟ICLK和第二输出时钟QCLK之间的相位差可能不是正好90度。负载321可以具有用于延迟第二输出时钟QCLK的阻抗值，使得负载321的延迟量基于通过反相器INV31和第一触发器FF31的延迟量来确定。例如，通过负载321的延迟时间可以对应于通过第一触发器FF31和反相器INV31的延迟时间。因此，负载321可以执行相位控制，使得第一输出时钟ICLK和第二输出时钟QCLK具有精确的90度相位差。例如，负载321可以包括电阻器元件或电容器元件。负载321的一端可以耦接到产生第二输出时钟QCLK的节点，而负载321的另一端可以是浮置的。
图4a是被提供用于帮助解释时钟发生电路的操作的时序图的示例代表，而图4b是被提供用于帮助解释图3所示的时钟发生电路300的操作的时序图的示例代表。时钟发生电路的示例从第一输入时钟INCLK产生第一输出时钟ICLK，并且从第二输入时钟INCLKB产生第二输出时钟QCLK。即，第一输出时钟ICLK和第二输出时钟QCLK彼此独立地产生。因此，在第一输入时钟INCLK和第二输入时钟INCLKB的任何一个中出现噪声或毛刺的情况下，可能导致第一输出时钟ICLK和第二输出时钟QCLK的相位被反转的故障。例如，在第二输入时钟INCLKB中出现毛刺的情况下(如图4a所示)，第二输出时钟QCLK的相位可以在不期望的时间点被改变，并且以领先第一输出时钟ICLK的相位而结束。
在根据实施例的时钟发生电路300中，通过基于第一输出时钟ICLK来产生第二输出时钟QCLK，可以防止如图4a所示的故障。在图4b中，当在第二输入时钟INCLKB中出现毛刺时，由于第一输出时钟ICLK处于高电平，因此第二时钟发生器320可以将第二输出时钟QCLK转变为高电平。在第二输入时钟INCLKB的下一个上升沿处，由于第一输出时钟ICLK仍处于高电平，因此第二时钟发生器320可以不改变第二输出时钟QCLK的电平。因此，第二输出时钟QCLK可以处于高电平，直到第二输入时钟INCLKB的下一个上升沿，以及第一输出时钟ICLK的相位仍然可以领先第二输出时钟QCLK的相位。
图5是图示根据实施例的时钟发生电路500的示例性配置的示图。在图5中，时钟发生电路500可以包括第一分频时钟发生器510、第二分频时钟发生器520以及同步器530。第一分频时钟发生器510可以基于第一输入时钟INCLK来产生第一分频时钟DCLK1。第一分频时钟DCLK1可以被提供作为第一输出时钟ICLK。第一分频时钟DCLK1可以被反馈到第一分频时钟发生器510的输入端子，并且第一分频时钟发生器510基于第一输入时钟INCLK和反馈第一分频时钟DCLK1来产生第一输出时钟ICLK。第一分频时钟发生器510可以产生在第一输入时钟INCLK的每个上升沿处切换的第一输出时钟ICLK。第一分频时钟发生器510可以在第一输入时钟INCLK的上升沿处根据第一分频时钟DCLK1的电平来改变第一分频时钟DCLK1的电平。
第二分频时钟发生器520可以基于第二输入时钟INCLKB和第一分频时钟DCLK1来产生第二分频时钟DCLK2。第一输入时钟INCLK和第二输入时钟INCLKB可以具有180度的相位差。第一分频时钟DCLK1和第二分频时钟DCLK2可以具有为第一输入时钟INCLK和第二输入时钟INCLKB的周期两倍大的周期长度。第一分频时钟DCLK1和第二分频时钟DCLK2可以具有90度的相位差。第二分频时钟发生器520可以产生在第二输入时钟INCLKB的每个上升沿处切换的第二分频时钟DCLK2。第二分频时钟发生器520可以在第二输入时钟INCLKB的上升沿处根据第一分频时钟DCLK1的电平来改变第二分频时钟DCLK2的电平。
同步器530可以基于第二输入时钟INCLKB和第二分频时钟DCLK2来产生第二输出时钟QCLK。同步器530可以通过将第二分频时钟DCLK2与第二输入时钟INCLKB同步来输出第二输出时钟QCLK。同步器530可以基于第二输入时钟INCLKB来重新定时第二分频时钟DCLK2，使得第一输出时钟ICLK和第二输出时钟QCLK具有90度的相位差。同步器530可以是用于代替图3所示的负载321的电路。
在图5中，分频时钟发生器510可以包括第一触发器FF51和反相器INV51。第一触发器FF51可以通过时钟端子接收第一输入时钟INCLK并且通过输入端子接收输入信号，以及可以通过输出端子输出第一分频时钟DCLK1。第一触发器FF51可以同步于第一输入时钟INCLK的上升沿来将输入信号输出作为第一分频时钟DCLK1。反相器INV51可以将第一分频时钟DCLK1反相并且产生输入信号。由于第一分频时钟DCLK1由反相器INV51来反相，然后被提供给第一触发器FF51，因此第一分频时钟发生器510可以产生在第一输入时钟INCLK的每个上升沿处切换的第一分频时钟DCLK1。
第二分频时钟发生器520可以包括第二触发器FF52。第二触发器FF52可以通过时钟端子接收第二输入时钟INCLKB并且通过输入端子接收第一分频时钟DCLK1，以及可以通过输出端子输出第二分频时钟DCLK2。第二触发器FF52可以同步于第二输入时钟INCLKB的上升沿来将第一分频时钟DCLK1输出作为第二分频时钟DCLK2。因此，第二分频时钟发生器520可以在第二输入时钟INCLKB的上升沿处产生具有根据第一分频时钟DCLK1的电平而改变的电平的第二分频时钟DCLK2。第二分频时钟发生器520还可以包括延迟器521。延迟器521可以将输入到第二触发器FF52的第二输入时钟INCLKB延迟。产生第二分频时钟DCLK2的时间点可以根据延迟器521而改变。
同步器530可以包括第三触发器FF53。第三触发器FF53可以通过时钟端子接收第二输入时钟INCLKB并且通过输入端子接收第二分频时钟DCLK2，以及可以通过输出端子输出第二输出时钟QCLK。第三触发器FF53可以同步于第二输入时钟INCLKB的上升沿来将第二分频时钟DCLK2输出作为第二输出时钟QCLK。第三触发器FF53可以在第二输入时钟INCLKB的上升沿处产生具有根据第二分频时钟DCLK2的电平而改变的电平的第二输出时钟QCLK。第三触发器FF53可以通过基于第二输入时钟INCLKB的相位重新定时由第二触发器FF52产生的第二分频时钟DCLK2来产生第二输出时钟QCLK。同步器530可以补偿可以由第二分频时钟发生器520和第一分频时钟发生器510的结构不对称而引起的第一输出时钟ICLK和第二输出时钟QCLK的相位差。
图6是图示根据实施例的时钟发生电路600的示例性配置的示图。在图6中，时钟发生电路600可以包括第一分频时钟发生器610、第二分频时钟发生器620、第一同步器630以及第二同步器640。第一分频时钟发生器610可以接收第一输入时钟INCLK和从第一分频时钟发生器610的输出端子反馈的第一分频时钟DCLK1，并且可以产生第一分频时钟DCLK1。第一分频时钟发生器610可以包括第一触发器FF61。第一分频时钟发生器610可以具有与图5所示的第一分频时钟发生器510基本相同的配置并且执行与图5所示的第一分频时钟发生器510基本相同的功能。第二分频时钟发生器620可以接收第二输入时钟INCLKB和第一分频时钟DCLK1，并且可以产生第二分频时钟DCLK2。第二分频时钟发生器620可以包括第二触发器FF62和延迟器621。第二分频时钟发生器620可以具有与图5所示的第二分频时钟发生器520基本相同的配置并且执行与图5所示的第二分频时钟发生器520基本相同的功能。第一同步器630可以接收第二输入时钟INCLKB和第二分频时钟DCLK2，并且可以产生第二输出时钟QCLK。第一同步器630可以包括第三触发器FF63。第一同步器630可以具有与图5所示的同步器530基本相同的配置并且执行与图5所示的同步器530基本相同的功能。
第二同步器640可以基于第一输入时钟INCLK和第一分频时钟DCLK1来产生第一输出时钟ICLK。第二同步器640可以通过将第一分频时钟DCLK1与第一输入时钟INCLK同步来输出第一输出时钟ICLK。第二同步器640可以基于第一输入时钟INCLK来重新定时第一分频时钟DCLK1。第二同步器640可以与第一同步器630合作来控制产生第一输出时钟ICLK的时间点，使得第一输出时钟ICLK和第二输出时钟QCLK具有精确的90度相位差。第二同步器640可以包括第四触发器FF64。第四触发器FF64可以通过时钟端子接收第一输入时钟INCLK并且通过输入端子接收第一分频时钟DCLK1，以及可以通过输出端子输出第一输出时钟ICLK。第四触发器FF64可以同步于第一输入时钟INCLK的上升沿来将第一分频时钟DCLK1输出作为第一输出时钟ICLK。第四触发器FF64可以在第一输入时钟INCLK的上升沿处产生具有根据第一分频时钟DCLK1的电平而改变的电平的第一输出时钟ICLK。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文所描述的时钟发生电路以及使用其的半导体器件和系统不应该基于所描述的实施例来限制。

Claims (20)

1.一种时钟发生电路，包括：
第一时钟发生器，被配置为产生同步于第一输入时钟的上升沿切换的第一输出时钟；以及
第二时钟发生器，被配置为在第二输入时钟的上升沿处产生具有基于第一输出时钟而改变的电平的第二输出时钟。
2.根据权利要求1所述的时钟发生电路，其中，第一输入时钟与第二输入时钟具有180度的相位差，而第一输出时钟与第二输出时钟具有90度的相位差。
3.根据权利要求1所述的时钟发生电路，其中，第一时钟发生器包括：
第一触发器，被配置为在第一输入时钟的上升沿处将输入信号输出作为第一输出时钟；以及
反相器，被配置为通过将第一输出时钟反相来提供输入信号。
4.根据权利要求3所述的时钟发生电路，其中，第二时钟发生器包括：
第二触发器，被配置为在第二输入时钟的上升沿处将第一输出时钟输出作为第二输出时钟。
5.根据权利要求4所述的时钟发生电路，还包括负载，被配置为将第二输出时钟延迟，其中，由负载增加的延迟时间对应于由第一触发器和反相器增加的延迟时间。
6.一种时钟发生电路，包括：
第一分频时钟发生器，被配置为基于第一输入时钟来产生第一分频时钟；
第二分频时钟发生器，被配置为基于第二输入时钟和第一分频时钟来产生第二分频时钟；以及
第一同步器，被配置为通过将第二分频时钟与第二输入时钟同步来产生第二输出时钟。
7.根据权利要求6所述的时钟发生电路，其中，第一输入时钟与第二输入时钟具有180度相位差，而第一分频时钟与第二分频时钟具有90度的相位差。
8.根据权利要求6所述的时钟发生电路，其中，第一分频时钟发生器包括：
第一触发器，被配置为同步于第一输入时钟的上升沿来将输入信号输出作为第一分频时钟；以及
反相器，被配置为将第一分频时钟反相，以及然后提供反相的第一分频时钟作为输入信号。
9.根据权利要求6所述的时钟发生电路，其中，第二分频时钟发生器包括第二触发器，被配置为同步于第二输入时钟的上升沿来将第一分频时钟输出作为第二分频时钟。
10.根据权利要求9所述的时钟发生电路，其中，第二分频时钟发生器还包括延迟器，被配置为将第二输入时钟延迟，以及然后将延迟的第二输入时钟提供给第二触发器。
11.根据权利要求6所述的时钟发生电路，其中，第一同步器包括第三触发器，被配置为同步于第二输入时钟的上升沿来将第二分频时钟输出作为第二输出时钟。
12.根据权利要求6所述的时钟发生电路，还包括第二同步器，被配置为通过将第一分频时钟与第一输入时钟同步来产生第一输出时钟。
13.根据权利要求12所述的时钟发生电路，其中，第二同步器包括第四触发器，被配置为同步于第一输入时钟的上升沿来将第一分频时钟输出作为第一输出时钟。
14.一种半导体器件，包括：
时钟缓冲器，被配置为接收时钟并且产生第一输入时钟和第二输入时钟；
时钟发生电路，被配置为基于第一输入时钟和第二输入时钟来产生第一输出时钟和第二输出时钟；以及
延迟锁定环电路，被配置为基于第一输出时钟和第二输出时钟来产生多个多相时钟，时钟发生电路包括：
第一分频时钟发生器，被配置为基于第一输入时钟来产生第一分频时钟；以及
第二分频时钟发生器，被配置为基于第二输入时钟和第一分频时钟来产生第二分频时钟。
15.根据权利要求14所述的半导体器件，其中，第一分频时钟发生器包括：
第一触发器，被配置为同步于第一输入时钟的上升沿来产生具有根据输入信号的电平而改变的电平的第一分频时钟；以及
反相器，被配置为将第一分频时钟反相，以及然后提供反相的第一分频时钟作为输入信号。
16.根据权利要求14所述的半导体器件，其中，第二分频时钟发生器包括第二触发器，被配置为同步于第二输入时钟的上升沿来产生具有根据第一分频时钟的电平而改变的电平的第二分频时钟。
17.根据权利要求14所述的半导体器件，其中，时钟发生电路还包括第一同步器，被配置为通过将第二分频时钟与第二输入时钟同步来产生第二输出时钟。
18.根据权利要求17所述的半导体器件，其中，第一同步器包括第三触发器，被配置为同步于第二输入时钟的上升沿来产生具有根据第二分频时钟的电平而改变的电平的第二输出时钟。
19.根据权利要求14所述的半导体器件，其中，时钟发生电路还包括第二同步器，被配置为通过将第一分频时钟与第一输入时钟同步来产生第一输出时钟。
20.根据权利要求19所述的半导体器件，其中，第二同步器包括第四触发器，被配置为同步于第一输入时钟的上升沿来产生具有根据第一分频时钟的电平而改变的电平的第一输出时钟。
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