CN105656461A - 延迟线电路 - Google Patents

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Abstract

本发明提供了一种延迟线电路，包括被配置为接收输入信号并且提供第一输出信号的多个延迟单元。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继输入信号。相位内插单元包括基于从延迟线控制器接收的第二指令选择性地在相位内插单元中添加速度控制单元的偏移单元。相位内插单元进一步被配置为接收第一输出信号并提供第二输出信号。本发明还提供了延迟线电路的操作方法。

Description

延迟线电路
技术领域
本发明总体涉及集成电路，更具体地，涉及延迟电路。
背景技术
延迟元件是一些集成电路和系统中的时钟分配网络的构造块。延迟元件用于限定数据在这些系统内传输(movement)的时间基准。可变延迟元件是用于在高速数字集成电路中进行精细、精确和准确的脉冲延迟(或相位)控制的基于反相器的电路。为了实现范围较宽的延迟或相位调整，可变延迟元件被是实现为反相器链。反相器链被称为延迟线。
在许多集成电路中，在诸如DLL(延迟锁相环)、TDC(时间-数字转换器)、VCO(压控振荡器)、脉宽控制环(PWCL)等的系统中使用延迟线。在这些应用中，可变延迟元件被用于精确和准确的脉冲时间基准。
双数据率电路(在时钟信号的上升沿和下降沿均传送数据)也使用延迟线或延迟数据或时钟延迟来在数据传输中实现适当的信号定时。延迟线提供了用于调整输入信号延迟的线性步进(linearstep)。然而，在一些情况下，不一致的延迟步长变化增加了时钟抖动。
发明内容
根据本发明的一个方面，提供了一种延迟线线路，包括：多个延迟单元，被配置为基于来自延迟线控制器的第一指令来接收输入信号，选择性地反转或中继输入信号，并且产生第一输出信号；以及相位内插器，配置为基于来自延迟线控制器的第二指令来选择性地在相位内插器中添加速度控制单元，其中，相位内插单元进一步被配置为接收第一输出信号并且产生第二输出信号。
优选地，多个延迟单元中指定数量的延迟单元被配置为基于来自延迟线控制器的第一指令来延迟输入信号以产生第一输出信号。
优选地，延迟线控制器被配置为基于输入信号经过多个延迟单元中的奇数个还是偶数个延迟单元的判断来生成第二指令。
优选地，速度控制单元包括电容元件。
优选地，该延迟线电路还包括：工艺感测电路，被配置为提供表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量的工艺感测输出。
优选地，相位内插单元被配置为基于工艺感测输出来选择性地添加速度控制单元。
优选地，在细调模式中，相位内插单元被配置为使得第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。
优选地，指定的时间延迟在大约2皮秒(ps)到大约3ps的范围内。
优选地，相位内插单元包括：第一相位单元，被配置为提供具有第一相位的第一相位输出；以及第二相位单元，被配置为提供具有第二相位的第二相位输出。
优选地，第一相位单元包括被配置为具有第一可变电流输出的第一可变反相器，而第二相位单元包括被配置为具有第二可变电流输出的第二可变反相器。
优选地，第二相位单元还包括连接至第二可变反相器的两个反相器。
优选地，速度控制单元选择性地连接在两个反相器之间。
优选地，基于来自延迟线控制器的第三指令一起控制第一可变电流输出和第二可变电流输出，以提供具有范围在第一相位到第二相位之间的第三相位的第二输出。
根据本发明的另一方面，提供了一种方法，包括：基于来自延迟线控制器的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号；将第一输出信号发送给相位内插单元，相位内插单元被配置为接收第一输出信号并且提供第二输出信号；以及基于来自延迟线控制器的第二指令，选择性地在相位内插单元中添加速度控制单元。
优选地，该方法还包括：基于来自延迟线控制器的第一指令，使用多个延迟单元中指定数量的延迟单元产生第一输出信号。
优选地，第二指令取决于输入信号经过奇数个还是偶数个延迟单元的判断。
优选地，选择性地添加速度控制单元包括选择性地添加电容元件。
优选地，使相位内插单元基于来自延迟线控制器的第三指令来选择性地添加速度控制单元，其中，第三指令基于工艺感测输出，工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量。
优选地，该方法还包括：使第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。
根据本发明的又一方面，提供了一种延迟线电路，包括：多个延迟单元，被配置为接收输入信号并且提供第一输出信号，多个延迟单元被配置为基于来自延迟线控制器的第一指令来选择性地反转或中继输入信号；工艺感测电路，被配置为提供工艺感测输出，工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量；以及相位内插单元，包括：第一相位单元，被配置为提供具有第一相位的第一相位输出；第二相位单元，被配置为提供具有第二相位的第二相位输出；和偏移单元，被配置为基于来自延迟线控制器的第二指令和第三指令来选择性地在第二相位单元中添加速度控制单元，其中第二指令取决于输入信号经过奇数个还是偶数个延迟单元的判断，而第三指令取决于工艺感测输出，其中，相位内插单元被配置为接收第一输出信号并且提供第二输出信号。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A是根据一些实施例的示例性延迟线电路。
图1B是根据一些实施例的图1A中的相位内插器的输入和输出信号的示例性曲线。
图2是根据一些实施例的示例性延迟线电路。
图3A和图3B是根据一些实施例的示例性工艺感测电路。
图4是根据一些实施例的图1A中的示例性延迟线电路的步进延迟的曲线。
图5是根据一些实施例的用于示例性延迟线电路的操作方法的流程图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
高速同步集成电路(诸如微处理器和存储器)在操作中具有严格一致的时钟信号。例如，双数据率(DDR)同步动态随机存取存储器(SDRAM)是时钟同步受到严格控制的应用。在一些实施例中，在系统上并行放置DDR-SDRAM部件来为数据传送提供较宽的带宽。这帮助确保数据位对齐，每个部件使用时钟同步电路来使部件的输出与系统时钟一致。
随着DDR应用在芯片上系统设计中变得越来越流行，一些DDR系统(例如，DDR4系统)能够是吸纳大约3.2GHz的数据速率。DDR系统使用延迟线和延迟数据或时钟延迟来在数据传输中实现适当的信号定时。延迟线提供了用于调整所接收输入信号延迟的线性步进。不一致的延迟步进变化增加了时钟抖动。抖动是在输入相位恒定时输出上的相位误差量，其对输出信号引入噪声。
通常通过粗调整和细调整来调节高速DDR系统中的信号延迟。一些高速DDR系统引入梯级，其通常具有6至8皮秒范围内的步进。然而，6至8皮秒范围内的步进延迟引入了抖动，不仅由于延迟的大小而且还由于每一步延迟之间的显著变化。
图1A是根据一些实施例的示例性延迟线电路100。延迟线电路100被配置为提供通过延迟线控制器101数字控制的可调延迟。延迟线电路100被配置为提供足够大的延迟来用于低速应用以及提供足够小的延迟来用于高速应用。例如，在一些实施例中，延迟线电路100能够为低速或低频信号(信号频率为大约800MHz或更低)至高速或高频信号(信号频率为大约3200MHz或更高)以及它们之间的任何信号提供可调延迟。
延迟线电路100包括延迟线控制器101、延迟单元102a、102b、…、102n(统称为“延迟单元102”，并且在图1A中没有示出102n)和相位内插器105。延迟线电路100包括n个延迟单元102，其中n是正整数。延迟单元102接收输入信号106并通过延迟输入信号106来改变输入信号106以产生第一输出信号107。在一些实施例中，延迟单元102选择性地反转输入信号106以产生第一输出信号107。在一些实施例中，延迟线控制器101选择性地使输入信号106被特定数量的延迟单元102接收、处理和输出以产生第一输出信号107。
在一些实施例中，每个延迟单元102都包括用于反转输入信号106的两个反相器103(在图1A中为一个上反相器和一个下反相器，它们均由相同的标号标示，例如103a、103b、103c等)以及用于中继输入信号106的传输门104(例如，104a，104b和104c等)。例如，假设输入信号106具有数据高(即，H)相位，其在给定时间具有上升沿。假设延迟线控制器101具有使输入信号106延迟多少的指令，延迟线控制器101控制输入信号106通过多少个延迟单元102。例如，基于指令，通过延迟线控制器101来控制每个传输门104的控制信号SEL和SELB。基于从延迟线控制器101接收到的指令，通过指定数量的延迟单元102来接收、处理和输出输入信号106以产生第一输出信号107。该指令基于预计的多个信号路径的延迟差或在一些实施例中所需要的附加延迟。
例如，如果延迟线控制器101具有使得输入信号106被传输通过延迟单元102a和102b的指令，则第二延迟单元102b的控制信号SEL和SELB被设置为使能传输门104b，而其他延迟单元102的控制信号SEL和SELB被设置为使其他传输门104无效。输入信号106通过延迟单元102的上反相器103a从H相位反转到具有下降沿的数据低(即，L)相位并且通过延迟单元102b的传输门104b在同一相位(即，L相位)中中继回到延迟单元102a。然后，延迟单元102a的下反相器103a将输入信号106再次从L相位反转到H相位，从而提供第一输出信号107。在该实例中，第一输出信号107经过两个延迟单元102a和102b而延迟。
可选地，如果延迟线控制器101具有使输入信号106传输通过延迟单元102a、102b和102c的指令，则第三延迟单元102c的控制信号SEL和SELB被设置为使能传输门104c，而其他延迟单元102的控制信号SEL和SELB被设置为使其他传输门104无效。输入信号106通过延迟单元102a的上反相器103a从H相位反转到L相位、通过延迟单元102b的上反相器103b从L相位反转到H相位，并且通过延迟单元102c的传输门104c在同一相位中(例如，H相位)中继回到延迟单元102b。然后，延迟单元102b的下反相器103b将输入信号从H相位反转到L相位，并且延迟单元102a的下反相器103a将输入信号从L相位反转到H相位。因此产生第一输出信号107。如果与经过延迟单元102a至102b的前一实例相比，则经过延迟单元102至102c的第一输出信号107被进一步延迟，这是因为输入信号经过三个延迟单元102a、102b和102c而非两个延迟单元102a和102b。
相位内插器105被配置为在相位内插器105的输入端处接收第一输出信号107作为输入信号111。相位内插器105还被配置为从相位内插器105的输出端输出第二输出信号116。
在一些实施例中，相位内插器105包括第一相位单位108和第二相位单元109。在一些实施例中，第一相位单元108提供具有第一相位的第一相位输出112。在一些实施例中，第一相位单元108包括第一可变反相器117。在一些实施例中，第一可变反相器117提供具有第一可变电流输出I1的第一相位输出112。
在一些实施例中，第二相位单元109提供具有第二相位的第二相位输出115。在一些实施例中，第二相位单元109包括两个反相器119和120以及第二可变反相器118。在一些实施例中，第二可变反相器118提供具有第二可变电流输出I2的第二相位输出115。反相器119和120为相位内插器105的输入信号111添加延迟，并且提供第二可变反相器118的输入信号114。在一些实施例中，如下面参照图1B描述的，可以通过控制第一和第二可变反相器117和118来细调第一相位输出112和第二相位输出115之间的相位差。在一些实施例中，来自两个反相器119和120的延迟大约与来自一个延迟单元102中的两个反相器103的延迟相同。在这种情况下，来自相位内插器105的细调的总延迟变化与通过添加一个延迟单元102的粗调的一步延迟变化相同。在一些实施例中，来自相位内插器105的细调的总延迟变化与通过添加一个延迟单元102的粗调的一步延迟变化不同。
在一些实施例中，第一可变反相器117和第二可变反相器118包括多个并联的反相器，诸如八个反相器。在一些实施例中，第一可变反相器117和第二可变反相器118中的至少一个包括多于或少于八个的反相器。随着每个可变反相器117或118中的使能(接通)反相器的数量独立地从零变为最大数量(八个，如果并联八个反相器)，可变反相器117或118的电流输出从零电流变为最大电流。在一些实施例中，基于来自延迟线控制器101的指令来一起控制第一可变电流输出I1和第二可变电流输出I2，使得第二输出116将具有非零电流输出以及从第一相位输出112的第一相位到第二相位输出115的第二相位的范围内的第三相位。在一些实施例中，如下面参照图1B描述的，基于第一相位输出112和第二相位输出115的电流输出比(I1:I2)来控制第三相位。
在细调模式中，相位内插单元105(通过延迟线控制器101控制)提供具有多个细调步骤(step)的第二输出信号116，并且每个细调步骤都具有与前一细调步骤相差指定的时间延迟(或相位)的附加时间延迟(或相位)。例如，在一些实施例中，输入信号106的粗调在产生第二输出信号116个过程中生成一步。在一些实施例中，在细调模式中，粗调的一步被分解成指定数量的步骤，诸如八步。在一些实施例中，细调模式中任意步骤之间的指定时间延迟在大约2皮秒(ps)到大约3ps的范围内。类似地，相同的时间延迟发生在细调步骤的最后一步与第二输出信号116中的下一细调步骤中接下来的第一步之间。下面描述相位内插单元105中的偏移单元110。
图1B是根据一些实施例的图1A中的相位内插器106的输入和输出信号的示意性曲线。在节点A处去向第一可变反相器117的示例性输入信号111被表示为“A”，在节点B处去向第二反相器118的示例性输入信号114被表示为“B”，以及为了更易于比较而不改变相位/延迟，节点C处的第二输出信号116被反转且被表示为“Cinv”。对于该实例，第一可变反相器117和第二可变反相器118包括八个并联的反相器，因此八个细调步骤可用。可利用来自延迟线控制器101的3位控制信号来控制八个细调步骤。八个细调步骤被用于由两个反相器119和120提供的时间延迟(相位)的细调。
A和B之间的相位差ΔPc对应于来自一个延迟单元102的粗调的延迟。相位差ΔPc被划分为8步，并且每步都具有相位差(延迟)ΔPf。通过第一可变反相器117和第二可变反相器118来控制选择多少个细调步骤的细调。例如，如果第一可变反相器117的第一电流输出I1处于最大等级(所有8个反相器均有效)而第二可变反相器118的第二电流输出I2为零(所有8个反相器均无效)，则第二输出116具有与第一相位输出112相同的相位。另一方面，如果第一可变反相器117的第一电流输出I1为零(所有8个反相器均无效)而第二可变反相器118的第二电流输出I2处于最大等级(所有8个反相器均有效)，则第二输出116具有与第二相位输出115相同的相位。
由于第一可变反相器117的第一电流输出I1与第二可变反相器118的第二电流输出I2的比率在最小等级和最大等级之间变化，所以第二输出116的相位(延迟)在第一相位输出112和第二相位输出115之间变化，例如，如果I1:I2＝7:1，则选择具有延迟ΔPf的一步细调。如果I1:I2＝6:2，则选择具有延迟2*ΔPf的两步细调，以此类推。
在一些实施例中，用于细调的指定时间延迟ΔPf在大约2ps至大约3ps的范围内。在一些应用中，大约2ps至大约3ps的指定范围内的时间延迟提供了适合于相对低速和相对高速数据率的时间延迟。例如，在一些实施例中，细调延迟在大约2ps至大约3ps的指定范围内的延迟线电路100能够提供用于低速或低频信号(信号频率大约为800MHz或更低)至高速或高频信号(信号频率大约为3200NHz或更高)以及它们之间的任何信号的可调延迟。此外，在一些实施例中，与具有较大时间延迟步长(诸如6ps至8ps)的其他高速DDR系统相比，由于具有较小的步长，落入2至3ps的范围的步进延迟帮助延迟线电路100减少每个细调步长之间的变化。
相位内插器还包括偏移单元110。偏移单元110包括速度控制单元。在一些实施例中，速度控制单元是诸如电容器C1的电容元件。如下所述，电容元件可以是具有适合于速度控制单元的电容值的任何元件。电容器C1连接至NMOS晶体管开关N1。NMOS晶体管N1连接至PMOS晶体管开关P1。在一些实施例中，PMOS晶体管P1在节点“X”处连接在第二相位单元109中的两个反相器119和120之间。NMOS晶体管开关N1通过控制信号EOC来控制。在一些实施例中，控制信号EOC由输入信号106通过偶数个还是奇数个延迟单元102来确定。PMMOS晶体管开关P1由控制信号PSO来控制。控制信号PSO由来自工艺感测电路300或301(在图3A至图3B中示出)的工艺感测输出来确定。工艺感测输出表示延迟单元102中的PMOS晶体管或NMOS晶体管是否具有更高的电流容量。
在一些实施例中，基于来自与工艺感测电路300或301连接的延迟线控制器101的指令来提供控制信号EOC或PSO。在一些实施例中，通过工艺感测电路300或301来直接提供控制信号PSO。基于控制信号EOC和PSO，电容器C1被选择性地添加至第二相位单元109。在一些其他实施链中，控制信号EOC或PSO被反转并且PMOS晶体管P1或NMOS晶体管N1相应地被相反类型的晶体管(即，NMOS晶体管或PMOS晶体管)所替换。
在延迟线控制器101具有使得输入信号106被传输通过延迟单元102a和102b的指令的情况下，通过两个延迟单元102a和102b来延迟第一输出信号107。在一些实施例中，控制信号EOC在该实例中为“1”(逻辑高)，当输入信号106经过延迟单元102a中的反相器103a和延迟单元102b中的传输门104b但是没有经过延迟单元102b中的反相器103b。由于EOC为“1”，所以NMOS晶体管N1导通。对于NMOS晶体管由于更高的电流容量而快于PMOS晶体管的工艺角(包括NMOS:PMOS＝标准标准、快快、慢慢或快慢角)，在该实例中控制信号PSO＝0。因此，PMOS晶体管导通。由于NMOS晶体管N1和PMOS晶体管P1导通，所以电容器C1连接至两个反相器119和120之间的节点X。
假设输入信号106具有H相位，则输入信号106通过延迟单元102a的上反相器103a从H相位反转到L相位并且通过延迟单元102b的传输门104b在相同相位(即，L相位)中中继回到延迟单元102a。然后，延迟单元102a的下反相器103a将输入信号106从L相位反转到H相位来生成第一输出信号107。第一输出信号107通过第二相位单元109的反相器119在节点X处反转为L相位。由于具有L相位(下降沿)的输入信号106在经过延迟单元102b(其被相对较快的NMOS晶体管性能所影响)中的传输门104b，所以输入信号106具有相对较快的相位。因此，电容器C1(速度控制单元)被添加至节点X，并且第二相位输出115通过电容器C1减速以补偿通过传输门104b的较快相位。在将电容器C1用作速度控制单元通过偏移单元110进行补偿之后，结果，第二输出信号116将具有调制后的相位。
在一些实施例中，可通过估计(测量或模拟)慢相位信号和快相位信号之间的延迟差来确定C1的电容值。在一些实施例中，例如，如果具有L相位(其延迟时间比H相位快20ps)的输入信号106经过的传输门104b，则选择电容值C1以将延迟时间增加20ps。在至少一个实例中，如果L相位延迟为60ps且H相位延迟为80ps，则选择C1的电容值以增加将节点X处的负载增加20/60(即，1/3或33％)，并且将延迟时间增加20ps。在一些实施例中，电容器C1是可变电容器，其可以被控制以基于工艺角变化或其他原因来提供不同的延迟时间。
在一些实施例中，对于NMOS晶体管慢于PMOS晶体管的工艺角(NMOS:PMOS＝慢块角)来说，控制信号PSO＝1。因此，PMOS晶体管P1截止。由于PMOS晶体管P1截止，所以电容器C1不连接至两个反相器119和120之间的节点X。在这种情况下，由于具有L相位(下降沿)的输入信号106经过延迟单元102(其被NMOS晶体管性能(在慢快角的处理条件下慢于PMOS晶体管)所影响)中的传输门104b，所以输入信号106具有相对较慢的相位。因此，不添加来自电容器C1的附加延迟。
在延迟线控制器101具有使得输入信号106传输通过延迟单元102a、102b、102c的指令的另一情况下，通过三个延迟单元102a、102b、102c来延迟第一输出信号107。在一些实施例中，控制信号EOC在这种情况下为“0”(逻辑低)，当输入信号106经过延迟单元102a和102b中的反相器103a和103b并且通过延迟单元102c中的传输门104c但不经过延迟单元102c中的反相器103c。由于EOC为“0”，所以NMOS晶体管N1截止。在一些实施例中，对于NMOS晶体管由于较高的电流容量而快于PMOS晶体管的工艺角(包括NMOS:PMOS＝标准标准、快快、慢慢或快慢角)来说，控制信号PSO＝0。因此，PMOS晶体管P1导通。由于NMOS晶体管N1截止且PMOS晶体管P1导通，所以电容器C1不连接至两个反相器119和120之间的节点X。
假设输入信号106具有H相位，输入信号106通过延迟单元102a的上反相器103a从H相位反转到L相位，通过延迟单元102b的上反相器103b从L相位反转到H相位，并且通过延迟单元102c的传输门104c在相同的相位(即，H相位)中中继回到延迟单元102b。然后，延迟单元102b的下反相器103b将输入信号106从H相位反转到L相位，并且延迟单元102a的下反相器103a将输入信号106从L相位反转到H相位来用于第一输出信号107。第一输出信号107通过第二相位单元109的反相器119在节点X处被反转到L相位。
由于具有H相位(上升沿)的输入信号106经过延迟单元102c(其被PMOS晶体管性能(在前面段落提到的处理条件下慢于NMOS晶体管)所影响)中的传输门104c，所以输入信号106具有相对较慢的相位。因此，当传输信号具有慢相位时，通过向节点X添加电容器C1(速度控制单元)，第二相位输出115不再减慢。
对于NMOS晶体管慢于PMOS晶体管的工艺角(NMOS:PMOS＝慢快角)来说，控制信号PSO＝1。因此，PMOS晶体管P1截止。由于NMOS晶体管N1和PMOS晶体管P1截止，所以电容器C1不连接至两个反相器119和120之间的节点X。在这种情况下，由于具有H相位(上升沿)的输入信号106经过延迟单元102c(其被PMOS晶体管性能(在慢快角的处理条件下快于NMOS晶体管)所影响)中的传输门104c，所以输入信号106具有相对较快的相位。然而，在该实例中，没有为该工艺角(慢快)添加来自电容器C1的附加延迟。在其他一些实施例中，在这种情况下，速度控制单元(例如C1或另一电容器)可以连接至第二相位单元109以减慢快相位。
通过使用延迟线电路100，可以通过补偿快或慢相位变化来减小延迟的步长变化。延迟线电路100根据经过的延迟单元102的数量并且还根据延迟线电路100内的器件的工艺角来补偿系统相位变化。因此，延迟线电路100适于延迟线长度和工艺变化。
图2是根据一些实施例的示例性延迟线电路200。延迟线电路200(包括参照延迟线电路100(图1A)讨论的许多部件)提供了具有延迟步长变化减小的粗调和细调。在该实例中，输入信号106经过延迟单元102以提供作为粗调的第一输出信号107。然后，第一输出信号107被传输至相位内插器105以用于细调。此外，偏移单元110以与上面参照图1A描述的类似方式基于快相位和慢相位条件为第二输出116提供相位补偿。
图2中的偏移单元110包括被控制信号EOC控制的PMOS晶体管P2和被控制信号PSO控制的NMOS晶体管N2。根据控制信号EOC和PSO，NMOS晶体管N2或PMOS晶体管P2导通或截止以向反相器120和可变反相器118之间的节点Y选择性地添加速度控制单元(诸如电容器C2)。在一些实施例中，C2的电容值能够通过估计(例如，测量或模拟)慢相位信号和快相位信号之间的延迟差来确定。在一些实施例中，例如，如果具有L相位(延迟时间比H相位快20ps)的输入信号106经过的传输门104b，则选择电容值C2来将延迟时间增加20ps。在一个实例中，如果L相位延迟为60ps且H相位延迟为80ps，则选择C2的电容值以将节点Y处的负载增加1/3或33％并且将延迟时间增加20ps。
由于图1A中的节点X处的信号被反相器120反转以提供图2中的节点Y处的信号，所以图2中的控制信号PSO和EOC的功能与图1A中的控制信号PSO和EOC的功能逻辑反转。在一些实施例中，这种反转可以通过将图1A中的连接至EOC的NMOS晶体管N1和连接至PSO的PMOS晶体管P1变为相反类型的晶体管(即，如图2中的PMOS晶体管P2和NMOS晶体管M2)来实现。
在一些实施例中，控制信号PSO和EOC被反转并且在图2中使用与图1A相同类型的晶体管(即，NMOS晶体管N1和PMOS晶体管P1)以连接至电容器C2和节点Y。在一些实施例中，使用反转控制信号(EOC或PSO)或在速度控制单元(C1或C2)和节点X或Y之间使用相反类型的晶体管作为开关的任意组合，只要实现上面参照图1A描述的相位补偿即可。
图3A和图3B是根据一些实施例的示例性工艺感测电路。在图3A中，在工艺感测电路300中，PMOS晶体管Pa和NMOS晶体管Na连接在高电源电压VDD和低电源电压VSS之间。PMOS晶体管Pa的栅极连接至高电源电压VDD，并且NMOS晶体管Na的栅极连接至低电源电压VSS。
即使PMOS晶体管Pa和NMOS晶体管Na截止，但存在从高电源电压VDD到低电源电压VSS的小泄露电流。PMOS晶体管Pa和NMOS晶体管Na之间的节点S1处的电压信号Vs1被发送给补偿器302。通过比较器302来比较电压Vs1与参考电压Vref。在一些实施例中，补偿器302提供输出以作为将在延迟线电路100(图1A)或200(图2)中使用的工艺感测输出PSO。
在一些实施例中，参考电压Vref被设置为VDD/2。如果Vs1高于Vref，则PSO＝1，这意味着PMOS晶体管Pa具有比NMOS晶体管Na高的电流容量。如果Vs1低于Vref，则PSO＝0，这意味着NMOS晶体管Na具有比PMOS晶体管Pa高的电流容量。
在图3B中，在工艺感测电路301中，PMOS晶体管Pb和NMOS晶体管Nb连接在高电源电压VDD和低电源电压VSS之间。在一些实施例中，PMOS晶体管Pb的栅极和NMOS晶体管Nb的栅极连接至VDD/2。在一些实施例中，电阻器R1和R2连接在PMOS晶体管Pb和NMOS晶体管Nb之间以限定从VDD到VSS的电流。在一些实施例中，R1和R2的电阻值独立地处于10kohm至20kohm的范围。
电阻器R1和R2之间的节点S2处的电压信号Vs2是包括PMOS晶体管Pb和NMOS晶体管Nb的工艺感测电路301的输出。在一些实施例中，在输入电压设置为VDD/2的情况下，如果PMOS晶体管具有比NMOS晶体管Nb高的电流容量，则输出电压Vs2是高于VDD/2的模拟电压值，而如果NMOS晶体管Nb具有比PMOS晶体管Pb高的电流容量，则输出电压Vs2是低于VDD/2的模拟电压值。在一些实施例中，输出电压Vs2被提供作为将被用于延迟线电路100(图1A)或200(图2)的工艺感测输出PSO。
图4是根据一些实施例的图1A中的示例性延迟线电路的步进延迟的曲线。X轴是多达64步的调整步骤。在该实例中，调整步骤是针对具有64个调整步的6位<5:0>调整控制信号。通过延迟线控制器101来提供控制信号，以通过延迟单元102控制粗调以及通过相位内插器105控制细调。
在该实例中，6位调整控制信号的3位<5:3>用于从八个可用延迟单元102中指定输入信号106经过的用于粗调的延迟单元102的数量。在一些实施例中，3位<5:3>的最后位<3>用于表示使用偶数个还是奇数个延迟单元102。在一些实施例中，基于该位<3>来提供控制信号EOC。在一些实施例中，其他3位<2:0>用于具有8步的细调。
用于延迟线电路100的曲线402表示范围在大约0.7ps到大约6.4ps内的步进延迟值。作为比较，用于另一延迟线电路的曲线404表示范围在大约0.1pa到9.6ps内的步进延迟值。因此，通过使用延迟线电路100，步进延迟值的最大值和最小值之间的差异被减小来提供更加一致的步进延迟值。
图5是根据一些实施例的用于示例性延迟线电路的操作方法的流程图。在步骤502中，基于从延迟线控制器(例如，延迟线控制器101)接收的第一指令，通过指定数量的延迟单元(例如，延迟单元102)选择性地反转或中继输入信号(例如，输入信号106)以提供第一输出信号(例如，第一输出信号107)。在一些实施例中，基于用于信号延迟的粗调的第一指令来控制输入信号106经过的延迟单元102的数量。
在步骤504中，第一输出信号107被发送给相位内插器(例如，相位内插单元105)，该相位内插器被配置为接收第一输出信号107并提供第二输出信号(例如，第二输出信号116)。相位内插单元105提供具有所选数量的细调步数的第二输出信号116，其中每一个细调步骤都与前一细调步骤延迟指定的时间延迟。在一些实施例中，指定的时间延迟在大约2ps到大约3ps的范围内。在一些实施例中，通过延迟线控制器101来控制指定数量的细调步骤。
在步骤506中，基于从延迟线控制器101接收的第二指令，诸如电容器(例如，电容器C1)的速度控制单元被选择性地添加到相位内插单元105中。在一些实施例中，第二指令取决于延迟单元的指定数量是奇数还是偶数。在一些实施例中，第二指令是控制信号EOC(图1A)。在一些实施例中，第三指令取决于工艺感测输出PSO。在一些实施例中，工艺感测输出PSO表示延迟单元102中的PMOS晶体管还是NMOS晶体管具有较高的电流容量。在一些实施例中，第三指令是由工艺感测电路(例如，工艺感测电路300(图3A)或301(图3B)提供的工艺感测输出PSO。在一些实施例中，基于PSO的指令可以是为与基于EOC的指令相独立的指令。
通过使用本文公开的延迟线电路100或200，与其他延迟线电路相比，通过补偿快或慢相位变化，减小了步进延迟的变化。延迟线电路100或200根据延迟单元102的数量并且还根据工艺角来补偿系统相位变化。因此，延迟线电路适于延迟线长度和处理变化。
根据一些实施例，一种延迟线电路包括多个延迟单元，被配置为接收输入信号并提供第一输出信号。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继输入信号以产生第一输出信号。相位内插单元包括偏移单元，其被配置为基于从延迟线控制器接收的第二指令选择性地在相位内插器中添加速度控制单元。相位内插单元进一步被配置为接收第一输出信号并产生第二输出信号。
根据一些实施例，一种方法包括：基于从延迟线控制器接收的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号。将第一输出信号发送给相位内插单元，相位内插单元被配置为接第一输出信号并提供第二输出信号。基于从延迟线控制器接收的第二指令，选择性地在相位内插单元中添加速度控制单元。
根据一些实施例，一种延迟线电路包括：多个延迟单元，被配置为接收输入信号并提供第一输出信号。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继所述输入信号。工艺感测电路被配置为提供工艺感测输出。工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量。相位内插单元包括：第一相位单元，被配置为提供具有第一相位的第一相位输出；第二相位单元，被配置为提供具有第二相位的第二相位输出。偏移单元被配置为基于从所述延迟线控制器接收的第二指令和第三指令选择性地在所述第二相位单元中添加速度控制单元，其中第二指令基于输入信号经过奇数个还是偶数个延迟单元的确定，并且第三指令基于所述工艺感测输出。相位内插单元被配置为接收第一输出信号并提供第二输出信号。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种延迟线线路，包括：
多个延迟单元，被配置为基于来自延迟线控制器的第一指令来接收输入信号，选择性地反转或中继所述输入信号，并且产生第一输出信号；以及
相位内插器，被配置为基于来自所述延迟线控制器的第二指令来选择性地在所述相位内插器中添加速度控制单元，
其中，所述相位内插单元进一步被配置为接收所述第一输出信号并且产生第二输出信号。
2.根据权利要求1所述的延迟线电路，其中，所述多个延迟单元中指定数量的延迟单元被配置为基于来自所述延迟线控制器的所述第一指令来延迟所述输入信号以产生所述第一输出信号。
3.根据权利要求1所述的延迟线电路，其中，所述延迟线控制器被配置为基于所述输入信号经过所述多个延迟单元中的奇数个还是偶数个延迟单元的判断来生成所述第二指令。
4.根据权利要求1所述的延迟线电路，其中，所述速度控制单元包括电容元件。
5.根据权利要求1所述的延迟线电路，还包括：工艺感测电路，被配置为提供表示所述多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量的工艺感测输出。
6.根据权利要求5所述的延迟线电路，其中，所述相位内插单元被配置为基于所述工艺感测输出来选择性地添加所述速度控制单元。
7.根据权利要求1所述的延迟线电路，其中，在细调模式中，所述相位内插单元被配置为使得所述第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。
8.一种方法，包括：
基于来自延迟线控制器的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号；
将所述第一输出信号发送给相位内插单元，所述相位内插单元被配置为接收所述第一输出信号并且提供第二输出信号；以及
基于来自所述延迟线控制器的第二指令，选择性地在所述相位内插单元中添加速度控制单元。
9.根据权利要求8所述的方法，还包括：基于来自所述延迟线控制器的所述第一指令，使用所述多个延迟单元中指定数量的延迟单元产生所述第一输出信号。
10.一种延迟线电路，包括：
多个延迟单元，被配置为接收输入信号并且提供第一输出信号，所述多个延迟单元被配置为基于来自延迟线控制器的第一指令来选择性地反转或中继所述输入信号；
工艺感测电路，被配置为提供工艺感测输出，所述工艺感测输出表示所述多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量；以及
相位内插单元，包括：
第一相位单元，被配置为提供具有第一相位的第一相位输出；
第二相位单元，被配置为提供具有第二相位的第二相位输出；和
偏移单元，被配置为基于来自所述延迟线控制器的第二指令和第三指令来选择性地在所述第二相位单元中添加速度控制单元，其中所述第二指令取决于所述输入信号经过奇数个还是偶数个延迟单元的判断，而所述第三指令取决于所述工艺感测输出，
其中，所述相位内插单元被配置为接收所述第一输出信号并且提供第二输出信号。
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