TWI543539B - 延遲線電路與訊號延遲方法 - Google Patents

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Description

延遲線電路與訊號延遲方法
本發明是有關於一種延遲線電路，且特別是有關於一種能選擇性地加入速度控制單元的延遲線電路與訊號延遲方法。
在一些積體電路與系統中，延遲元件是時脈分配網路的建構模塊。延遲元件是用以定義時間的參考給那些系統中資料的移動。可變延遲元件為反向器基礎的電路，在高速數位積體電路中用於精細、精準以及準確的脈衝延遲(或相位)控制。為了要達到寬的延遲或相位調整，可變延遲元件是由串聯的多個反向器來實現。這些串聯的反向器被稱為延遲線。
在許多積體電路中，延遲線被用在如延遲鎖相迴路(Delay Locked Loops，DLL)、時間數位轉換器(Time-to-Digital Converter，TDC)、壓控震盪器(Voltage Controlled Oscillator，VCO)、脈衝寬度控制迴路(Pulse-Width Control Loop，PWCL)等系統中。在這些應用中，可變延遲元件被用於精準且準確的脈衝時間參 考。
雙倍資料率(Double Data Rate，DDR)電路在時脈訊號的上升與下降邊緣都可傳輸資料，而DDR電路也會使用延遲線與延遲資料或時脈延遲以在資料的傳輸中達到適當的訊號時序。延遲線提供了多個線性的步驟，用來微調輸入訊號的延遲。然而，在一些例子中，不一致的延遲步驟變化會增加時脈的抖動(jitter)。
本發明提出一種延遲線電路與訊號延遲方法，可降低步驟延遲的變異。
在一些實施例中，延遲線電路包括多個延遲單元，用以接收輸入訊號並提供第一輸出訊號。這些延遲單元是用以選擇性地反向或傳遞輸入訊號，並且基於從延遲線控制器所接收的第一指令來產生第一輸出訊號。相位內插器單元包括偏移單元，用以基於從該延遲線控制器所接收的第二指令選擇性地將速度控制單元加入至該第二相位單元。此相位內插器單元更用以接收第一輸出訊號並提供第二輸出訊號。
在一些實施例中，訊號延遲方法包括透過多個延遲單元選擇性地反向或傳遞輸入訊號以基於從延遲線控制器所接收的第一指令來提供第一輸出訊號。此第一輸出訊號會被傳送至相位內插器單元，相位內插器單元用以接收第一輸出訊號並提供第二輸出訊號。一速度控制單元會基於從 延遲線控制器所接收的第二指令選擇性地被加入至相位內插器單元。
在一些實施例中，延遲線電路包括多個延遲單元，用以接收輸入訊號並提供第一輸出訊號。這些延遲單元是用以選擇性地反向或傳遞輸入訊號，並且基於從延遲線控制器所接收的第一指令來產生第一輸出訊號。處理感測電路是用以提供處理感測輸出。此處理感測輸出指示所述延遲單元中的P型金氧半導體電晶體或N型金氧半導體電晶體具有更高的電流容量。相位內插器單元包括第一相位單元，用以提供具有第一相位的第一相位輸出，也包括第二相位單元，用以提供具有第二相位的第二相位輸出。偏移單元是用以基於從延遲線控制器所接收的第二指令和第三指令選擇性地將速度控制單元加入至第二相位單元，其中第二指令是基於輸入訊號通過奇數個或是偶數個延遲單元的判斷，並且第三指令是基於處理感測輸出。相位內插器單元更用以接收第一輸出訊號並且提供第二輸出訊號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧延遲線電路
101‧‧‧延遲線控制器
102、102a、102b、102c‧‧‧延遲單元
103a、103、103c‧‧‧反向器
104a、104b、104c‧‧‧通道閘
SEL、SELB‧‧‧控制訊號
105‧‧‧相位內插器單元
106‧‧‧輸入訊號
107‧‧‧第一輸出訊號
H、L‧‧‧相位
108‧‧‧第一相位單元
109‧‧‧第二相位單元
110‧‧‧偏移單元
111、114‧‧‧輸入訊號
112‧‧‧第一相位輸出
115‧‧‧第二相位輸出
116‧‧‧第二輸出訊號
117‧‧‧第一可變反向器
118‧‧‧第二可變反向器
119、120‧‧‧反向器
PSO、EOC‧‧‧控制訊號
P1、N1‧‧‧電晶體
A、B、C、X‧‧‧節點
C1‧‧‧電容
△Pc、△Pf‧‧‧相位差
Cinv‧‧‧訊號
200‧‧‧延遲線電路
C2‧‧‧電容
N2、P2‧‧‧電晶體
Y‧‧‧節點
300、301‧‧‧處理感測電路
302‧‧‧比較器
Pa、Na、Pb、Nb‧‧‧電晶體
VDD‧‧‧高電源電壓
VSS‧‧‧低電源電壓
S1、S2‧‧‧節點
Vref‧‧‧參考電壓
Vs1、Vs2‧‧‧電壓訊號
R1、R2‧‧‧電阻
402、404‧‧‧曲線圖
502、504、506‧‧‧步驟
當結合附圖閱讀時，根據下面詳細的描述可以更好地理解本揭露的態樣。應該強調的是，根據工業中的標準作法，各種特徵並沒有按比例繪示。實際上，為了清楚的討論，各種特徵可以被任意增大或縮小。
[圖1A]是根據一些實施例繪示示範性的延遲線電路。
[圖1B]是根據一些實施例繪示在圖1A中的相位內插器的輸入訊號與輸出訊號的範例圖。
[圖2]是根據一些實施例繪示示範性的延遲線電路。
[圖3A]與[圖3B]是根據一些實施例繪示示範性的處理感測電路。
[圖4]是根據一些實施例繪示圖1A中示範性延遲線電路的步驟延遲的曲線圖。
[圖5]是根據一些實施例繪示用於示範性延遲線電路的操作方法的流程圖。
以下的揭露提供了各種不同的實施例或例子，用以實作所提供標的的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。
例如為微處理器和記憶體的高速同步積體電路在操作中具有嚴格對齊的時脈訊號。舉例來說，DDR同步 動態隨機存取記憶體(synchronous dynamic random access memory，SDRAM)是一種嚴格控制時脈同步的應用。在一些實施例中，DDR-SDRAM元件會平行地放置在系統中以提供資料傳輸的寬的頻寬。為了幫助確認資料位元會對齊，每一個元件都使用時脈同步電路搭配系統時脈來對齊元件的輸出。
隨著DDR應用在晶片上系統(system on chip)的設計中變得越來越流行，一些例如為DDR4系統的DDR系統能夠達到約3.2千兆赫茲(gigahertz，GHz)的資料速度。DDR系統使用延遲線與延遲資料或時脈延遲以在資料傳輸中達到適當的訊號時序。延遲線提供了多個線性的步驟，這些步驟用來微調接收到的輸入訊號的延遲。不一致的延遲步驟變異會增加時脈抖動。抖動是指當輸入相位為常數時輸出相位差的量，會引起雜訊至輸出訊號中。
在高速DDR系統中的訊號延遲通常會透過粗調與微調來調整。一些高速DDR系統使用的步驟通常具有6-8皮秒(picosecond，ps)範圍內的延遲。然而，在6-8ps範圍內的步驟延遲會帶來抖動，這不只是因為延遲的大小，也因為每個步驟的延遲之間有顯著的變異。
圖1A是根據一些實施例繪示示範性的延遲線電路100。延遲線電路100是用以提供可調整的延遲，此延遲是數位地由延遲線控制器101所控制。延遲線電路100是用以提供足夠大的延遲給低速的應用，以及足夠小的延遲給高速的應用。舉例來說，在一些實施例中，延遲線電路100 能夠提供可調整的延遲給低速或低頻率的訊號，其具有約800MHz或更低的訊號頻率，或是給高速或高頻率的訊號，其具有約3200MHz或更高的訊號頻率，也可提供在兩者之間的訊號頻率。
延遲線電路100包括延遲線控制器101、延遲單元102a、102b、102c、...、102n(統稱為"延遲單元102"，並且延遲單元102n並沒有繪示在圖1A中)與相位內插器單元105。延遲線電路100包括n個延遲單元102，其中n為正整數。延遲單元102接收輸入訊號106並且透過延遲輸入訊號106來修改輸入訊號106以產生第一輸出訊號107。在一些實施例中，延遲單元102選擇性地將輸入訊號106反向以產生第一輸出訊號107。在一些實施例中，延遲線控制器101選擇性地使輸入訊號106被指定數目的延遲單元102接收、處理並輸出以產生第一輸出訊號107。
在一些實施例中，每個延遲單元102包括兩個反向器103(在圖1A中具有一個上反向器與一個下反向器，兩者的符號都相同，例如為103a、103b、103c等)來反向輸入訊號106，以及一個通道閘104(例如為104a、104b、104c等)來傳遞輸入訊號106。舉例來說，假設輸入訊號106在一給定時間具有高資料(H)的相位與上升邊緣。假設延遲線控制器101具有輸入訊號106應該具有多少延遲的指令，延遲線控制器101會控制輸入訊號106通過了多少個延遲單元102。舉例來說，每個通道閘104的控制訊號SEL與SELB都由延遲線控制器101基於上述的指令所控制。指定數目的 延遲單元102會基於從延遲線控制器101接收的指令來接收、處理並輸出輸入訊號106以產生第一輸出訊號107。在一些實施例中，上述的指令是基於多個訊號路徑的估測延遲差距或需要的額外延遲。
舉例來說，若延遲線控制器101具有使輸入訊號106通過延遲單元102a、102b的指令，則第二延遲單元102b的控制訊號SEL、SELB會被設定以致能通道閘104b，且其他延遲單元102的控制訊號SEL、SELB會被設定以禁能其他的通道閘104。輸入訊號106會從H相位被延遲單元102a的上反向器103a反向至低資料(L)相位與下降邊緣，並且被延遲單元102b的通道閘104b以相同的相位，即是L相位，傳遞回延遲單元102a。接下來，延遲單元102a的下反向器103a會再次地將輸入訊號106從L相位反向至H相位，並且第一輸出訊號107會被提供。在此例子中是讓第一輸出訊號107通過兩個延遲單元102a、102b來延遲第一輸出訊號107。
或者，若延遲線控制器101具有使輸入訊號106通過延遲單元102a、102b、102c的指令，則延遲單元102c的控制訊號SEL、SELB會被設定以致能通道閘104c，且其他延遲單元102的控制訊號SEL、SELB會被設定以禁能其他的通道閘104。輸入訊號106會被延遲單元102a的上反向器103a從H相位反向至L相位，被延遲單元102b的上反向器103b從L相位反向至H相位，並且被延遲單元102c的通道閘104c以相同的相位，即H相位，傳遞回延遲單元102b。接 下來，延遲單元102b的下反向器103b會將輸入訊號106從H相位反向至L相位，並且延遲單元102a的下反向器103a會將輸入訊號106從L相位反向至H相位。據此，第一輸出訊號107會被產生。若相較於上述通過延遲單元102a、102b的例子，由於輸入訊號106通過了三個延遲單元102a、102b、102c，而不是兩個延遲單元102a、102b，因此通過延遲單元102a~102c的第一輸出訊號107會被延遲更多。
相位內插器單元105是用以在相位內插器單元105的一輸入端接收第一輸出訊號107作為輸入訊號111。相位內插器單元105也用以從相位內插器單元105的一輸出端輸出第二輸出訊號116。
在一些實施例中，相位內插器單元105包括第一相位單元108與第二相位單元109。在一些實施例中，第一相位單元108提供具有第一相位的第一相位輸出112。在一些實施例中，第一相位單元108包括第一可變反向器117。在一些實施例中，第一可變反向器117提供具有第一可變電流輸出I1的第一相位輸出112。
在一些實施例中，第二相位單元109提供具有第二相位的第二相位輸出115。在一些實施例中，第二相位單元109包括兩個反向器119、120與一個第二可變反向器118。在一些實施例中，第二可變反向器118提供具有第二可變電流輸出I2的第二相位輸出115。反向器119、120會對相位內插器單元105的輸入訊號111加入延遲，並且提供第二可變反向器118的輸入訊號114。在一些實施例中，第 一相位輸出112與第二相位輸出115之間的相位差可透過控制第一與第二可變反向器117、118來微調，如以下搭配圖1B所描述。在一些實施例中，兩個反向器119、120的延遲大約是相同於一個延遲單元102中兩個反向器103的延遲。在此情況下，相位內插器單元105的微調的總延遲改變是相同於加入一個延遲單元102的粗調的一個步驟延遲改變。在一些實施例中，相位內插器單元105微調的總延遲改變是不同於加入一個延遲單元102的粗調的一個步驟延遲改變。
在一些實施例中，第一可變反向器117與第二可變反向器118包括多個反向器，例如彼此並聯的八個反向器。在一些實施例中，第一可變反向器117與第二可變反向器118中的至少一者包括比八個更多或更少的反向器。隨著每個可變反向器117或118中致能(導通)反向器的數目從零獨立地改變至最大數目(若有八個反向器彼此串聯，則此數目為八)，則可變反向器117或118的電流輸出會從零電流改變至最大電流。在一些實施例中，第一可變電流輸出I1與第二可變電流輸出I2是一起基於從延遲線控制器101所接收的指令所控制，所以第二輸出訊號116會具有非零的電流輸出和第三相位，此第三相位會在第一相位輸出112的第一相位至第二相位輸出115的第二相位之間。在一些實施例中，第三相位是基於第一相位輸出112與第二相位輸出115的電流輸出比率(I1：I2)所控制，如以下搭配圖1B的描述。
在微調模式中，相位內插器單元105(由延遲線控制器101所控制)提供了具有多個微調步驟的第二輸出訊 號116，並且每個微調步驟都比前一個微調步驟更多了一個指定時間延遲(或相位)。舉例來說，在一些實施例中，從輸入訊號106至產生第二輸出訊號116的粗調會得到一個步驟。在一些實施例的微調模式中，上述粗調的一個步驟會被分為指定數目個步驟，例如為八個步驟。在一些實施例中，在微調模式中任意步驟之間的指定時間延遲會在約2ps至約3ps的範圍內。類似地，在第二輸出訊號116中，相同的時間延遲會發生在微調步驟的最後一個步驟與下一組微調步驟中的第一個步驟之間。相位內插器單元105中的偏移單元110會在以下描述。
圖1B是根據一些實施例繪示在圖1A中的相位內插器單元105的輸入訊號與輸出訊號的範例圖。在節點A給第一可變反向器117的示範性輸入訊號111被標記為“A”，在節點B給第二可變反向器114的示範性輸入訊號114被標記為“B”，並且在節點C的第二輸出訊號116會被反向以在沒有改變相位/延遲的情況下更容易比較，此訊號會被標記為“Cinv”。對於此例子，第一可變反向器117與第二可變反向器118包括八個彼此串聯的反向器，因此可獲得八個微調步驟。這八個微調步驟是由從延遲線控制器101來的3位元控制訊號所控制。這八個微調步驟是用來微調兩個反向器119、120所提供的時間延遲(相位)。
在A與B之間的相位差△Pc是對應至一個延遲單元102的粗調延遲。此相位差△Pc會被分為八個步驟，並且每個步驟都有相位差(延遲)△Pf。有多少個微調步驟被 選擇，是由第一可變反向器117與第二可變反向器118所控制。舉例來說，若第一可變反向器117的第一電流輸出I1是在最大值(全部八個反向器都被致能)並且第二可變反向器118的第二電流輸出I2為零(全部八個反向器都被禁能)，則第二輸出訊號116會和第一相位輸出112具有相同的相位。另一方面，如果第一可變反向器117的第一電流輸出I1為零(全部八個反向器都被禁能)且第二可變反向器118的第二電流輸出I2是在最大值(全部八個反向器都被致能)，則第二輸出訊號116會和第二相位輸出115具有相同的相位。
當第一可變反向器117的第一電流輸出I1與第二可變反向器118的第二電流輸出I2之間的比率改變在最低值與最大值之間時，據此第二輸出訊號116的相位(延遲)會改變在第一相位輸出112與第二相位輸出115之間。舉例來說，若I1：I2=7：1，則具有△Pf延遲的一個微調步驟會被選擇。若I1：I2=6：2，則有2x△Pf延遲的兩個微調步驟會被選擇，以此類推。
在一些實施例中，微調用的指定時間延遲△Pf是在約2ps至約3ps的範圍中。在一些應用中，在約2ps至約3ps指定範圍內的時間延遲提供了適用於相對低速與相對高速資料率的時間延遲。舉例來說，在一些實施例中，具有在約2ps至3ps指定範圍內的時間延遲的延遲線電路100能夠提供可調整的延遲給低速或低頻率的訊號，其具有約800MHz或更低的訊號頻率，或是給高速或高頻率的訊號，其具有約3200MHz或更高的訊號頻率，也可提供在兩者之 間的訊號頻率。另外，在一些實施例中，具有2ps至3ps範圍的步驟延遲幫助了延遲線電路100以減少每一個微調步驟之間的變異，這是因為相較於其他具有更高時間延遲步驟(例如為6ps至8ps)的高速DDR系統來說，上述的步驟延遲具有更小的數值。
上述的相位內插器也包括了偏移單元110。偏移單元110包括了速度控制單元。在一些實施例中，速度控制單元是例如為電容C1的電容性元件。電容性元件可以是任意的元件，其具有適當的電容值給速度控制單元，如以下所述。電容C1是耦接至N型金氧半導體電晶體(N-type metal oxide semiconductor，NMOS)電晶體開關N1。NMOS電晶體N1是耦接至P型金氧半導體電晶體(P-type metal oxide semiconductor，PMOS)電晶體開關P1。在一些實施例中，PMOS電晶體P1是耦接至第二相位單元109中兩個反向器119、120之間的節點“X”。NMOS電晶體開關N1是由控制訊號EOC所控制。在一些實施例中，控制訊號EOC是基於輸入訊號106通過了奇數個或是偶數個延遲單元102。PMOS電晶體開關P1是由控制訊號PSO所控制。控制訊號PSO是基於從處理感測電路300或301(繪示於圖3A~3B)的處理感測輸出。處理感測輸出指示延遲單元102中的PMOS電晶體或NMOS電晶體具有更高的電流容量。
在一些實施例中，控制訊號EOC、PSO是基於從延遲線控制器101所接收的指令而被提供，延遲線控制器101是連接至處理感測電路300或301。在一些實施例中， 控制訊號PSO是直接由處理感測電路300或301所提供。基於控制訊號EOC與PSO，電容C1會選擇性地被加入至第二相位單元109。在一些其他的實施例中，控制訊號EOC或PSO會被反向，且據此PMOS電晶體P1或NMOS電晶體N1會被替換為相反類型的電晶體，即NMOS電晶體或PMOS電晶體。
在延遲線控制器101具有指令讓輸入訊號106傳輸通過延遲單元102a、102b的情境中，第一輸出訊號107是透過穿過兩個延遲單元102a、102b而被延遲。在一些實施例中，當輸入訊號106通過了延遲單元102a中的反向器103a以及延遲單元102b中的通道閘104b，但沒有通過延遲單元102b中的反向器103b時，此例子中控制訊號EOC為"1"(高邏輯準位)。因為控制訊號EOC為“1”，因此NMOS電晶體N1會被導通。對於因為具有更高的電流容量，使得NMOS電晶體快於PMOS電晶體的製程邊緣(process corner)(包括NMOS：PMOS=TypicalTypical、FastFast、SlowSlow、或FastSlow邊緣)，在此例子中控制訊號PSO=0。如此一來，PMOS電晶體P1會被導通。因為NMOS電晶體N1與PMOS電晶體P1被導通了，所以電容C1會耦接至兩個反向器119、120之間的節點X。
假設輸入訊號具有H相位，輸入訊號106會被延遲單元102a的上反向器103a從H相位反向至L相位，並且被延遲單元102b的通道閘104b以相同的相位，即是L相位，傳遞回延遲單元102a。接下來，延遲單元102a的下反向器 103a會將輸入訊號106從L相位反向至H相位，成為第一輸出訊號107。第一輸出訊號107會被第二相位單元109的反向器119反向，而在節點X呈現L相位。由於輸入訊號106是以L相位(下降邊緣)通過了延遲單元102b中的通道閘104b，且此通道閘104b是受到相對快的NMOS電晶體效能所影響，因此輸入訊號106具有相對快的相位。因此，電容C1(速度控制單元)會被加入至節點X，並且第二相位輸出115會被電容C1減速以補償通過通道閘104b的快相位。如此一來，在偏移單元110使用電容C1作為速度控制單元以執行補償之後，第二輸出訊號116會具有調整後的相位。
在一些實施例中，透過估測(例如量測或是模擬)慢相位訊號與快相位訊號之間的延遲差可以決定電容C1的電容值。舉例來說，在一些實施例中，如果輸入訊號106以L相位通過通道閘104b，且L相位在延遲時間上比H相位快了20ps，則電容C1的電容值會被選擇以增加延遲時間20ps。在至少一個例子中，如果L相位的延遲是60ps且H相位的延遲是80ps，則電容C1的電容值會被選擇以將節點X上的負載增加20/60(即，1/3或33%)，並且增加延遲時間20ps。在一些實施例中，電容C1是可變電容，其可基於製程邊緣(process corner)變異或是其他理由來控制以提供不同的延遲時間。
在一些實施例中，在NMOS電晶體慢於PMOS電晶體的製程邊緣中(NMOS：PMOS=SlowFast邊緣)，控制訊號PSO=1。如此一來，PMOS電晶體P1會被截止。 因為PMOS電晶體P1被截止了，所以電容C1不會耦接至兩個反向器119、120之間的節點X。在此情況下，由於輸入訊號106是以L相位(下降邊緣)通過延遲單元102b中的通道閘104b，其受到NMOS電晶體效能的影響(在SlowFast邊緣的製程情況下慢於PMOS電晶體)，因此輸入訊號106會具有相對慢的相位。因此，電容C1並不會加入額外的延遲。
在延遲線控制器101具有指令讓輸入訊號106傳輸通過延遲單元102a、102b與103c的另一個情境中，第一輸出訊號107是透過穿過三個延遲單元102a、102b、102c而被延遲。在一些實施例中，控制訊號EOC為"0"(邏輯低準位)，在此情況下輸入訊號106通過了延遲單元102a、102b中的反向器103a、103b以及延遲單元102c中的通道閘104c，但沒有通過延遲單元102c中的反向器103c。因為控制訊號EOC為“0”，因此NMOS電晶體N1會被截止。在一些實施例中，對於因為具有更高的電流容量，使得NMOS電晶體快於PMOS電晶體的製程邊緣中(包括NMOS：PMOS=TypicalTypical、FastFast、SlowSlow、或FastSlow邊緣)，控制訊號PSO=0。如此一來，PMOS電晶體P1會被導通。因為NMOS電晶體N1被截止且PMOS電晶體P1被導通了，所以電容C1不會耦接至兩個反向器119、120之間的節點X。
假設輸入訊號106具有H相位，輸入訊號106會被延遲單元102a的上反向器103a從H相位反向至L相位，被延遲單元102b的上反向器103b從L相位反向至H相位，並且 被延遲單元102c的通道閘104c以相同的相位，即H相位，傳遞回延遲單元102b。接下來，延遲單元102b的下反向器103b會將輸入訊號106從H相位反向至L相位，並且延遲單元102a的下反向器103a會將輸入訊號106從L相位反向至H相位成為第一輸出訊號107。第一輸出訊號107會被第二相位單元109的反向器119反向，而在節點X呈現L相位。
由於輸入訊號106是以H相位(上升邊緣)通過延遲單元102c中的通道閘104c，其受到PMOS電晶體效能的影響(如上一個段落中提到的製程情況，慢於NMOS電晶體)，因此輸入訊號106會具有相對慢的相位。如此一來，當被傳送的訊號具有慢相位時，透過不把電容C1(速度控制單元)加入至節點X，使得第二相位輸出115不會再被減速。
在NMOS電晶體慢於PMOS電晶體的製程邊緣中(NMOS：PMOS=SlowFast邊緣)，控制訊號PSO=1。如此一來，PMOS電晶體P1會被截止。因為NMOS電晶體N1與PMOS電晶體P1被截止了，所以電容C1不會耦接至兩個反向器119、120之間的節點X。在此情況下，由於輸入訊號106是以H相位(上升邊緣)通過延遲單元102c中的通道閘104c，其受到PMOS電晶體效能的影響(在SlowFast邊緣的製程情況下快於NMOS電晶體)，因此輸入訊號106會具有相對快的相位。然而，在製程邊緣(SlowFast)的例子中，電容C1不會加入額外的延遲。在一些實施例中，在此情況下速度控制單元(例如，電容C1或者另一個電容)可耦接至第二相位單元109以減速快相位。
透過使用延遲線電路100與透過補償快或慢相位的變異，步驟延遲的變異可以被降低。取決於有多少個延遲單元102被通過，也取決於延遲線電路100中裝置的製程邊緣，延遲線電路100補償了系統性的相位變異。因此，延遲線電路100是適應於延遲線長度與製程變異。
圖2是根據一些實施例繪示的範例延遲線電路200。延遲線電路200包括了許多關於延遲線電路100(圖1A)所討論的特徵，也提供了粗調與微調步驟，以及降低後的步驟延遲變異。在此例子中，粗調時輸入訊號106通過了延遲單元102以提供第一輸出訊號107。接下來，微調時第一輸出訊號107會被傳送至相位內插器單元105。並且，類似於上述圖1A所描述的方式，偏移單元110是基於快相位與慢相位情況提供相位補償給第二輸出訊號116。
圖2中的偏移單元110包括由控制訊號EOC所控制的PMOS電晶體P2，以及由控制訊號PSO所控制的NMOS電晶體N2。取決於控制訊號EOC、PSO，NMOS電晶體N2或PMOS電晶體P2會被導通或是截止以選擇性地加入例如為電容C2的速度控制單元至反向器120與可變反向器118之間的節點Y。在一些實施例中，透過估測(例如量測或是模擬)慢相位訊號與快相位訊號之間的延遲差可以決定電容C2的電容值。舉例來說，在一些實施例中，如果輸入訊號106以L相位通過通道閘104b，且L相位在延遲時間上比H相位快了20ps，則電容值C2會被選擇以增加延遲時間20ps。在一例子中，如果L相位的延遲是60ps且H相位的延 遲是80ps，則電容C2的電容值會被選擇以將節點Y上的負載增加20/60(即，1/3或33%)，並且增加延遲時間20ps。
由於圖1A中節點X上的訊號會被反向器120反向以提供圖2中節點Y上的訊號，因此圖2中控制訊號PSO、EOC的功能是邏輯地反向於圖1A中的控制訊號PSO、EOC。在一些實施例中，此揭露可透過將圖1A中耦接至控制訊號EOC的NMOS電晶體N1以及耦接至控制訊號PSO的PMOS電晶體P1改變為相反類型的電晶體來實作，也就是圖2的PMOS電晶體P2和NMOS電晶體N2。
在一些實施例中，在圖2中反而是將控制訊號PSO、EOC反向並且使用與圖1A中相同型態的電晶體，也就是NMOS電晶體N1與PMOS電晶體P1，以耦接至電容C2與節點Y。在一些實施例中，只要達到圖1A所描述的相位補償，可以使用以下的任意組合，將控制訊號(EOC或PSO)反向與使用相反類型的電晶體以作為速度控制單元(電容C1或C2)與節點X或Y之間的開關。
圖3A與圖3B是根據一些實施例所繪示示範性的處理感測電路。在圖3A中，在處理感測電路300中，PMOS電晶體Pa與NMOS電晶體Na是連接至高電源電壓VDD與低電源電壓VSS之間。PMOS電晶體Pa的閘極是連接至高電源電壓VDD，並且NMOS電晶體Na的閘極是連接至低電源電壓VSS。
即使PMOS電晶體Pa與NMOS電晶體Na被截止了，從高電源電壓VDD至低電源電壓VSS仍然會有小的 漏電流。在PMOS電晶體Pa與NMOS電晶體Na之間的節點S1上的電壓訊號Vs1會被傳送至比較器302。比較器302會比較電壓訊號Vs1與參考電壓Vref。在一些實施例中，比較器302提供一個輸出以作為處理感測輸出PSO，其是用在延遲線電路100(圖1A)或200(圖2)中。
在一些實施例中，參考電壓Vref是被設定為VDD/2。若Vs1高於Vref，則PSO=1，這表示PMOS電晶體Pa比NMOS電晶體Na具有較高的電流容量。若Vs1低於Vref，則PSO=0，這表示NMOS電晶體Na比PMOS電晶體Pa具有較高的電流容量。
在圖3B中，PMOS電晶體Pb與NMOS電晶體Nb是連接至處理感測電路301中的高電源電壓VDD與低電源電壓VSS之間。在一些實施例中，PMOS電晶體Pb的閘極與NMOS電晶體Nb的閘極是連接至VDD/2。在一些實施例中，電阻R1、R2是連接至PMOS電晶體Pb與NMOS電晶體Nb之間以限制從高電源電壓VDD流至低電源電壓VSS的電流。在一些實施例中，電阻R1與R2的電阻值是獨立地在10k歐姆至20k歐姆之間。
電阻R1、R2之間的節點S2上的電壓訊號Vs2為處理感測電路301的輸出，此處理感測電路301包括了PMOS電晶體Pb與NMOS電晶體Nb。在一些實施例中，輸入電壓被設定為VDD/2，若PMOS電晶體Pb比NMOS電晶體Nb具有更高的電流容量，則輸出電壓Vs2為比VDD/2還高的類比電壓值，若NMOS電晶體Nb比PMOS電晶體Pb具 有更高的電流容量，則輸出電壓Vs2為比VDD/2還低的類比電壓值。在一些實施例中，輸出電壓Vs2會被提供作為處理感測輸出PSO以用在延遲線電路100(圖1A)或200(圖2)中。
圖4是根據一些實施例繪示圖1A中示範性延遲線電路的步驟延遲的曲線圖。X軸是微調步驟數目，數值繪示到64。在此例子中，微調步驟數目是用於6位元<5：0>的調整控制訊號，其具有64個微調步驟。控制訊號是由延遲線控制器101所提供以透過延遲單元102來控制粗調，並透過相位內插器單元105來控制微調。
在此例子中，此6位元調整控制訊號中的3位元<5：3>被用來指定粗調時在8個延遲單元102中，輸入訊號106通過了幾個延遲單元102。在一些實施例中，上述3個位元<5：3>中的最後一個位元<3>被用來指示有奇數個或是偶數個延遲單元102被使用了。在一些實施例中，是基於此位元<3>來提供控制訊號EOC。在一些實施例中，另外3個位元<2：0>是用於8個步驟的微調。
用於延遲線電路100A的曲線圖402指示了範圍從約0.7ps至約6.4ps的步驟延遲數值。相較之下，用於另一個延遲線電路的曲線圖404指示了範圍從約0.7ps至約6.4ps的步驟延遲數值。因此，透過使用延遲線電路100，步驟延遲數值的最大值與最小值之間的差會被降低以提供更一致的步驟延遲數值。
圖5是根據一些實施例繪示用於一示範性延遲 線電路的操作方法的流程圖。在步驟502中，輸入訊號(例如為輸入訊號106)是選擇性地被指定數目的延遲單元(例如為延遲單元102)反向或傳遞以基於從延遲線控制器(例如為延遲線控制器101)所接收的第一指令提供第一輸出訊號(例如為第一輸出訊號107)。在一些實施例中，在訊號延遲的粗調中是基於第一指令來控制輸入訊號106通過的延遲單元102的數目。
在步驟504中，第一輸出訊號107會被傳送至例如為相位內插器單元105的相位內插器單元，其用以接收第一輸出訊號107並提供例如為第二輸出訊號116的第二輸出訊號。相位內插器單元105提供第二輸出訊號116一選定數目的微調步驟，每個微調步驟是由前一個微調步驟延遲指定時間延遲而來。在一些實施例中，此指定時間延遲是在約2ps至約3ps的範圍中。在一些實施例中，上述微調步驟的選定數目是由延遲線控制器101所控制。
在步驟506中，例如為電容(例如電容C1)的速度控制單元是基於從延遲線控制器101所接收的第二指令被選擇性地加入至相位內插器單元105。在一些實施例中，第二指令是基於上述延遲單元的指定數目是偶數還是奇數。在一些實施例中，第二指令是控制訊號EOC(圖1A)。在一些實施例中，第三指令是基於處理感測輸出PSO。在一些實施例中，處理感測輸出PSO指示延遲單元102中的PMOS電晶體或NMOS電晶體具有更高的電流容量。在一些實施例中，第三指令是由例如為處理感測電路300(圖3A) 或301(圖3B)的處理感測電路所提供的處理感測輸出PSO。在一些實施例中，基於PSO的指令和基於EOC的指令可以被提供為不同的指令。
相較於其他的延遲線電路，透過使用上述的延遲線電路100或200與補償快或慢的相位變異，可降低步驟延遲的變異。取決於有延遲單元102的數目也取決於製程邊緣，延遲線電路100或200補償了系統性的相位變異。因此，延遲線電路是適應於延遲線長度與製程變異。
在一些實施例中，延遲線電路包括多個延遲單元，用以接收輸入訊號並提供第一輸出訊號。這些延遲單元是用以選擇性地反向或傳遞輸入訊號，並且基於從延遲線控制器所接收的第一指令來產生第一輸出訊號。相位內插器單元包括偏移單元，用以基於從該延遲線控制器所接收的第二指令選擇性地將速度控制單元加入至該第二相位單元。此相位內插器單元更用以接收第一輸出訊號並提供第二輸出訊號。
在一些實施例中，一個方法包括透過多個延遲單元選擇性地反向或傳遞輸入訊號以基於從延遲線控制器所接收的第一指令來提供第一輸出訊號。此第一輸出訊號會被傳送至相位內插器單元，相位內插器單元用以接收第一輸出訊號並提供第二輸出訊號。一速度控制單元會基於從延遲線控制器所接收的第二指令選擇性地被加入至相位內插器單元。
在一些實施例中，延遲線電路包括多個延遲單元，用以接收輸入訊號並提供第一輸出訊號。這些延遲單元是用以選擇性地反向或傳遞輸入訊號，並且基於從延遲線控制器所接收的第一指令來產生第一輸出訊號。處理感測電路是用以提供處理感測輸出。此處理感測輸出指示所述延遲單元中的P型金氧半導體電晶體或N型金氧半導體電晶體具有更高的電流容量。相位內插器單元包括第一相位單元，用以提供具有第一相位的第一相位輸出，也包括第二相位單元，用以提供具有第二相位的第二相位輸出。偏移單元是用以基於從延遲線控制器所接收的第二指令和第三指令選擇性地將速度控制單元加入至第二相位單元，其中第二指令是基於輸入訊號通過奇數個或是偶數個延遲單元的判斷，並且第三指令是基於處理感測輸出。相位內插器單元更用以接收第一輸出訊號並且提供第二輸出訊號。
以上概述了數個實施例的特徵，使得本領域具有通常知識者可以更了解本揭露的態樣。本領域具有通常知識者可理解的是，他們已可把本揭露當作基礎來設計或修改其它的製程或結構，藉此完成和這些實施例相同的目標及/或優點。本領域具有通常知識者也應可明白，這些等效的建構並不脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
502、504、506‧‧‧步驟

Claims (10)

  1. 一種延遲線電路，包括：多個延遲單元，用以接收一輸入訊號以選擇性地反向或傳遞該輸入訊號，並且基於從一延遲線控制器所接收的一第一指令來產生一第一輸出訊號；以及一相位內插器單元，用以基於從該延遲線控制器所接收的一第二指令選擇性地將一速度控制單元加入至該相位內插器單元，其中該相位內插器單元更用以接收該第一輸出訊號並且提供一第二輸出訊號。
  2. 如申請專利範圍第1項所述之延遲線電路，其中一指定數目的該些延遲單元是用以延遲該輸入訊號以基於從該延遲線控制器所接收的該第一指令來產生該第一輸出訊號，其中該延遲線控制器用以基於該輸入訊號通過偶數個或奇數個該些延遲單元的判斷來產生該第二指令，其中該速度控制單元包括一電容性元件。
  3. 如申請專利範圍第1項所述之延遲線電路，更包括一處理感測電路，用以提供一處理感測輸出，該處理感測輸出指示該些延遲單元中的一P型金氧半導體電晶體或一N型金氧半導體電晶體具有更高的電流容量， 其中該相位內插器單元用以基於該處理感測輸出選擇性地加入該速度控制單元。
  4. 如申請專利範圍第1項所述之延遲線電路，其中在一微調模式中，該相位內插器單元是用以使該第二輸出訊號具有多個微調步驟，每一該些微調步驟是由前一個微調步驟延遲一指定時間延遲，其中該指定時間延遲是在約2皮秒(picoseconds)至約3皮秒的範圍內。
  5. 如申請專利範圍第1項所述之延遲線電路，其中該內插器單元包括：一第一相位單元，用以提供具有一第一相位的一第一相位輸出；以及一第二相位單元，用以提供具有一第二相位的一第二相位輸出，其中該第一相位單元包括一第一可變反向器，用以具有一第一可變電流輸出，並且該第二相位單元包括一第二可變反向器，用以具有一第二可變電流輸出，其中該第二相位單元更包括兩個反向器，連接至該第二可變反向器，其中該速度控制單元是選擇性地耦接在該兩個反向器之間，其中該第一可變電流輸出與該第二可變電流輸出是 一起基於從該延遲線控制器所接收的一第三指令來控制，以提供具有一第三相位的該第二輸出，該第三相位是在該第一相位至該第二相位的範圍中。
  6. 一種訊號延遲方法，包括：透過多個延遲單元選擇性地反向或傳遞一輸入訊號以基於從一延遲線控制器所接收的一第一指令來提供一第一輸出訊號；傳送該第一輸出訊號至一相位內插器單元，該相位內插器單元用以接收該第一輸出訊號並提供一第二輸出訊號；以及基於從該延遲線控制器所接收的一第二指令選擇性地將一速度控制單元加入至該相位內插器單元。
  7. 如申請專利範圍第6項所述之訊號延遲方法，更包括：基於從該延遲線控制器接收的該第一指令，使用一指定數目的該些延遲單元來產生該第一輸出訊號，其中該第二指令是基於該輸入訊號通過奇數個或是偶數個該些延遲單元的判斷，其中選擇性地加入該速度控制單元的程序包括選擇性地加入一電容性元件。
  8. 如申請專利範圍第6項所述之訊號延遲方 法，其中使相位內插器單元選擇性地加入該速度控制單元的程序是基於從該延遲線控制器所接收的一第三指令，其中該第三指令是基於一處理感測輸出，該處理感測輸出指示該些延遲單元中的一P型金氧半導體電晶體或一N型金氧半導體電晶體具有更高的電流容量。
  9. 如申請專利範圍第6項所述之訊號延遲方法，更包括：使該第二輸出訊號具有多個微調步驟，每一該些微調步驟是由前一個微調步驟延遲一指定時間延遲。
  10. 一種延遲線電路，包括：多個延遲單元，用以接收一輸入訊號並且提供一第一輸出訊號，該些延遲單元是用以選擇性地反向或傳遞該輸入訊號以基於從一延遲線控制器所接收的一第一指令產生該第一輸出訊號；一處理感測電路，用以提供一處理感測輸出，其中該處理感測輸出指示該些延遲單元中的一P型金氧半導體電晶體或一N型金氧半導體電晶體具有更高的電流容量；以及一相位內插器單元，包括：一第一相位單元，用以提供具有一第一相位的一第一相位輸出；一第二相位單元，用以提供具有一第二相位的一 第二相位輸出；以及一偏移單元，用以基於從該延遲線控制器所接收的一第二指令和一第三指令選擇性地將一速度控制單元加入至該第二相位單元，該第二指令是基於該輸入訊號通過奇數個或是偶數個該些延遲單元的判斷，並且該第三指令是基於該處理感測輸出，其中該相位內插器單元用以接收該第一輸出訊號並且提供一第二輸出訊號。
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