KR20040008704A - 지연고정루프 - Google Patents

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KR20040008704A
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resistor
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전영진
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주식회사 하이닉스반도체
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Abstract

본 발명은 디지털 지연고정루프에서, 딜레이라인를 구성하는 단위딜레이의 지연시간을 전원전압의 변동에 관계없이 일정하게 유지할 수 있는 지연고정루프를 제공하기 위한 것으로, 이를 위해 본 발명은 다수개의 단위딜레이를 구비하여, 외부클럭에 동기시키기 위해서 내부클럭을 지연시켜 출력하기 위한 딜레이라인;상기 외부클럭과 내부클럭의 위상차를 검출하기 위한 위상검출기; 및 상기 위상검출기에서 비교한 위상차에 의해 상기 딜레이라인에서서의 지연시간을 제어하기 위한 딜레이 컨트롤러를 구비한 지연고정루프에서, 상기 단위딜레이는, 상기 딜레이 컨트롤러의 제어에 의해 후속 단위딜레이에서 출력하는 지연된 상기 내부클럭을 통과시키기 위한 논리조합수단과, 전원전압 공급부 및 접지전원 공급부의 전압 레벨 변동에 상관없이 일정한 지연값을 가지는 지연블럭을 구비하며, 상기 지연블럭은 저항; 상기 접지전원 공급부의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항의 일측단과 타측단을 연결시키기 위한 제1 스위칭수단; 상기 저항의 일측에 연결되어 상기 전원전압 공급부의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위칭수단; 및 상기 제2 스위칭수단과 상기 접지전원 공급부에 연결된 캐패시터를 구비하는 지연고정루프를 제공한다.

Description

지연고정루프{Delay Locked Loop}
본 발명은 반도체장치에 관한 것으로, 특히 전원전압의 변화에 상관없이 안정적인 지연시간을 가지는 딜레이와, 그를 이용하여 지터(Jitter) 특성을 개선시킨 지연고정루프에 관한 것이다.
일반적으로 지연고정루프란, 반도체 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하게 동기되도록 하기 위해서 사용한다. 다시 말하면 외부클록과 데이터, 또는 외부 클록과 내부 클록 간의 스큐(Skew)를 보상하기 위한 클록 발생 장치이다.
도1은 종래기술의 레지스터 제어 지연고정루프의 구성을 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 종래기술의 지연고정루프는 외부의 클럭을 입력받아 클럭입력신호(CLKin)를 생성하기 위한 입력부(100)와, 지연고정루프의 최종 출력 신호인 클럭출력신호(CLKout)를 입력받아 클럭입력신호(CLKin)에서 지연되는 지연량을 모델링하기 위한 딜레이모니터(110)와, 입력부(100)로부터의 내부클럭신호(CLKin)와 딜레이모니터(110)의 피드백되는 신호를 입력받아 두 신호의 위상을 비교하여 내부클럭신호(CLKin)의 쉬프팅을 제어하기 위한 위상검출기(120)와, 위상검출기(120)의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호(shift-left) 또는 오른쪽쉬프트신호(shift-right)를 입력받아서 디지털딜레이라인(40)의 가감을 제어하기 위한 쉬프트레지스터(130)와, 쉬프트레지스터(130)의 출력에 따라 딜레이의 양을 조절하기 위한 디지털딜레이라인(140)을 구비한다. 쉬프트레지스터(130)는 딜레이 컨트롤러라고도 한다.
도2는 도1에서 디지털딜레인라인(140)를 3단의 단위딜레이로 구성한 일실시예를 나타낸 상세한 회로도이다
도2를 참조하여 살펴보면, 디지털딜레인라인(140)은 쉬프트레지스터(130)로부터의 제1 내지 제3쉬프트신호(SL1 내지 SL3)와 클럭입력신호(CLKin)를 입력받아서 제1 내지 제3쉬프트신호(SL1 내지 SL3)의 제어에 의해 클럭입력신호(CLKin)를 전달하기 위한 제어부(200)와, 제어부(200)의 제어를 받아 시간 지연을 하기 위한 딜레이부(210)와, 딜레이부(210)로부터 입력되는 신호를 출력하기위한 출력부(220)를 구비한다.
구체적으로, 제어부(200)는 클럭입력신호(CLKin)와 제1 쉬프트신호(SL1)를 입력받는 제1 낸드게이트(201)와, 클럭입력신호(CLKin)와 제2 쉬프트신호(SL2)를 입력받는 제2 낸드게이트(202)와, 클럭입력신호(CLKin)와 제3 쉬프트신호(SL3)를 입력받는 제3 낸드게이트(203)로 구성되어 있다.
또한, 딜레이부(210)는 3개의 단위 딜레이(230, 240, 250)로 구성되는데, 제1 단위딜레이(250)는 제3 낸드게이트(203)와 전원전압을 입력받는 제4 낸드게이트(204)와, 제4 낸드게이트(204)의 출력과 전원전압을 입력받는 제5 낸드게이트(205)로 구성된다.
제2 단위딜레이(250)는 제2 낸드게이트(202)의 출력과 제5 낸드게이트(205)의 출력을 입력받는 제6 낸드게이트(206)와, 제6 낸드게이트(206)의 출력과 전원전압을 입력받는 제7 낸드게이트(207)로 구성디면, 제3 단위딜레이(230)은 제1 낸드게이트(201)의 출력과 제7 낸드게이트(207)의 출력을 입력받는 제8 낸드게이트(208)와, 제8 낸드게이트(208)의 출력과 전원전압을 입력받는 제9 낸드게이트(209)로 구성되어 있다.
도2에서 나타내는 딜레이부(210)의 실시예는 두 개의 낸드게이트로 구성되어 있는 단위딜레이(230) 세개를 사용한 3단의 딜레이부를 설명하기 위한 것이고, 단위 딜레이(230)의 갯수는 더욱 많아질 수 있다.
도3은 도2의 단위 딜레이를 다르게 구성한 회로도이다.
도3을 참조하여 살펴보면, 단위 딜레이는 일측(A)으로 제어부에서 출력되는 신호를 입력받고, 타측(B)으로 앞단의 단위딜레이의 출력신호를 입력받는 낸드게이트(210)와 낸드게이트(210)의 추력을 지연시켜 출력하는 인버터체인(211,212,213)으로 구성된다.
이하 도1 내지 도3을 참조하여 종래의 지연고정루프의 동작을 설명한다.
쉬프트레지스터(130)의 제1 쉬프트신호(SL1) 만이 논리 하이이고 제2 및 제3 쉬프트신호(SL2, SL3)가 논리 로우라면, 클럭출력신호(CLKout)는 클럭입력신호(CLKin)를 단위딜레이(230) 한 단만큼 지연시킨 것이된다. 클럭출력신호(CLKout)은 딜레이모니터(110)을 거친 후 위상검출기(120)에서 위상 비교를 하는데, 여기서 클럭출력신호(CLKout)가 더 지연되어야 한다면 위상검출기(120)는 오른쪽으로 쉬프트하라는 오른쪽쉬프트신호(shift-right)를 활성화시킨다. 이에 의해서상기 제1 쉬프트신호(SL1)은 논리 로우가 되고 상기 제2 쉬프트신호(SL2)는 논리 하이가 된다. 논리 하이 신호가 오른쪽으로 쉬프트되어 전달되는 것이다.
그 후 출력된 클럭출력신호(CLKout)의 딜레이된양을 모니터하는 딜레이모니터(110)로부터 피드백된 신호를 입력받아 위상검출기(120)에서 다시 위상을 비교하게 되고 클럭출력신호(CLKout)가 더 지연되어야 한다면 또 다시 상기 오른쪽쉬프트신호(shift-right)를 활성화시켜서 이번에는 제3쉬프트신호(SL3)에 논리 하이 값을 쉬프트시켜서 전달한다. 이 경우 클럭출력신호(CLKout)은 내부클럭신호(CLKin)가 단위딜레이 3단만큼 지연된 것이다.
반면에, 위상검출기에서 상기 클럭출력신호(Clkout)가 덜 지연되어야 한다는 판정이 나오면 왼쪽으로 쉬프트하라는 왼쪽쉬프트신호(shift-left)가 활성화되고 딜레이부(210)에서 거치는 단위딜레이의 수를 줄이게 된다.
상기와 같은 동작을 하기 위해서는 단위딜레이에서 딜레이되는 지연신간이 일정하게 유지되는 것이 중요하다.
그러나 종래기술에 의한 딜레이 라인을 구성하는 단위딜레이는 낸드게이트 및 인버터로 구성되어 있기 때문에 지연시간이 전원전압의 변동에 따라 크게 바뀌게 되고, 이는 지연고정루프의 출력신호가 지터(Jitter)가 생기는 주요 원인이 되고 있다.
본 발명은 디지털 지연고정루프에서, 딜레이라인를 구성하는 단위딜레이의지연시간을 전원전압의 변동에 관계없이 일정하게 유지할 수 있는 지연고정루프를 제공함을 목적으로 한다.
또한, 전원전압 및 접지전압의 전압레벨의 변동에 상관없이 일정한 딜레이를 유지할 수 있는 딜레이를 제공함을 목적으로 한다.
도1은 일반적인 지연고정루프의 블럭구성도.
도2는 종래기술에 의한 도1의 디지털 딜레이 라인의 내부를 나타내는 회로도.
도3은 종래기술에 의한 도2의 단위 딜레이의 다른 회로 구성도.
도4는 본 발명의 바람직한 실시예에 따른 도2의 단위 딜레이의 회로도.
도5는 종래 기술에 의한 딜레이라인의 시뮬레이션 파형도.
도6은 본 발명에 의한 딜레이라인의 시뮬레이션 파형도.
도7은 본 발명에 따른 딜레이를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
N1 ~ N8 : 앤모스 트랜지스터
C1 ~ C4 : 캐패시터
상기의 목적을 달성하기 위한 본 발명은 다수개의 단위딜레이를 구비하여, 외부클럭에 동기시키기 위해서 내부클럭을 지연시켜 출력하기 위한 딜레이라인;상기 외부클럭과 내부클럭의 위상차를 검출하기 위한 위상검출기; 및 상기 위상검출기에서 비교한 위상차에 의해 상기 딜레이라인에서서의 지연시간을 제어하기 위한 딜레이 컨트롤러를 구비한 지연고정루프에서, 상기 단위딜레이는, 상기 딜레이 컨트롤러의 제어에 의해 후속 단위딜레이에서 출력하는 지연된 상기 내부클럭을 통과시키기 위한 논리조합수단과, 전원전압 공급부 및 접지전원 공급부의 전압 레벨 변동에 상관없이 일정한 지연값을 가지는 지연블럭을 구비하며, 상기 지연블럭은 저항; 상기 접지전원 공급부의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항의 일측단과 타측단을 연결시키기 위한 제1 스위칭수단; 상기 저항의 일측에 연결되어 상기 전원전압 공급부의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위칭수단; 및 상기 제2 스위칭수단과 상기 접지전원 공급부에 연결된 캐패시터를 구비하는 지연고정루프를 제공한다.
또한 본 발명은 저항; 상기 접지전원 공급부의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항의 일측단과 타측단을 연결시키기 위한 제1 스위칭수단; 상기 저항의 일측에 연결되어 상기 전원전압 공급부의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위칭수단; 및 상기 제2 스위칭수단과 상기 접지전원 공급부에 연결된 캐패시터를 구비하는 지연소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명에 의한 지연고정루프는 전술한 바와 같이, 다수개의 단위딜레이를 구비하여, 외부클럭에 동기시키기 위해서 내부클럭을 지연시켜 출력하기 위한 딜레이라인과, 상기 외부클럭과 내부클럭의 위상차를 검출하기 위한 위상검출기과, 상기 위상검출기에서 비교한 위상차에 의해 상기 딜레이라인에서서의 지연시간을 제어하기 위한 딜레이 컨트롤러를 구비한다.
도4는 도2에서 단위 딜레이의 회로도이다.
도4를 참조하여 살펴보면, 본 발명에 의한 단위딜레이는 상기 딜레이 컨트롤러의 제어에 의해 후속 단위딜레이에서 출력하는 지연된 상기 내부클럭을 통과시키기 위한 논리조합부(231)와, 전원전압 공급부(VDLL) 및 접지전원 공급부(VSS)의 전압 레벨 변동에 상관없이 일정한 지연값을 가지는 지연블럭(232 ~ 235)을 구비한다.
논리조합부(231)은 클럭신호(CLK)와 전단의 단위딜레이를 통과하여 소정시간동안 지연된 클럭신호(Delayed CLK)를 입력받는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력을 반전하여 출력하는 인버터(I1,I2,I3)로 구성된다.
지연블럭(231)은 저항(R1)과, 접지전원 공급부(VSS)의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 저항(R1)의 일측단과 타측단을 연결시키기 위한 제1 스위치(N1)와, 저항(R1)의 일측에 연결되어 전원전압 공급부(VDL)의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위치(N5)와, 제2 스위치(N5)와 접지전원 공급부(VSS)에 연결된 캐패시터(C1)를 구비한다. 또한, 단위딜레이는 지연블럭 하나로 구성되거나, 또는 다수개로 구성할 수 있다. 본 실시예에서는 4개의 지연블럭(232 ~ 235)으로 하나의 단위딜레이를 구성한 것이다.
지연블럭의 제1 및 제2 스위치(N1,N5)는 게이트가 접지전원 공급부(VSS) 또는 전원전압 공급부(VDLL) 연결된 앤모스트랜지스터로 구성된다.
도5는 종랭의 딜레이라인을 이용한 지연고정루프의 시뮬레이션 파형도이며, 도6은 본 발명에 의한 딜레이라인을 구비한 지연고정루프의 시뮬레이션 파형도이다.
이하 도4 내지 도6을 참조하여 본 발명의 지연고정루프에 대해서 설명한다.
먼저 전체적인 동작은 통상적인 지연고정루프의 동작과 같이 외부클럭과 내부클럭의 위상차를 비교 감지하여 외부클럭에 동기된 내부클럭을 출력한다.
구체적으로 보면, 위상비교기에서는 외부클럭과 내부클럭의 지연시간을 모델링한 딜레이 모니터의 출력의 위상차를 비교하고, 비교한 결과를 딜레이 컨트롤러에서는 위상비교기에서 비교한 결과에 따라 딜레이라인을 제어한다.
딜레이라인은 클럭신호를 입력받아 직렬연결된 다수개의 단위딜레이를 구비하여 딜레이 컨트롤러의 출력신호에 따라 소정의 시간동안 지연시켜 출력한다. 그런데, 딜레이라인의 전원전압 또는 접지전원의 전압레벨이 변동에 따라 지연시간이 변동이 되어 지연고정루프의 동작에 신뢰성이 떨어졌다.
그러나, 딜레이라인의 단위 딜레이를 도4에 도시된 바와 같이 구성하면, 전원전압 또는 접지전원의 전압레벨이 변동에 관계없이 일정한 딜레이라인을 구성할 수 있다
도4에는 논리조합부(231)와 네개의 직렬연결딘 지연블럭(232 ~ 235)로 구성되었는데, 먼저 논리조합부(231)는 도2에 도시된 제어부(200)의 낸드게이트(ND1,ND2...NDn)의 출력이 하이로 되면, 전단의 단위딜레이에서 출력되어 소정의 시간동안 지연된 클럭(Delayed CLK)을 통과시켜 다음단의 단위딜레이로 전달하는 동작을 한다.
한편, 지연블럭(232)은 접지전원공급부(VSS) 또는 전원전압공급부(VDLL)의 전압레벨에 관계없이 일정한 지연시간을 유지하는 동작을 하게 된다. 또한, 네개의 지연블럭(232, 235)이 직렬로 연결되어 있으나 단위딜레이의 지연시간에 따라 하나 또는 그 이상의 지연블럭이 연결될 수 있다.
먼저 접지전원 공급부(VSS)이 상승하게 되면 딜레이라인의 동작시간이 증가하게 되는데, 이 때 지연블럭(232)의 제1 스위치(N1)가 접지전원공급부(VSS)가 상승하는 정도에 따라 턴온되어 지연블럭(232)의 입력단과 출력단을 단락시켜준다. 따라서 이 때에는 지연블럭(232)의 입력단과 출력단의 지연시간을 감소시켜 주게되어 전체적인 회로에서의 동작시간은 일정하게 유지되는 것이다.
한편 전원전압 공급부(VDLL)가 상승하게 되면, 제2 스위치(N2)가 턴온되어 출력단에서의 신호가 캐패시터의 영향을 받아 이전보다 출력되는 시간이 지연된다. 따라서 전원전압 공급부가 증가하게 되면 전체적인 회로의 동작시간이 증가하게 되는데, 이 때 지연소자의 출력단에 연결된 캐패시터(C)의 영향으로 일정한 동작시간을 유지시켜 줄수 있게 된다.
따라서 전원전압 또는 접지전원의 변동에 대해서도 단위딜레이의 지연시간은 일정하게 유지되고, 이에 따라 딜레이 컨트롤러의 제어에 따라 딜레이라인은 항상 입력클럭을 일정한 단위시간만큼 지연시켜 출력할 수 있다.
도6에는 종래에 낸드게이트 또는 인버터를 이용하여 단위딜레이를 구성하였을 때의 딜레이라인의 시뮬레이션 파형도이고, 도7에는 본 발명에 의한 지연블럭으로 단위딜레이를 구성하였을 때의 시뮬레이션 파형도이다.
도6 및 도7을 참조하여 살펴보면, 전원전압 공급부(VDLL)의 전원이 변동될 때에 종래에는 지연고정루프의 출력파형이 약 200 ~ 500ps의 범위에서 변동이 되었으나, 본 발명에 의해서는 지연고정루프의 출력하평이 약 100 ~ 300ps의 범위에서 변동이 되는 것을 알 수 있다. 따라서 종래의 기술대비 약 100ps ~ 200ps의 출력파형 변동이 줄어듬을 알 수 있다.
결국 본 발명에 의해 일정한 간격으로 입력클럭을 지연시켜 출력할 수 있어, 지연고정루프의 지터를 줄여 동작상의 신뢰성이 증가될 수 있다.
또한 본 발명에서는 전원전압의 변동에 대해 지연시간이 조정되는 지연소자를 제안한다.
도7은 본 발명에서 제안하는 지연소자의 회로도가 도시되어 있다.
도7을 참조하여 살펴보면, 본 발명에 의한 딜레이는 저항(R)과 접지전원 공급부(VSS)의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항(R)의 일측단과 타측단을 연결시키기 위한 제1 스위치(S1)와, 저항(R)의 일측에 연결되어 전원전압 공급부(VDD)의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위치(S2)와, 제2 스위치(S2)와 접지전원 공급부(VSS)에 연결된 캐패시터(C)로 구성된다.
제1 스위치(S1) 게이트가 접지전원 공급부(VSS)에 연결된 앤모스트랜지스터(로 구성되며, 제2 스위치(S2)은 게이트가 전원전압 공급부(VDLL)에 연결된 앤모스트랜지스터로 구성된다.
도7을 참조하여 본 발명에 의한 지연소자의 동작을 살펴본다.
먼저 접지전원공급부(VSS)이 상승하게 되면 일반적으로 회로의 동작시간이 증가하게 되는데, 이 때 지연소자의 제1 스위치(S1)가 접지전원공급부(VSS)가 상승하는 정도에 따라 턴온되어 입력단(IN)과 출력단(OUT)을 단락시켜준다. 따라서 입력단(IN)과 출력단(OUT)의 지연시간을 감소시켜 주게 되어 전체적인 회로에서의 동작시간은 일정하게 유지되는 것이다.
한편 전원전압 공급부(VDD)가 상승하게 되면, 제2 스위치(S2)가 턴온되어 출력단에서의 신호가 캐패시터의 영향을 받아 이전보다 출력되는 시간이 지연된다. 따라서 전원전압 공급부(VSS)가 증가하게되면 전체적인 회로의 동작시간이 증가하게 되는데, 이 때 지연소자의 출력단(OUT)에 연결된 캐패시터(C)의 영향으로 일정한 동작시간을 유지시켜 줄수 있게 된다.
따라서 본 발명에 의한 지연소자에 의해 전원전압 또는 접지전원의 변동에 상관없이 일정한 동작시간을 유지하는 회로를 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 전원전압 또는 접지전원의 변동에 관계없이 일정한 지연시간을 유지하는 단위딜레이를 형성할 수 있어, 디지털 지연고정루프의 지터를 줄일 수 있다.
또한 전원전압 및 접지전압읠 전압레벨의 변동에 상관없이 안정적인 동작시간을 유지할 수 있는 회로를 구성할 수 있다.

Claims (7)

  1. 다수개의 단위딜레이를 구비하여, 외부클럭에 동기시키기 위해서 내부클럭을 지연시켜 출력하기 위한 딜레이라인;
    상기 외부클럭과 내부클럭의 위상차를 검출하기 위한 위상검출기; 및
    상기 위상검출기에서 비교한 위상차에 의해 상기 딜레이라인에서의 지연시간을 제어하기 위한 딜레이 컨트롤러를 구비한 지연고정루프에서,
    상기 단위딜레이는,
    상기 딜레이 컨트롤러의 제어에 의해 후속 단위딜레이에서 출력하는 지연된 상기 내부클럭을 통과시키기 위한 논리조합수단과, 전원전압 공급부 및 접지전원 공급부의 전압 레벨 변동에 상관없이 일정한 지연값을 가지는 지연블럭을 구비하며,
    상기 지연블럭은
    저항;
    상기 접지전원 공급부의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항의 일측단과 타측단을 연결시키기 위한 제1 스위칭수단;
    상기 저항의 일측에 연결되어 상기 전원전압 공급부의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위칭수단; 및
    상기 제2 스위칭수단과 상기 접지전원 공급부에 연결된 캐패시터
    를 구비하는 지연고정루프.
  2. 제 1 항에 있어서,
    상기 단위딜레이는 상기 지연블럭을 다수개 구비한 것을 특징으로 하는 지연고정루프.
  3. 제 1 항에 있어서,
    상기 제1 스위칭 수단은 게이트가 상기 접지전원 공급부에 연결된 앤모스트랜지스터인 것을 특징으로 하는 지연고정루프.
  4. 제 3 항에 있어서,
    상기 제2 스위칭 수단은 게이트가 상기 전원전압 공급부에 연결된 앤모스트랜지스터인 것을 특징으로 하는 지연고정루프.
  5. 저항;
    상기 접지전원 공급부의 전압레벨이 소정 레벨로 상승하게 되면 턴온되어 상기 저항의 일측단과 타측단을 연결시키기 위한 제1 스위칭수단;
    상기 저항의 일측에 연결되어 상기 전원전압 공급부의 전압레벨이 소정 레벨로 하강하게 되면 턴온되는 제2 스위칭수단; 및
    상기 제2 스위칭수단과 상기 접지전원 공급부에 연결된 캐패시터
    를 구비하는 지연소자.
  6. 제 5 항에 있어서,
    상기 제1 스위칭 수단은 게이트가 상기 접지전원 공급부에 연결된 앤모스트랜지스터인 것을 특징으로 하는 지연소자.
  7. 제 6 항에 있어서,
    상기 제2 스위칭 수단은 게이트가 상기 전원전압 공급부에 연결된 앤모스트랜지스터인 것을 특징으로 하는 지연소자.
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* Cited by examiner, † Cited by third party
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