KR100237567B1 - 지연잠금 회로 - Google Patents

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Abstract

본 발명은 지연잠금 회로(Delay Locked Loop)에 관한 것으로, 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차이가 기 설정된 소정시간 보다 크면 지연시간을 조정하고, 그 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차이가 기 설정된 소정시간 보다 작으면 더 이상 지연시간을 조정하지 않음으로써, 로크상태를 계속 유지할 수 있는 지연잠금 회로에 관한 것이다.

Description

지연잠금 회로
본 발명은 지연잠금 회로(Delay Locked Loop)에 관한 것으로 위상 검출기에 소정 시간의 폭(skew)을 갖는 위상 검출 범위를 확보하여 입력 클럭 신호와 내부 클럭 신호의 위상차가 그 폭 보다 작으면 로크(lock)상태를 유지할 수 있는 지연잠금 회로에 관한 것이다.
제1도는 종래 지연 잠금 회로의 구성도로서, 이에 도시한 바와같이, 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하는 위상 검출기(2)와; 상기 위상 검출기(2)의 결과에 따라 상기 입력 클럭 신호(RCLK)의 지연 폭을 결정하는 두 개의 제어신호(Vp)(Vn)를 출력하는 지연 제어기(2)와; 상기 두 개의 제어신호(Vp)(Vn)에 의해 상기 입력 클럭 신호(RCLK)를 지연하여 내부 클럭 신호(ICLK)로 출력하는 가변 지연기(3)로 구성된다.
여기서, 상기 위상 검출기(2)는 디 플립플롭(D Flip Flop)이며 입력단(CLK)으로 입력 클럭 신호(RCLK)를 입력받고 입력단(D)으로 내부 클럭 신호(ICLK)를 입력받는다.
이와같이 구성된 종래 회로의 동작에 대하여 제2도 내지 제5도를 참조하여 설명한다.
외부에서 지연잠금 회로로 입력되는 입력 클럭 신호(RCLK)는 위상 검출기(1)의 클럭 단자(CLK)와 가변 지연기(3)로 입력되며, 가변 지연기(3)에서는 지연 제어기(2)로 부터의 제어신호(Vp)(Vn)에 따라 상기 신호(RCLK)를 대략 그 신호(RCLK)의 한 주기에 해당하는 시간 만큼 지연시켜 출력하며, 출력되는 신호는 내부 클럭(ICLK)이라고 한다.
상기 위상 검출기(1)는 입력 클럭 신호(RCLK)의 상승 에지에서 상기 내부 클럭(ICLK)의 논리상태에 따라 출력신호의 논리상태를 결정한다.
로우상태의 입력 클럭 신호(RCLK)가 상기 지연 제어기(2)로 입력되면, 그 입력 클럭 신호(RCLK)는 두 개의 인버터(I1)(I2)를 통하여 소정 시간이 지연된 후 전송 게이트(T1)를 턴온시킨다. 내부 클럭 신호(ICLK)는 두 개의 인버터(I4)(I5)를 통하여 지연된 후 상기 전송 게이트(T1)를 통과한 후 인버터(I6)(I7)에서 래치된다.
다음으로, 상기 입력 클럭 신호(RCLK)가 하이상태로 전환되면 상기 전송 게이트(T1)은 턴오프되고, 전송 게이트(T3)가 턴온된다. 그에따라 상기 인버터(I6)(I7)에서 래치된 내부 클럭 신호(ICLK)는 상기 전송 게이트(T3)를 통과하고, 인버터(I8)에서 반전된 후 출력단(Q)으로 출력되며, 인버터(I10)에서 다시 반전되어 출력단(QB)으로 출력된다.
이와같이, 입력 클럭 신호(RCLK)의 상승에지에서 내부 클럭(ICLK)이 하이상태이면, 출력단(Q)에서 출력되는 신호의 논리상태는 하이가 되고, 출력단(QB)에서 출력되는 출력신호의 논리상태는 로우가 되며, 이때의 타이밍 도는 제3(a)도와 같다.
이후, 상기 지연 제어기(2)와 가변 지연기(3)의 동작을 설명한다.
상기 지연 제어기(2)의 바이어스 발생기(41)가 바이어스 전압을 출력하고 인에이블(PWRON)가 하이상태 일 때, 상기 위상 검출기(1) 출력단(Q)으로 출력되는 신호가 하이상태이고, 출력단(QB)으로 출력되는 신호가 로우상태이면, 피모스 트랜지스터(P42)는 턴오프되고, 엔모스 트랜지스터(N41)는 턴온되며, 콘덴서(C)에 충전된 전하가 저항(R) 및 엔모스 트랜지스터(N41)(N42)(N43)를 통하여 방전된다.
그에따라 출력단(Vn)의 레벨은 낮아지고, 출력단(Vp)의 레벨은 높아진다.
따라서, 가변 지연기(3)의 다수 피모스 트랜지스터(P51,P53, ...)의 저항은 증가하고, 다수의 엔모스 트랜지스터(N51, N53, ...)의 저항 역시 증가한다.
그에따라 상기 입력 클럭 신호(RCLK)가 두 개의 트랜지스터(P52,N52)(P54,N54)들로 이루어진 인버터(I51)(I52)를 통과하는 시간이 증가함으로써, 상기 입력 클럭 신호(RCLK)가 상승 에지가 될 때에는 그 입력 클럭 신호(RCLK)와 상기 내부 클럭 신호(ICLK)의 위상차가 감소하게 된다.
한편, 제3(b)도는 입력 클럭 신호(RCLK)의 위상보다 내부 클럭(ICLK)의 위상이 앞설때(early state) 출력단(Q)(QB)에서 출력되는 신호의 타이밍 도이며, 이와 같이, 출력단(Q)(QB)에서 출력되는 신호의 논리상태가 제3(a)도와 반대로 되면, 상기 지연 제어기(2)와 가변 지연기(3)의 동작 역시 반대로 된다.
즉, 상기 지연 제어기(2)의 피모스 트랜지스터(P42)가 턴온되고, 엔모스 트랜지스터(N41)가 턴오프 되어 전원전압(VDD)에 의해 콘덴서(C)가 충전되며, 그에따라 출력단(Vn)의 레벨은 상승되고, 출력단(Vp)의 레벨은 하강됨으로써, 상기 가변 지연기(3)는 상기 입력 클럭 신호(RCLK)의 지연 시간을 감소시킨다.
상기와 같이 동작하는 종래 지연잠금 회로는 입력 클럭 신호(RCLK)를 기준으로 하여, 내부 클럭 신호(ICLK)의 위상이 그 입력 클럭 신호(RCLK)의 위상보다 앞서는지 뒤지는지를 판단하여, 앞서면 그 내부 클럭(ICLK)의 지연을 증가 시키고, 늦으면 그 내부 클럭(ICLK)의 지연을 감소시킨다. 즉, 두가지 상태로 동작한다.
그러나, 만약 내부 클럭 신호(ICLK)의 위상이 그 입력 클럭 신호(RCLK)의 위상 보다 약간 앞선다면, 다음 단계에서 내부 클럭 신호(ICLK)의 위상이 그 입력 클럭 신호(ICLK)의 위상 보다 약간 느리게 되며, 이와같은 두가지의 상태를 계속 반복하게 된다.
따라서, 지연잠금 루프가 닫혀(close) 있는 한, 내부 클럭 신호의 위상은 항상 입력 클럭 신호(RCLK)의 위상보다 빠르거나 늦게되며, 제3(c)도에 도시한 바와같이 두 개의 클럭 신호의 위상은 항상 소정 시간 만큼 차이가 날 수 밖에 없음으로 인해 내부 스텝 지터(Internal Step Jitter)가 발생하여 정확한 로크(lock)가 이루어지지 않는 문제점이 있다.
따라서, 본 발명의 목적은, 입력 클럭 신호(RCLK)와 내부 클럭 신호(ICLK)의 위상차가 소정 시간(상기한 내부 스텝 지터가 발생할 수 있는 최대 시간) 이하가 되면 그 상태로 검출하여 정확한 로크가 이루어지게 함으로써, 더 이상 지연 정도를 조정하지 않을 수 있도록 한다.
이와같은 목적을 달성하기 위한 본 발명은 입력 클럭 신호(RCLK)를 소정시간 지연하고, 지연된 그 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하는 이른 상태 검출부(10)와; 내부 클럭 신호(ICLK)를 소정시간 지연하고, 지연된 그 내부 클럭 신호(ICLK)의 위상과 입력 클럭 신호(RCLK)의 위상을 비교하는 높은 상태 검출부(20)와; 상기 이른 상태 검출부(10)와 늦은 상태 검출부(20)의 비교 결과에 따라 상기 입력 클럭 신호(RCLK)의 지연 정도를 결정하는 제어신호를 출력하는 지연 제어기(2)와; 상기 지연 제어기(2)의 제어신호에 의해 상기 입력 클럭 신호(RCLK)를 소정시간 지연하여 내부 클럭 신호(ICLK)로 출력하는 가변 지연기(3)로 구성한다.
제1도는 지연잠금 회로의 구성도.
제2도는 제1도의 위상검출기의 상세 회로도.
제3도는 제1도의 위상검출기의 입, 출력 신호의 타이밍 도.
제4도는 제1도의 지연 제어기의 상세 회로도.
제5도는 제1도의 가변 지연기의 상세 회로도.
제6도는 본 발명 지연잠금 회로의 구성도.
제7도는 제6도의 위상 검출기의 입출력 신호의 타이밍 도.
* 도면의 주요부분에 대한 부호의 설명
2 : 지연 제어기 3 : 가변 지연기
10 : 이른 상태 검출부 11 : 제1 지연기
12 : 제1 위상 검출기 20 : 늦은 상태 검출부
21 : 제2 지연기 22 : 제2 위상 검출기
I61 ∼ I64 : 인버터
제6도는 본 발명 지연잠금 회로의 구성도로서, 이에 도시한 바와같이, 입력 클럭 신호(RCLK)의 위상 보다 내부 클럭 신호(ICLK)의 위상이 앞서는 지를 판단하여 그에 따른 신호(Q_E)를 출력하는 이른 상태 검출부(10)와; 입력 클럭 신호(RCLK)의 위상보다 내부 클럭 신호(ICLK)의 위상이 뒤지는 지를 판단하여 그에따른 신호(QB_L)를 출력하는 늦은 상태 검출부(20)와; 상기 두 신호(Q_E)(QB_L)를 입력받아 상기 입력 클럭 신호(RCLK)의 지연 폭을 결정하는 두 개의 제어신호(Vp)(Vn)를 출력하는 지연제어기(2)와; 상기 두 개의 제어신호(Vp)(Vn)에 의해 상기 입력 클럭 신호(RCLK)를 지연하여 내부 클럭 신호(ICLK)로 출력하는 가변 지연기(3)로 구성된다.
상기 이른 상태 검출부(10)는 상기 입력 클럭 신호(RCLK)를 소정 시간 지연시키는 제1 지연기(11)와; 상기 제1 지연기(11)의 출력신호의 위상과 상기 내부 클럭 신호(ICLK)의 위상을 비교하는 제1 위상 검출기(12)로 구성된다.
또한, 상기 늦은 상태 검출부(20)는 상기 내부 클럭 신호(ICLK)를 소정 시간 지연 시키는 제2 지연기와(21)와; 상기 제2 지연기(21)의 출력신호의 위상과 상기 입력 클럭 신호(RCLK)의 위상을 비교하는 제2 위상 검출기(22)로 구성된다.
여기서, 상기 제1 및 제2 지연기(11)(21)는 각각 두 개의 인버터(I61,I62)(I63,I64)로 이루어지며 상기 제1 및 제2 위상 검출기(21)(22)는 디 플립플롭(D Flip Flop)이다.
이와같이 구성한 본 발명의 동작에 대하여 제4도 내지 제7도를 참조하여 설명한다.
입력 클럭 신호(RCLK)는 제1 지연기(11)에서 지연되어 새로운 신호(RCLK_E)로 출력되며, 제1 위상 검출기(12)는 그 신호(RCLK_E)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하여 신호(Q_E)를 출력한다.
또한, 내부 클럭 신호(ICLK)는 제2 지연기(21)에서 지연되어 새로운 신호(ICLK_L)로 출력되며, 제2 위상 검출기(22)는 그 신호(ICLK_L)의 위상과 상기 입력 클럭 신호(RCLK)의 위상을 비교하여 신호(QB_L)를 출력한다.
이때, 입력 클럭 신호(RCLK)가 상승 에지 일 때 내부 클럭 신호(ICLK)의 위상이 그 입력 클럭 신호(RCLK)의 위상보다 소정구간(T) 더 앞서면 상기 신호(Q_E)는 하이상태가 되고, 상기 신호(QB_L)는 로우상태가 되며, 이 상태를 이른 상태(early state)라고 하며, 이때의 타이밍도는 제7(a)도에 도시된다. 여기서, 소정구간(T)는 상기 제1 및 제2 지연기(11)(21)에 설정된 지연시간으로서, 종래 회로에서 문제 되었던 스텝 지터와 동일하게 설정된다. 즉, 소정시간(T)는 상기 가변 지연기(3)가 입력 클럭 신호(RCLK)의 위상보다 소정구간(T)보다 더 늦으면 신호(Q_E)는 로우상태가 되고 신호(QB_L)는 하이상태가 되며, 이 상태를 늦은 상태라고 하면, 이때의 타이밍도는 제7(b)도에 도시된다.
다음으로, 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차가 상기 구간(T) 보다 작을때를 제7(c)도를 참조하여 설명한다.
상기 제1 위상 검출기(12)는 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하여 신호(Q_E)를 하이상태로 출력하고, 상기 제2 위상 검출기(22)는 내부 클럭 신호(ICLK)의 위상과 입력 클럭 신호(RCLK)의 위상을 비교하여 신호(QB_L)를 하이상태로 출력한다.
이와같이 두 출력 신호(Q_E)(QB_L)이 모두 하이상태가 되는 상태를 로크(lock) 상태라고 한다.
하이상태의 신호(Q_E)와 하이상태의 신호(QB_L)가 상기 지연 제어기(2)로 입력될 때, 하이상태의 신호(Q_E)에 의해 엔모스 트랜지스터(N41)는 턴온되며, 하이상태의 신호(QB_L)는 인버터(I41)에서 반전되어 피모스 트랜지스터(P42)의 게이트에 인가되어, 그 피모스 트랜지스터(P42) 역시 턴온된다.
따라서, 상기 피모스 트랜지스터(P42)를 흐르던 전원전압(VDD)의 전류는 모두 상기 엔모스 트랜지스터(N41)을 통하여 흐르게 됨으로써, 나머지 소자, 즉 저항(R), 콘덴서(C), 엔모스 트랜지스터(N44) 및 피모스 트랜지스터(P44)의 전류, 전압은 이전 상태를 계속 유지한다.
이는, 출력단(Vn)(Vp)의 레벨의 변화가 일어나지 않는 것을 의미하여, 그에따라 가변 지연기(3)의 트랜지스터(P51,P53, ..)(N51, N53, ...)의 저항값도 변화하지 않게 된다.
따라서, 상기 가변 지연기(3)의 지연시간은 이전 주기의 지연시간을 계속 유지한다.
다시말하면, 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차가 기 설정된 소정시간 보다 짧으면, 즉 로크상태가 되면 상기 가변 지연기(3)는 더 이상의 지연 정도를 조정하지 않는다.
이상에서 설명한 바와같이 본 발명은 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차이가 기 설정된 소정시간 보다 크면 지연시간을 조정하고, 그 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상의 차이가 기 설정된 소정시간 보다 작으면 더 이상 지연시간을 조정하지 않음으로써, 로크상태를 계속 유지할 수 있게 되어 스텝 지터가 발생하지 않게 된다.

Claims (9)

  1. 입력 클럭 신호(RCLK)를 소정시간 지연하고, 지연된 그 입력 클럭 신호(RCLK)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하는 이른 상태 검출부(10)와; 내부 클럭 신호(ICLK)를 소정시간 지연하고, 지연된 그 내부 클럭 신호(ICLK)의 위상과 입력 클럭 신호(RCLK)의 위상을 비교하는 늦은 상태 검출부(20)와; 상기 이른 상태 검출부(10)와 늦은 상태 검출부(20)의 비교 결과에 따라 상기 입력 클럭 신호(RCLK)의 지연 정도를 결정하는 제어신호를 출력하는 지연 제어기(2)와; 상기 지연 제어기(2)의 제어신호에 의해 상기 입력 클럭 신호(RCLK)를 소정시간 지연하여 내부 클럭 신호(ICLK)로 출력하는 가변 지연기(3)로 구성된 것을 특징으로 하는 지연잠금 회로.
  2. 제1항에 있어서, 상기 이른 상태 검출부(10)는 입력 클럭 신호(RCLK)를 소정시간 지연하는 제1 지연기(11)와; 상기 제1 지연기(11)의 출력신호(RCLK_E)의 위상과 내부 클럭 신호(ICLK)의 위상을 비교하는 제1 위상 검출기(12)로 구성된 것을 특징으로 하는 지연잠금 회로.
  3. 제2항에 있어서, 상기 제1 지연기(11)는 두 개의 인버터(I61)(I62)가 직렬 연결되는 것을 특징으로 하는 지연잠금 회로.
  4. 제2항에 있어서, 상기 제1 지연기(11)의 지연시간은 상기 가변 지연기(3)가 입력 클럭 신호(RCLK)를 지연시킬 수 있는 최소 지연시간과 최대 지연시간의 차이 임을 특징으로 하는 지연잠금 회로.
  5. 제2항에 있어서, 상기 제1 위상 검출기(12)는 지연된 입력 클럭 신호(RCLK)를 단자(CLK)로 입력받고 내부 클럭 신호(ICLK)를 단자(D)로 입력받아 출력신호(Q_E)를 출력단자(Q)로 출력하는 디플립플롭 인것을 특징으로 하는 지연 잠금 회로.
  6. 제1항에 있어서, 상기 늦은 상태 검출기(20)는 내부 클럭 신호(ICLK)를 소정시간 지연하는 제2 지연기(21)와; 지연된 내부 클럭 신호(ICLK)의 위상과 입력 클럭 신호(RCLK)의 위상을 비교하는 제2 위상검출기(22)로 구성된 것을 특징으로 하는 지연잠금 회로.
  7. 제6항에 있어서, 상기 제2 지연기(21)는 두 개의 인버터(I63)(I64)가 직렬 연결되는 것을 특징으로 하는 지연잠금 회로.
  8. 제6항에 있어서, 상기 제2 지연기(21)의 지연시간은 상기 가변 지연기(3)가 입력 클럭 신호(RCLK)를 지연 시킬 수 있는 최소 지연시간과 최대 지연시간의 차이 임을 특징으로 하는 지연잠금 회로.
  9. 제6항에 있어서, 상기 제2 위상 검출기(22)는 지연된 내부 클럭 신호(ICLK)를 단자(D)로 입력받고 입력 클럭 신호(RCLK)를 단자(CLK)로 입력받아 출력신호(QB_L)를 출력단자(QB)로 출력하는 것을 특징으로 하는 지연잠금 회로.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845115C2 (de) * 1998-09-30 2000-08-31 Siemens Ag Integrierte Schaltung mit einer einstellbaren Verzögerungseinheit
KR100303781B1 (ko) * 1998-12-30 2001-09-24 박종섭 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기
AU2001233023A1 (en) * 2000-01-24 2001-07-31 Broadcom Corporation System and method for compensating for supply voltage induced signal delay mismatches
JP3586620B2 (ja) * 2000-05-30 2004-11-10 Ｎｅｃマイクロシステム株式会社 半導体装置
US6507230B1 (en) * 2000-06-16 2003-01-14 International Business Machines Corporation Clock generator having a deskewer
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路
JP4118536B2 (ja) * 2001-07-03 2008-07-16 株式会社東芝 クロック遅延設定方法
JP2003188720A (ja) * 2001-12-21 2003-07-04 Mitsubishi Electric Corp Ｐｌｌ回路
US6720810B1 (en) * 2002-06-14 2004-04-13 Xilinx, Inc. Dual-edge-correcting clock synchronization circuit
US20040222832A1 (en) * 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
US7506193B1 (en) * 2005-03-04 2009-03-17 Unisys Corporation Systems and methods for overcoming part to part skew in a substrate-mounted circuit
US7353420B2 (en) * 2005-04-07 2008-04-01 Winbond Electronics Corp. Circuit and method for generating programmable clock signals with minimum skew
US7821301B2 (en) * 2006-01-11 2010-10-26 International Business Machines Corporation Method and apparatus for measuring and compensating for static phase error in phase locked loops
JP4751932B2 (ja) * 2006-07-28 2011-08-17 富士通株式会社 位相検出装置および位相同期装置
US8149022B2 (en) * 2007-02-09 2012-04-03 Mediatek Inc. Digital delay line based frequency synthesizer
US8032778B2 (en) 2008-03-19 2011-10-04 Micron Technology, Inc. Clock distribution apparatus, systems, and methods
US9325491B2 (en) * 2014-04-15 2016-04-26 Triquint Semiconductor, Inc. Clock generation circuit with dual phase-locked loops
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2197553A (en) * 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line
US5173617A (en) * 1988-06-27 1992-12-22 Motorola, Inc. Digital phase lock clock generator without local oscillator
US5118975A (en) * 1990-03-05 1992-06-02 Thinking Machines Corporation Digital clock buffer circuit providing controllable delay
JP3499051B2 (ja) * 1995-06-22 2004-02-23 株式会社アドバンテスト タイミング信号発生回路

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