DE19755143A1 - Verzögerungsstarre Schaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine verzögerungsstarre (verzögerungssynchrone) Schaltung und insbesondere eine verbesserte verzögerungsstarre Schaltung, die in der Lage ist, einen gesperrten Zustand aufrechtzuerhalten, wenn eine Phasendifferenz zwischen einem Eingangstaktsignal und einem internen Signal kleiner ist als ein Laufzeitunterschied derselben, indem eine Phasendetektoreinheit mit einem vorgegebenen Laufzeitunterschied bereitgestellt wird.

Fig. 1 zeigt eine herkömmliche verzögerungsstarre Schaltung. Wie daraus ersichtlich ist, enthält die herkömmliche verzöge­ rungsstarre Schaltung eine Phasendetektoreinheit 1 zum Ver­ gleichen der Phase eines Eingangstaktsignals RCLK mit der Phase eines internen Taktsignals ICLK, eine Verzögerungs­ steuerung 2 zum Ausgeben von zwei Steuersignalen Vp und Vn, die den Verzögerungs-Laufzeitunterschied des Eingangstakt­ signals RCLK gemäß einem Ergebnis der Phasendetektoreinheit 1 bestimmen, und eine variable Verzögerungseinheit 3 zum Aus­ geben eines internen Taktsignals ICLK, indem das Eingangs­ taktsignal RCLK von den beiden Steuersignale Vp und Vn ver­ zögert wird.

Die Phasendetektoreinheit 1 ist hier ein D-Flipflop, der ein Eingangstaktsignal RCLK über einen Eingangsanschluß CLK und ein internes Taktsignal ICLK über einen Eingangsanschluß D erhält.

Nunmehr wird die Funktion der herkömmlichen verzögerungs­ starren Schaltung unter Bezugnahme auf Fig. 2 bis 5 beschrie­ ben.

Ein Eingangstaktsignal RCLK wird extern an einen Taktsignal­ anschluß CLK des Phasendetektors 1 bzw. der variablen Ver­ zögerungseinheit 3 angelegt, und in der variablen Verzöge­ rungseinheit 3 wird das Signal RCLK gemäß den Steuersignalen Vp und Vn von der Verzögerungssteuerungseinheit 2 so lange verzögert wie der Periode des Signals RCLK entspricht, und das auf diese Weise ausgegebene Signal ist als ein internes Taktsignal ICLK bekannt.

Die Phasendetektoreinheit 1 bestimmt den logischen Zustand des Ausgangssignals gemäß dem logischen Zustand des internen Taktsignals ICLK in einer ansteigenden Flanke des Eingangs­ taktsignals RCLK.

Wird ein Eingangstaktsignal RCLK mit Low-Pegel an die Ver­ zögerungssteuerung 2 angelegt, wird das Eingangstaktsignal RCLK um eine vorgegebene Zeit durch zwei Inverter I1 und I2 verzögert, wodurch das Übertragungsgatter T1 eingeschaltet wird. Das interne Taktsignal ICLK wird durch zwei Inverter I4 und I5 verzögert, passiert das Übertragungsgatter T1 und wird von den Invertern I6 und I7 zwischengespeichert.

Wechselt danach der Pegel des Eingangstaktsignals RCLK auf den High-Pegel, werden die Übertragungsgatter T1 und T3 ein­ geschaltet. Das von den Invertern I6 und I7 zwischengespei­ cherte interne Taktsignal ICLK durchläuft das Übertragungs­ gatter T3, wird vom Inverter I8 invertiert und wird dann an den Ausgangsanschluß Q ausgegeben. Das Signal wird dann vom Inverter I10 invertiert und an den Ausgangsanschluß QB aus­ gegeben.

Wechselt der Pegel des internen Taktsignals an einer anstei­ genden Flanke des Eingangstaktsignals RCLK auf den Zustand High, wird der logische Zustand des vom Ausgangsanschluß Q ausgegebenen Signals ein High-Pegel, und der logische Zustand des vom Ausgangsanschluß QB ausgegebenen Ausgangssignal wird ein Low-Pegel. Die zu dem Signal gehörige Taktung ist in Fig. 3A dargestellt.

Nunmehr wird die Funktion der Verzögerungssteuerung 2 und der variablen Verzögerungseinheit 3 erläutert.

Gibt ein Vorspannungsgenerator 41 der Verzögerungssteuerung 2 eine Vorspannung aus, hat den Freigabesignal PWON den Zustand High, das vom Ausgangsanschluß Q der Detektoreinheit 1 ausge­ gebene Signal einen High-Pegel und das vom Ausgangsanschluß QB ausgegebene Signal einen Low-Pegel, wird der PMOS-Transi­ stor P42 ausgeschaltet und der NMOS-Transistor N41 einge­ schaltet, so daß die in einem Kondensator C geladene elektri­ sche Ladung durch den Widerstand R und die NMOS-Transistoren N41, N42 und N43 entladen wird.

Der Pegel am Ausgangsanschluß Vn nimmt ab, und der Pegel am Ausgangsanschluß Vp steigt an.

Aus diesem Grund nehmen die Widerstandswerte einer Vielzahl PMOS-Transistoren P51, P53, . . ., Pn der variablen Verzöge­ rungseinheit 3 zu, und die Widerstandswerte einer Vielzahl NMOS-Transistoren N51, N53, . . ., Nn nehmen zu.

Die Zeit, die das Eingangstaktsignal RCLK für den Durchgang durch die Inverter I51 und I52 mit den Transistoren P52 und N52 sowie P54 und N54 benötigt, wird länger, und wenn das Eingangstaktsignal RCLK eine ansteigende Flanke hat, nimmt die Phasendifferenz zwischen dem Eingangstaktsignal RCLK und dem internen Taktsignal ICLK ab.

Fig. 3B zeigt ein Impulsdiagramm der Signale von den Aus­ gangsanschlüssen Q und QB, wobei die Phase des internen Takt­ signals ICLK der Phase des Eingangstaktsignals RCLK voreilt. Sind die logischen Zustände der von den Ausgangsanschlüssen Q und QB ausgegebenen Signale dem in Fig. 3B dargestellten lo­ gischen Zustand entgegengesetzt, werden die Verzögerungssteu­ erung 2 und die variable Verzögerungseinheit 3 umgekehrt be­ trieben.

Der PMOS-Transistor P42 der Verzögerungssteuerung 2 wird näm­ lich eingeschaltet und der NMOS-Transistor N41 ausgeschaltet, und der Kondensator C wird durch die Spannung VDD geladen. Deshalb steigt der Pegel des Ausgangsanschlusses Vn an, und der Pegel des Ausgangsanschlusses Vp fällt ab, und die Ver­ zögerungseinheit 3 verringert die Verzögerungszeit des Ein­ gangstaktsignals RCLK.

Die herkömmliche verzögerungsstarre Schaltung beurteilt je­ doch auf Basis des internen Taktsignals ICLK, ob die Phase des internen Taktsignals ICLK der Phase des Eingangstakt­ signals RCLK vor- oder nacheilt. Lautet das Ergebnis der Be­ urteilung, daß die Phase des internen Taktsignals ICLK dem­ selben voreilt, wird die Verzögerung des internen Taktsignals verlängert, und wenn die Phase des des internen Taktsignals ICLK demselben nacheilt, wird die Verzögerung des internen Taktsignals verkürzt. Das bedeutet, daß die Schaltung in zwei Modi arbeitet.

Eilt jedoch die Phase des internen Taktsignals ICLK der Phase des Eingangstaktsignals RCLK geringfügig voraus, wird die Phase der internen Taktsignals ICLK langsamer als die Phase des Eingangstaktsignals der nächsten Stufe. Die beiden oben beschriebenen Modi sind kontinuierlich aktiv.

Wird also die verzögerungsstarre Schleife getaktet, eilt die Phase des internen Taktsignals der Phase des Eingangstaktsig­ nals RCLK immer vor oder nach. Da stets eine vorgegebene Zeitdifferenz zwischen den Phasen der beiden Taktsignale be­ steht, wie in Fig. 3C dargestellt, tritt ein internes Stufen­ ziffern auf, so daß es unmöglich ist, eine genaue Sperrope­ ration zu erzielen.

Es ist demnach die Aufgabe der vorliegenden Erfindung, eine verbesserte verzögerungsstarre Schaltung bereitzustellen, die in der Lage ist, eine genaue Sperroperation zu erzielen, in­ dem ein Betriebszustand erkannt wird, wenn die Phasendiffe­ renz zwischen einem Eingangstaktsignal RCLK und einem inter­ nen Taktsignal ICLK unter einer vorgegebenen Zeit liegt (die maximale Zeit, während der das interne Stufenzittern auftre­ ten darf).

Zur Lösung der obigen Aufgabe wird eine verzögerungsstarre Schaltung bereitgestellt, die folgendes enthält: eine Detek­ toreinheit für einen Voreil-Zustand zum Verzögern eines Ein­ gangstaktsignals RCLK um eine vorgegebene Zeit und zum Ver­ gleichen der Phase eines Eingangstaktsignals RCLK mit der Phase eines internen Taktsignals ICLK, eine Detektoreinheit für einen Nacheil-Zustand zum Verzögern des internen Takt­ signals ICLK um eine vorgegebene Zeit und zum Vergleichen der Phase des internen Taktsignals ICLK mit der Phase des Ein­ gangstaktsignals RCLK, eine Verzögerungssteuerung zum Ausge­ ben eines Steuersignals für die Bestimmung der Verzögerungs­ zeit des Eingangstaktsignals RCLK gemäß dem Vergleichsergeb­ nis durch die Detektoreinheit für den Voreil-Zustand und die Detektoreinheit für den Nacheil-Zustand, und eine variable Verzögerungseinheit zum Verzögern des Eingangstaktsignals um eine vorgegebene Zeit gemäß einem Steuersignal von der Ver­ zögerungssteuerung und zum Ausgeben eines internen Taktsig­ nals ICLK.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung und den beilie­ genden beispielhaften Zeichnungen; es zeigen:

Fig. 1 ein schematisches Blockdiagramm einer herkömmlichen verzögerungsstarren Schaltung;

Fig. 2 ein detailliertes Schaltbild einer Phasendetektor­ einheit der Schaltung gemäß Fig. 1;

Fig. 3A bis 3C Impulsdiagramme der Eingangs-/Ausgangssigna­ le einer Phasendetektoreinheit der Schaltung gemäß Fig. 1;

Fig. 4 ein detailliertes Schaltbild einer Verzögerungs­ steuerung der Schaltung gemäß Fig. 1;

Fig. 5 ein detailliertes Schaltbild einer variablen Ver­ zögerungseinheit der Schaltung gemäß Fig. 1;

Fig. 6 ein Schaltbild einer verzögerungsstarren Schaltung gemäß der vorliegenden Erfindung; und

Fig. 7A bis 7C Impulsdiagramme der Eingangs-/Ausgangssignale einer Phasendetektoreinheit der Schaltung gemäß Fig. 6.

Fig. 6 zeigt die verzögerungsstarre Schaltung gemäß der vor­ liegenden Erfindung.

Wie daraus ersichtlich ist, enthält die verzögerungsstarre Schaltung gemäß der vorliegenden Erfindung folgendes: eine Detektoreinheit 10 für den Voreil-Zustand zur Beurteilung, ob die Phase eines internen Taktsignals ICLK der Phase eines Eingangstaktsignals RCLK voreilt, und zur Ausgabe eines Sig­ nals Q_E auf Basis der Beurteilung, eine Detektoreinheit 20 für den Nacheil-Zustand zur Beurteilung, ob die Phase des internen Taktsignals ICLK der Phase des Eingangstaktsignals RCLK nacheilt, und zur Ausgabe eines Signals QB_L auf Basis der Beurteilung, eine Verzögerungssteuerung 2 zum Erhalt der Signale Q_B und QB_L und zur Ausgabe von Steuersignalen Vp und Vn für die Bestimmung der Verzögerungszeit des Eingangs­ taktsignals RCLK, und eine variable Verzögerungseinheit 3 zum Verzögern des Eingangstaktsignals RCLK gemäß den Steu­ ersignalen Vp und Vn und zum Ausgeben des voreilenden Takt­ signals ICLK.

Die Detektoreinheit für einen Voreil-Zustand enthält eine erste Verzögerungseinheit 11 zum Verzögern des Eingangstakt­ signals RCLK um eine vorgegebene Zeit und zum Vergleichen der Phase des Ausgangssignals von der ersten Verzögerungseinheit 11 mit der Phase des internen Taktsignals ICLK.

Des weiteren enthält die Detektoreinheit 20 für den Nacheil- Zustand eine zweite Verzögerungseinheit 21 zum Verzögern des internen Taktsignals ICLK um eine vorgegebene Zeit und eine zweite Phasendetektoreinheit 22 zum Vergleichen der Phase des Ausgangssignals von der zweiten Verzögerungseinheit 21 mit der Phase des Eingangstaktsignals RCLK.

Die erste und zweite Verzögerungseinheit 11 und 21 sind hier jeweils aus zwei Invertern I61 und I62 sowie I63 und I64, und die erste und zweite Phasendetektoreinheit 21 und 22 sind aus D-Flipflops aufgebaut.

Nunmehr wird die Funktion der verzögerungsstarren Schaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.

Das Eingangstaktsignal RCLK wird von der ersten Verzögerungs­ einheit 11 verzögert und als ein neues Signal RCLK_E ausge­ geben, und die erste Phasendetektoreinheit 12 vergleicht die Phase des Signals RCLK_E mit der Phase des internen Taktsig­ nals ICLK und gibt dann ein Signal Q_E aus.

Außerdem wird das interne Taktsignal ICLK von der zweiten Verzögerungseinheit 21 verzögert und als ein neues Signal ICLK_L ausgegeben, und die zweite Phasendetektoreinheit 22 vergleicht die Phase des Signals ICLK_L mit der Phase des Eingangstaktsignals RCLK und gibt ein Signal QB_L aus.

Hat das Eingangstaktsignal zu diesem Zeitpunkt eine anstei­ gende Flanke und eilt die Phase des internen Taktsignals ICLK der Phase des Eingangstaktsignals RCLK um ein vorgegebenes Zeitintervall T voraus, so liegt das Signal Q_E auf dem High- Pegel und das Signals QB_L auf dem Low-Pegel. Dieser Zustand wird als Voreilzustand bezeichnet. Fig. 7A zeigt ein Impuls­ diagramm.

Das Intervall T ist eine von der ersten und zweiten Verzöge­ rungseinheit 11 und 21 eingestellte Verzögerungszeit. Die Verzögerungszeit wird identisch mit der Zeit des Stufenzit­ terns beim Stand der Technik eingestellt. Das heißt, die Zeit T entspricht einer Differenz zwischen einer minimalen Verzö­ gerungszeit und einer maximalen Verzögerungszeit, um die die variable Verzögerungseinheit 3 das Eingangstaktsignal RCLK verzögert. Hat dagegen das Eingangstaktsignal RCLK eine an­ steigende Flanke und eilt die Phase des internen Taktsignals ICLK der Phase des Eingangstaktsignals RCLK um das Intervall T nach, geht das Signal Q_E nach Low und das Signal QB_L nach High. Dieser Zustand ist als Nacheilzustand bekannt. Fig. 7B zeigt ein Impulsdiagramm der Signale.

Als nächstes wird der Fall, in dem die Phasendifferenz zwi­ schen der Phase des Eingangstaktsignals RCLK und der Phase des internen Taktsignals ICLK kleiner ist als das Intervall T, erläutert.

Die erste Phasendetektoreinheit 12 vergleicht die Phase des Eingangstaktsignals RCLK mit der Phase des internen Taktsig­ nals ICLK und gibt ein auf High-Pegel liegendes Signal Q_E aus, und die zweite Phasendetektoreinheit 22 vergleicht die Phase des internen Taktsignals ICLK mit der Phase des Ein­ gangstaktsignals RCLK und gibt ein auf High-Pegel liegendes Signal QB_L aus.

Der Zustand, in dem die Ausgangssignale Q_E und QB_L auf High-Pegel liegen, wird als gesperrter Zustand bezeichnet.

Werden die auf High liegenden Signale Q_E und QB_L an die Verzögerungssteuerung 2 angelegt, wird der NMOS-Transistor N41 durch das Signal Q_E auf High-Pegel eingeschaltet, und das Signal QB_L auf High-Pegel wird vom Inverter I41 inver­ tiert und an das Gate des PMOS-Transistors P42 angelegt, wo­ durch dieser eingeschaltet wird.

Deshalb fließt der gesamte Strom aufgrund der Spannung VDD des PMOS-Transistors P42 durch den NMOS-Transistor N41. Aus diesem Grund bleiben Strom und Spannung durch die übrigen Elemente, nämlich den Widerstand R, den Kondensator C, den NMOS-Transistor N44 und den PMOS-Transistor P44 unverändert.

Das bedeutet, daß die Pegel an den Ausgangsanschlüssen Vn und Vp sowie die Widerstandswerte der Transistoren P51, P53, . . . und N51, N53, . . . der variablen Verzögerungseinheit 3 unver­ ändert bleiben.

Deshalb behält die Verzögerungszeit der variablen Verzöge­ rungseinheit 3 die Verzögerungszeit der vorherigen Periode bei.

Mit anderen Worten, wenn die Phasendifferenz zwischen der Phase des Eingangssignals RCLK und der Phase des internen Taktsignals ICLK kürzer ist als eine vorgegebene Zeit, d. h. wenn ein gesperrter Zustand vorliegt, regelt die variable Verzögerungseinheit 3 die Verzögerung nicht.

Wie oben beschrieben, ist die verzögerungsstarre Schaltung gemäß der vorliegenden Erfindung dahingehend ausgelegt, daß sie die Verzögerungszeit regelt, wenn die Phasendifferenz zwischen der Phase des Eingangstaktsignals RCLK und der Phase des internen Taktsignals ICLK größer ist als eine vorgegebene Zeit, und die Verzögerungszeit nicht regelt, wenn die Phasen­ differenz zwischen der Phase des Eingangstaktsignals RCLK und der Phase des internen Taktsignals ICLK kleiner ist als die­ selbe, wodurch ein gesperrter Zustand kontinuierlich auf­ rechterhalten wird, so daß das Stufenzittern nicht auftritt.

Claims (9)

1. Verzögerungsstarre Schaltung, die folgendes aufweist:
eine Detektoreinheit (10) für den Voreil-Zustand zum Verzö­ gern eines Eingangstaktsignals RCLK um eine vorgegebene Zeit und zum Vergleichen der Phase des Eingangstaktsignals RCLK mit der Phase eines internen Taktsignals ICLK;
eine Detektoreinheit (20) für den Nacheilzustand zum Verzö­ gern des internen Taktsignals ICLK um eine vorgegebene Zeit und zum Vergleichen der Phase des internen Taktsignals ICLK mit der Phase des Eingangstaktsignals RCLK;
eine Verzögerungssteuerung (2) zum Ausgeben eines Steuer­ signals (Vp; Vn) zur Bestimmung einer Verzögerungszeit des Eingangstaktsignals RCLK gemäß dem Vergleichsergebnis von der Detektoreinheit (10) für den Voreil-Zustand und der Detektor­ einheit (20) für den Nacheilzustand; und
eine variable Verzögerungseinheit (3) zum Verzögern des Ein­ gangstaktsignals um eine vorgegebene Zeit gemäß einem Steuer­ signal von der Verzögerungssteuerung und zum Ausgeben des internen Taktsignals ICLK.

2. Schaltung nach Anspruch 1, bei der die Detektoreinheit (10) für den Voreilzustand folgendes enthält:
eine erste Verzögerungseinheit (11) zum Verzögern des Ein­ gangstaktsignals RCLK um eine vorgegebene Zeit; und
eine erste Phasendetektoreinheit (12) zum Vergleichen der Phase eines Ausgangssignals RCLK_E von der ersten Verzöge­ rungseinheit (11) mit der Phase des internen Taktsignals ICLK.

3. Schaltung nach Anspruch 2, bei der die erste Verzöge­ rungseinheit (11) zwei in Reihe geschaltete Inverter (I61, I61) enthält.

4. Schaltung nach Anspruch 2, bei der die Verzögerungszeit der ersten Verzögerungseinheit (11) eine Zeitdifferenz zwi­ schen der minimalen Verzögerungszeit und der maximalen Verzö­ gerungszeit ist, um die die variable Verzögerungseinheit (3) das Eingangstaktsignal RCLK verzögert.

5. Schaltung nach Anspruch 2, bei der die erste Phasen­ detektoreinheit (10) über den Anschluß CLK das verzögerte Eingangstaktsignal RCLK und über den Anschluß D das interne Taktsignal ICLK erhält und über einen Ausgangsanschluß ein Ausgangssignal Q_E ausgibt.

6. Schaltung nach Anspruch 1, bei der die Detektoreinheit (20) für den Nacheilzustand folgendes enthält:
eine zweite Verzögerungseinheit (21) zum Verzögern des inter­ nen Taktsignals ICLK um eine vorgegebene Zeit; und
eine zweite Phasendetektoreinheit (22) zum Vergleichen der Phase des verzögerten internen Taktsignals ICLK mit der Phase des Eingangstaktsignals RCLK.

7. Schaltung nach Anspruch 6, bei der die zweite Verzöge­ rungseinheit (21) zwei in Reihe geschaltete Inverter (I63, I64) enthält.

8. Schaltung nach Anspruch 6, bei der die Verzögerungszeit der zweiten Verzögerungseinheit (21) eine Verzögerungsdiffe­ renz zwischen der minimalen und der maximalen Verzögerungs­ zeit ist, um die die variable Verzögerungseinheit (3) das Eingangstaktsignal RCLK verzögert.

9. Schaltung nach Anspruch 6, bei der die zweite Phasen­ detektoreinheit (20) über den Anschluß D das verzögerte interne Taktsignal ICLK und über den Anschluß CLK das Ein­ gangstaktsignal RCLK erhält und über einen Ausgangsanschluß ein Ausgangssignal QB_L ausgibt.