DE102007032160A1 - Verzögerungsregelkreis, Halbleiterspeicherelement und Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen - Google Patents

Verzögerungsregelkreis, Halbleiterspeicherelement und Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen Download PDF

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Abstract

Ein Verzögerungsregelkreis umfasst einen Periodenregelkreisteil (PL') mit einem Verzögerungsglied (14'), wobei das Verzögerungsglied (14') eine gerade Anzahl von Verzögerungszellen (CI1~CI8) aufweist, die abhängig in Form eines Rings verbunden sind, und dazu ausgebildet ist, eine gerade Anzahl von verzögerten Taktsignalen (DCLK1~DCLKn) zu erzeugen, wobei ein Übergang wenigstens eines verzögerten Taktsignals der geraden Anzahl von verzögerten Taktsignalen (DCLK1~DCLKn) in Abhängigkeit von einem aktivierten ersten Auswahlsignal aus einer geraden Anzahl von ersten Auswahlsignalen gesteuert ist und ein Übergang der verbleibenden verzögerten Taktsignale in Abhängigkeit von dem wenigstens einen verzögerten Taktsignal erfolgt.

Description

  • Die vorliegende Erfindung betrifft einen Verzögerungsregelkreis, ein Halbleiterspeicherelement und ein Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen.
  • Ein Verzögerungsregelkreis kann in Vorrichtungen wie einer Steuervorrichtung und/oder einem Halbleiterspeicherelement verwendet werden, um eine Mehrzahl von Taktsignalen zu erzeugen, die unterschiedliche Phasen aufweisen. Jede Vorrichtung oder jedes Element kann ein internes Taktsignal erzeugen, das eine höhere Frequenz als ein externes Taktsignal aufweist, indem die Mehrzahl von Taktsignalen verwendet wird, die von dem Verzögerungsregelkreis erzeugt werden, und kann Daten in Abhängigkeit von dem internen Taktsignal ausgeben.
  • 1 ist ein Blockschaltbild zur Darstellung eines herkömmlichen Verzögerungsregelkreises. Der Verzögerungsregelkreis der 1 kann einen Periodenregelkreisteil PL und/oder einen Verzögerungsregelkreis-Teil DL aufweisen. Der Periodenregelkreisteil PL kann einen ersten Phasendifferenzdetektor 10, einen Steuersignalerzeuger 12 und/oder ein Verzögerungsglied 14 aufweisen. Der Verzögerungsregelkreis-Teil DL kann einen Auswahlteil 16, einen Phasenmischer 20, einen Auswahl- und Gewichtungssignalerzeuger 22, einen zweiten Phasendifferenzdetektor 24 und/oder einen Verzögerungskompensator 26 aufweisen.
  • Funktionen der Bestandteile des herkömmlichen Phasenregelkreises der 1 sind weiter unten beschrieben.
  • Der Periodenregelkreisteil PL kann ein Eingangstaktsignal ECLK empfangen, um n verzögerte Taktsignale DCLK1 bis DCLKn (DCLK) zu erzeugen, die untereinander dieselbe Phasendifferenz, jedoch unterschiedliche Phasen aufweisen. Beispielsweise kann jedes der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) gegenüber den anderen phasenverschoben sein, jedoch kann eine Phasendifferenz zwischen den n verzögerten Taktsignalen DCLK1 bis DCLKn (DCLK) konstant sein. Der Periodenregelkreisteil PL kann eine Periode der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) anpassen, so dass diese dieselbe wie eine Periode des Eingangstaktsignals ECLK ist. Der Verzögerungsregelkreis-Teil DL kann das Eingangstaktsignal DCLK und/oder die n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) empfangen, um k Ausgangstaktsignale OCLK1 bis OCLKk (DCLK) zu erzeugen, welche untereinander dieselbe Phasendifferenz, jedoch unterschiedliche Phasen aufweisen. Der Verzögerungsregelkreis-Teil DL kann eine Phase eines verzögerten Ausgangstaktsignals DCLK', das durch Verzögern eines Ausgangstaktsignals (DCLK) unter den k Ausgangstaktsignalen und OCLK1 bis OCLKk erzeugt wird, anpassen, so dass diese dieselbe wie eine Phase des Eingangstaktsignals ECLK ist.
  • Der erste Phasendifferenzdetektor 10 kann eine Phasendifferenz zwischen dem Eingangstaktsignal ECLK und einem verzögerten Taktsignal (DCLK) unter dem n verzögerten Taktsignalen DCLK1 bis DCLKn erkennen, um erste Aufwärts- und Abwärtssignale UP und DN zu erzeugen. Beispielsweise kann der erste Phasendifferenzdetektor 10 das erste Aufwärtssignal UP erzeugen, wenn die Phase des Eingangstaktsignals ECLK der Phase des verzögerten Taktsignals (DCLK) vorauseilt, und/oder kann das erste Abwärtssignal DN erzeugen, wenn die Phase des verzögerten Taktsignals (DCLK) der Phase des Eingangstaktsignals ECLK vorauseilt. Der Steuersignalerzeuger 12 kann ein Steuersignal CON in Abhängigkeit von den ersten Aufwärts- und Abwärtssignalen UP und DN variieren. Beispielsweise kann der Steuersignalerzeuger 12 das Steuersignal CON in Abhängigkeit von dem ersten Aufwärtssignal UP aufwärts zählen, und/oder er zählt das Steuersignal CON abwärts in Abhängigkeit von dem ersten Abwärtssignal DN. Das Verzögerungsglied 14 kann die n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) erzeugen, welche untereinander dieselbe Phasendifferenz aber unterschiedliche Phasen aufweisen, wobei eine Verzögerungszeit in Abhängigkeit von dem Steuersignal CON angepasst ist. Der Auswahlteil 16 kann die n verzögerten Taktsignale DCLK1 bis DCLKn empfangen, um k erste Taktsignale ICLK1 und k zweite Taktsignale ICLK2 zu erzeugen, die einander entsprechen. Der Phasenmischer 20 kann die k ersten Taktsignale ICLK1 und die k zweiten Taktsignale ICLK2 ein um das andere mischen, um die k Ausgangstaktsignale OCLK1 bis OCLKn (OCLK) zu erzeugen. Der Verzögerungskompensator 26 kann das eine Ausgangstaktsignal (OCLK) unter den k Ausgangstaktsignalen OCLK1 bis OCLKk verzögern, um das verzögerte Ausgangstaktsignal DCLK' zu erzeugen. Eine Verzögerungszeit des Verzögerungskompensators 26 kann auf eine gewünschte Zeit eingestellt sein, oder alternativ auf eine Zeit, die dafür benötigt wird, in Abhängigkeit von einem der Ausgangstaktsignale OCLK1 bis OCLKk intern erzeugte Daten an einen externen Bereich auszugeben. Der zweite Phasendifferenzdetektor 24 kann eine Phasendifferenz zwischen dem Eingangstaktsignal ECLK und dem verzögerten Ausgangstaktsignal DCLK' erkennen, um zweite Aufwärts- und Abwärtssignale CUP und CDN zu erzeugen. Beispielsweise kann der zweite Phasendifferenzdetektor 24 das zweite Aufwärtssignal CUP erzeugen, wenn eine Phase des Eingangstaktsignals ECLK einer Phase des verzögerten Ausgangstaktsignals OCLK' vorauseilt, und/oder kann das Abwärtssignal CDN erzeugen, wenn eine Phase des verzögerten Ausgangstaktsignals OCLK' einer Phase des Eingangstaktsignals ECLK vorauseilt. Der Auswahl- und Gewichtungssignalerzeuger 22 kann eine Zähloperation durchführen, um ein Gewichtungssignal W und/oder ein Auswahlsignal S in Abhängigkeit von den zweiten Aufwärts- und Abwärtssignalen CUP und CDN zu verändern. Der Auswahl- und Gewichtungssignalerzeuger 22 kann das Gewichtungssignal W von einem niedrigeren Wert auf einen höheren Wert in Abhängigkeit von den zweiten Aufwärts- und Abwärtssignalen CUP und CDN verändern, kann das Auswahlsignal S erhöhen, wenn das geänderte Gewichtungssignal W den höheren Wert übertrifft, und/oder kann das Auswahlsignal S verringern, wenn das geänderte Gewichtungssignal W geringer ist als der niedrigere Wert.
  • 2 ist ein Schaltungsdiagramm zur Darstellung des Verzögerungsgliedes 14 des herkömmlichen Verzögerungsregelkreises in 1. Das Verzögerungsglied in 2 kann einen Spannungsänderer 30 und/oder eine Verzögerungsschaltung 32 umfassen. Die Verzögerungsschaltung 32 kann acht Invertierer I1 bis I8 umfassen, die abhängig miteinander verbunden sind. Beispielsweise können die Invertierer I1 bis I8 in Reihe geschaltet sein, und der erste Invertierer I1 in der Reihe kann das Eingangstaktsignal empfangen.
  • Funktionen der Bestandteile von 2 sind weiter unten beschrieben.
  • Der Spannungsänderer 30 kann eine Leistungsversorgungsspannung VCC empfangen und/oder eine Spannung, die an die Verzögerungsschaltung 32 geliefert wird, in Abhängigkeit von dem Strahlsignal CON verändern. Die Verzögerungsschaltung 32 kann eine Verzögerungszeit der Invertierer I1 bis I8 basierend auf der Spannung variieren, die von dem Spannungsänderer 30 geliefert wird, um acht Taktsignale CLK45, CLK90,..., CLK360(FCLK) zu erzeugen, die untereinander dieselbe Phasendifferenz, jedoch unterschiedliche Phasen aufweisen. Beispielsweise können die acht Taktsignale CLK45, CLK90, ..., CLK360(FCLK) die acht Taktsignale DCLK1 bis DCLKn (DCLK) sein.
  • In dem oben beschriebenen Verzögerungsregelkreis kann bedingt dadurch, dass ein steigender Übergang (z.B. eine steigende Flanke) und ein fallender Übergang (z.B. eine fallende Flanke) der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) des Verzögerungsglieds in Abhängigkeit von einem steigenden Übergang und einem fallenden Übergang des Eingangstaktsignals ECLK auftreten kann, ein zeitliches Schwanken in dem Eingangstaktsignal ECLK auftreten. Wenn entsprechend ein Tastverhältnis des Eingangstaktsignals ECLK verzerrt ist, kann dieselbe Verzerrung in den n verzögerten Taktsignalen DCLK1 bis DCLKn (DCLK) auftreten. Entsprechend kann das Tastverhältnis der n verzögerten Taktsignale nicht so exakt sein, wie gewünscht. Beispielsweise kann das Tastverhältnis der n verzögerten Taktsignale nicht exakt 50% betragen. Wenn beispielsweise das Eingangstaktsignal ECLK durch Rauschen verzerrt ist, können die n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) verzerrt sein, und/oder die Verzerrung kann in den Ausgangstaktsignalen OCLK1 bis OCLKk (OCLK) auftreten, die durch den Phasenmischer erzeugt werden.
  • Beispielsweise kann der herkömmliche Verzögerungsregelkreis auf Verzerrung des Eingangstaktsignals ECLK reagieren, und/oder der herkömmliche Verzögerungsregelkreis erzeugt die n verzögerten Taktsignale nicht so genau, wie gewünscht.
  • Der Erfindung liegt das technische Problem zugrunde, einen Verzögerungsregelkreis, ein Halbleiterspeicherelement und ein Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen anzugeben, die unempfindlich gegenüber Verzerrung des Eingangstaktsignals sind und/oder die eine Mehrzahl von verzögerten Taktsignalen stabiler und genauer erzeugen.
  • Die Erfindung löst das Problem mittels eines Verzögerungsregelkreises mit den Merkmalen des Patentanspruchs 1, mittels eines Halbleiterspeicherelements mit den Merkmalen des Patentanspruchs 12 und mittels eines Verfahrens zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen mit den Merkmalen des Patentanspruchs 14.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
  • Beispielhafte Ausgestaltungen können einen Verzögerungsregelkreis angeben, der unempfindlich gegenüber Verzögerung des Eingangstaktsignals ist und/oder der eine Mehrzahl von verzögerten Taktsignalen stabiler und genauer erzeugt.
  • Beispielhafte Ausgestaltungen können ein Halbleiterspeicherelement angeben, das einen Verzögerungsregelkreis aufweist, der unempfindlich gegenüber Verzögerungen des Eingangstaktsignals ist und/oder der eine Mehrzahl von verzögerten Taktsignalen stabiler und genauer erzeugt.
  • Beispielhafte Ausgestaltungen können ein Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen auf stabilere und genauere Weise angeben.
  • Vorteilhafte Ausgestaltungen der Erfindung, die nachfolgend im Detail beschrieben sind, sowie zur Erleichterung des Verständnisses der Erfindung erörterte Ausgestaltungen des Standes der Technik sind in der Zeichnung dargestellt. Es zeigt/zeigen:
  • 1 ein Blockschaltbild eines herkömmlichen Verzögerungsregelkreises;
  • 2 ein Schaltungsdiagramm zur Darstellung eines Verzögerungsglieds des Verzögerungsregelkreises gemäß 1;
  • 3 ein Blockschaltbild zur Darstellung eines Verzögerungsregelkreises gemäß einer beispielhaften Ausgestaltung;
  • 4a ein Schaltungsdiagramm zur Darstellung eines Pulserzeugers des Verzögerungsregelkreises in 3 gemäß einer beispielhaften Ausgestaltung;
  • 4b ein Schaltungsdiagramm zur Darstellung eines Pulserzeugers gemäß einer anderen beispielhaften Ausgestaltung;
  • 5 ein Schaltungsdiagramm zur Darstellung eines ersten oder zweiten Phasendifferenzdetektors des Verzögerungsregelkreises in 3;
  • 6 ein schematisches Diagramm zur Darstellung eines Steuersignalerzeugers des Verzögerungsregelkreises in 3;
  • 7 ein Blockschaltbild zur Darstellung eines Auswahl- und Gewichtungssignalerzeugers des Verzögerungsregelkreises in 3;
  • 8 ein Blockschaltbild zur Darstellung eines Auswahlteils des Verzögerungsregelkreises in 3;
  • 9 ein Blockschaltbild zur Darstellung eines Phasenmischers des Verzögerungsregelkreises in 3;
  • 10 ein schematisches Diagramm zur Darstellung eines Auswahlsignalerzeugers des Verzögerungsregelkreises in 3;
  • 11 ein Schaltungsdiagramm zur Darstellung eines Verzögerungsglieds des Verzögerungsregelkreises in 3 gemäß einer beispielhaften Ausgestaltung;
  • 12 ein Schaltungsdiagramm zur Darstellung eines Auswählers des Verzögerungsglieds in 11;
  • 13 ein Schaltungsdiagramm zur Darstellung eines Spannungsänderers des Verzögerungsglieds in 11;
  • 14 ein Schaltungsdiagramm zur Darstellung eines veränderlichen Spannungserzeugers des Spannungsänderers in 13;
  • 15 ein beispielhaftes Zeitablaufdiagramm zur Darstellung eines Betriebs des Verzögerungsglieds in 11;
  • 16 ein Schaltungsdiagramm zur Darstellung eines Verzögerungsglieds des Verzögerungsregelkreises in 3 gemäß einer anderen beispielhaften Ausgestaltung;
  • 17 ein Blockschaltbild zur Darstellung eines Verzögerungsregelkreises gemäß einer anderen beispielhaften Ausgestaltung;
  • 18 ein Schaltungsdiagramm zur Darstellung einer Ladungspumpe in dem Verzögerungsregelkreis in 17 gemäß einer anderen beispielhaften Ausgestaltung;
  • 19 ein Schaltungsdiagramm zur Darstellung einer veränderlichen Verzögerung des Verzögerungsregelkreises in 17 gemäß einer anderen beispielhaften Ausgestaltung; und
  • 20 ein Blockschaltbild zur Darstellung eines Halbleiterspeicherelements, das den Verzögerungsregelkreis gemäß einer beispielhaften Ausgestaltung aufweist.
  • Es sei darauf hingewiesen, dass ein Element, das als „auf" einem anderen Element befindlich oder mit dem anderen Element „verbunden" oder „gekoppelt" beschrieben ist, direkt auf dem anderen Element angeordnet oder mit diesem verbunden oder gekoppelt sein kann, oder dass Zwischenelemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt auf" einem anderen Element angeordnet oder mit diesem „direkt verbunden" oder „direkt gekoppelt" beschrieben ist, sind keine Zwischenelemente vorhanden.
  • 3 ist ein Blockschaltbild zur Darstellung eines Verzögerungsregelkreises gemäß einer beispielhaften Ausgestaltung. Der Periodenregelkreisteil PL und der Verzögerungsregelkreis-Teil DL in 1 können in 3 durch einen Periodenregelkreisteil PL' bzw. einen Verzögerungsregelkreis-Teil DL' ersetzt sein. In dem Periodenregelkreisteil PL' kann das Verzögerungsglied 14 des Periodenregelkreisteils PL in 1 durch ein Verzögerungsglied 14' ersetzt sein, und/oder der Periodenregelkreisteil PL' kann einen Pulserzeuger 40 aufweisen. Der Verzögerungsregelkreis-Teil PL' kann einen Auswahlsignalerzeuger 42 aufweisen. Der erste Phasendifferenzdetektor 10, der Steuersignalerzeuger 12 und der Pulserzeuger 40 können eine Periodenteilsteuereinheit (Period Portion Controller) PPC aufweisen. Der Verzögerungskompensator 26, der zweite Phasendifferenzdetektor 24, der Auswahlsignalerzeuger 42 und/oder der Auswahl- und Gewichtungssignalerzeuger 22 können eine Verzögerungsteilsteuereinheit (Delay Portion Controller) DPC aufweisen. Der Auswahlbereich 16 und/oder der Phasenmischer 20 können einen Auswahl- und Phasenmischteil SPM aufweisen.
  • Funktionen der Bestandteile in 3 können ähnlich zu den Funktionen entsprechender Bestandteile in 1 sein. Somit liegt ein Hauptaugenmerk bei der nachfolgenden Beschreibung der Komponenten in 3 auf denjenigen Bestandteilen, die nur in 3 vorkommen. Insbesondere die Funktionen des Phasenverriegelungs-Schleifenteils PL', des Verzögerungsregelkreis-Teils DL', des Verzögerungsglieds 14', des Pulserzeugers 40 und des Auswahlsignalerzeugers 42 sind nachfolgend beschrieben.
  • Der Pulserzeuger 40 kann die steigende Flanke oder die fallende Flanke des Eingangstaktsignals ECLK erkennen, um ein Pulssignal CLK zu erzeugen. Der Auswahlsignalerzeuger 42 kann eine Aufwärtszähloperation in Abhängigkeit von dem zweiten Aufwärtssignal CUP und eine Abwärtszähloperation in Abhängigkeit von dem zweiten Abwärtssignal CDN durchführen, um ein Auswahlsignal SCON zu erzeugen. Das Auswahlsignal SCON kann Daten aus gewünschten oder alternativ aus vorbestimmten Bits beinhalten, und/oder nur ein Bit der Daten kann auf einen hohen oder niedrigen Pegel geändert werden. In dem Verzögerungsglied 14' kann eine Verzögerungszeit der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) in Abhängigkeit von dem Steuersignal SCON angepasst werden, ein steigender Übergang (z.B. die steigende Flanke) oder ein fallender Übergang (z.B. die fallende Flanke) von wenigstens einem der n verzögerten Taktsignale DCLK1 bis DCLKn, das in Abhängigkeit von dem Auswahlsignal SCON ausgewählt wurde, kann auftreten, wenn das Pulssignal CLK in Abhängigkeit von dem Eingangstaktsignal ECLK aktiviert ist, der fallende Übergang oder der steigende Übergang des wenigstens einen ausgewählten verzögerten Taktsignals kann auftreten, wenn das Pulssignal CLK deaktiviert ist, und/oder der steigende Übergang oder der fallende Übergang der verbleibenden verzögerten Taktsignale, die nicht ausgewählt sind, kann in Abhängigkeit von dem Übergang des ausgewählten verzögerten Taktsignals erfolgen.
  • Der Verzögerungsregelkreis in 3 kann den steigenden Übergang oder den fallenden Übergang des Eingangstaktsignals ECLK erkennen, um das Pulssignal CLK zu erzeugen, kann die Verzögerungszeit der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) in Abhängigkeit von dem Steuersignal SCON variieren, kann einen Übergang wenigstens eines unter den n verzögerten Taktsignalen DCLK1 bis DCLKn (DCLK) in Abhängigkeit von dem Auswahlsignal SCON und/oder dem Pulssignal CLK durchführen und/oder kann automatisch den Übergang der verbleibenden verzögerten Taktsignale durch den Übergang des wenigstens einen ausgewählten verzögerten Taktsignals bewirken. Beispielsweise können die n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) so angepasst werden, dass sie unterschiedliche Phasen aber dieselbe Phasendifferenz aufweisen, und die Periode der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) kann dieselbe werden wie die Periode des Eingangstaktsignals ECLK, wenn die Periode verriegelt ist. Beispielsweise kann jedes der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) gegenüber jedem der anderen Phasen verschoben sein, jedoch kann eine Phasendifferenz zwischen den n verzögerten Taktsignalen DCLK1 bis DCLKn (DCLK) konstant sein.
  • Dementsprechend kann das Tastverhältnis der n verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) trotz Auftreten der zeitlichen Abweichung in dem Eingangstaktsignal DCLK, die zu einer Verzerrung des Tastverhältnisses des Eingangstaktsignals ECLK führen kann, durch das Verzögerungsglied 14' exakt kompensiert werden, beispielsweise auf 50%, so dass die Verzerrung des Eingangstaktsignals ECLK in den n verzögerten Taktsignalen DCLK1 bis DCLKn (DCLK) nicht sichtbar ist.
  • 4a ist ein Schaltungsdiagramm zur Darstellung des Pulserzeugers 40 des Verzögerungsregelkreises in 3 gemäß einer beispielhaften Ausgestaltung. Der Pulserzeuger in 4a kann ein Invertier- und Verzögerungsglied 50 und/oder ein UND-Gatter AND aufweisen.
  • Funktionen der Bestandteile in 4a sind weiter unten erläutert.
  • Das Invertier- und Verzögerungsglied 50 kann das Eingangstaktsignal ECLK invertieren und verzögern, um ein invertiertes und verzögertes Eingangstaktsignal zu erzeugen. Das UND-Gatter AND kann ein logisches Produkt des Eingangstaktsignals ECLK und des invertierten und verzögerten Eingangstaktsignals bilden, um das Pulssignal CLK zu erzeugen.
  • Der Pulserzeuger in 4a kann die steigende Flanke des Eingangstaktsignals ECLK erkennen, um das Pulssignal CLK mit einem positiven Puls zu erzeugen, der eine Pulsbreite aufweist, die der Verzögerungszeit des Invertier- und Verzögerungsglieds 50 entspricht.
  • 4b ist ein Schaltungsdiagramm zur Darstellung eines Pulserzeugers 40 gemäß einer anderen beispielhaften Ausgestaltung. Der Pulserzeuger in 4b kann ein Invertier- und Verzögerungsglied 52 und/oder ein ODER-Gatter OR aufweisen.
  • Funktionen der Bestandteile in 4b sind weiter unten beschrieben.
  • Das Invertier- und Verzögerungsglied 50 kann das Eingangstaktsignal ECLK invertieren und verzögern, um das invertierte und verzögerte Eingangstaktsignal zu erzeugen. Das ODER-Gatter OR kann eine logische Summe des Eingangstaktsignals ECLK und das invertierten und verzögerten Eingangstaktsignals bilden, um das Pulssignal CLK zu erzeugen.
  • Der Pulserzeuger in 4b kann die fallende Flanke des Eingangstaktsignals ECLK erkennen, um das Pulssignal CLK mit einem negativen Puls zu erzeugen, der eine Pulsbreite besitzt, die der Verzögerungszeit des Invertier- und Verzögerungsglieds 52 entspricht.
  • 5 ist ein Schaltungsdiagramm zur Darstellung des ersten oder zweiten Phasendifferenzdetektors 10 oder 24 des Verzögerungsregelkreises in 3. Der erste oder zweite Phasendifferenzdetektor in 5 kann DF Flip-Flops DF1 und DF2 und/oder ein NAND-Gatter NAND aufweisen. Ein Eingang jedes der D-Flip-Flops DF1 und DF2 kann die Leistungsversorgungsspannung VCC empfangen, und/oder die Ausgaben der D-Flip-Flops DF1 und F2 können durch das NAND-Gatter NAND empfangen werden.
  • Funktionen der Bestandteile von 5 sind weiter unten beschrieben.
  • Das D-Flip-Flop DF1 kann das erste Aufwärtssignal UP (oder das zweite Aufwärtssignal CUP), das einen hohen Pegel aufweist, bei der steigenden Flanke des Eingangstaktsignals ECLK erzeugen und/oder kann zurückgesetzt werden, um das erste Aufwärtssignal UP (oder das zweite Aufwärtssignal CUP) zu erzeugen, das einen niedrigen Pegel aufweist, wenn ein Ausgangssignal des NAND-Gatters NAND einen niedrigen Pegel annimmt. Das D-Flip-Flop DF2 kann das erste Abwärtssignal DN (oder das zweite Abwärtssignal CDN), das einen hohen Pegel aufweist, bei der steigenden Flanke des verzögerten Taktsignals (DCLK) (oder bei der steigenden Flanke des Ausgangstaktsignals DCLK') erzeugen und/oder kann zurückgesetzt werden, um das erste Abwärtssignal DN (oder das zweite Abwärtssignal CDN) zu erzeugen, das einen niedrigen Pegel aufweist, wenn das Ausgangssignal des NAND-Gatters NAND einen niedrigen Pegel annimmt. Das NAND-Gatter NAND kann die ersten Aufwärts- und Abwärtssignale UP und DN (oder die zweiten Aufwärts- und Abwärtssignale CUP und CDN) erzeugen, die einen niedrigen Pegel aufweisen, wenn sowohl das erste Aufwärtssignal UP als auch das erste Abwärtssignal DN (oder sowohl das zweite Aufwärtssignal CUP und das zweite Abwärtssignal CDN) einen hohen Pegel annehmen.
  • 6 ist ein schematisches Diagramm zur Darstellung des Steuersignalerzeugers 12 des Verzögerungsregelkreises in 3. Der Steuersignalerzeuger in 6 kann einen Zähler 60 und/oder einen Decodierer 62 aufweisen.
  • 6 zeigt den Steuersignalerzeuger 12, der ein 6-Bit-Steuersignal CON (z.B. c1 bis c6) erzeugen kann.
  • Funktionen der Bestandteile von 6 sind weiter unten erläutert.
  • Der Zähler 60 kann ein Aufwärtszählen in Abhängigkeit von dem Aufwärtssignal UP und ein Abwärtszählen in Abhängigkeit von dem Abwärtssignal DN durchführen, um ein 3-Bit-Zählsignal cnt1 bis cnt3 zu erzeugen. Der Decodierer 62 kann das 3-Bit-Zählsignal cnt1 bis cnt3 decodieren, um ein Bit des 6-Bit-Steuersignals CON (z.B. ein Bit unter Bits c1 bis c6) auf einen hohen Pegel umzuschalten.
  • Beispielsweise kann der Zähler 60 dazu ausgebildet sein, das 3-Bit-Zählsignal cnt1 bis cnt3 in Abhängigkeit von dem Aufwärtssignal UP von „000" bis „101" zu zählen und das Zählsignal cnt1 bis cnt3 in Abhängigkeit von dem Abwärtssignal DN von „101" bis „000" zu zählen. Der Decodierer 82 kann als ein typischer Decodierer realisiert sein. Beispielsweise kann der Decodierer 62 dazu ausgebildet sein, das Zählsignal cnt1 bis cnt3 und ein invertiertes Signal des Zählsignals cnt1 bis cnt3 logisch zu kombinieren, um das Steuersignal c1 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cn1 bis cnt3 „000" ist, das Steuersignal c2 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cnt1 bis cnt3 „001" ist, das Steuersignal c3 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cnt1 bis cnt3 „010" ist, das Steuersignal c4 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cnt1 bis cnt3 „011" ist, das Steuersignal c5 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cnt1 bis cnt3 „100" ist, und/oder das Steuersignal c6 auf einen hohen Pegel umzuschalten, wenn das Zählsignal cnt1 bis cnt3 „101" ist.
  • 7 ist ein Blockdiagramm zur Darstellung des Auswahl- und Gewichtungssignalerzeugers 22 des Verzögerungsregelkreises in 3. Der Auswahl- und Gewichtungssignalerzeuger 22 in 7 kann einen Auswahlsignalerzeuger 70, einen Gewichtungssteuersignalerzeuger 72, einen Gewichtungssignalerzeuger 74, einen Maximalgewichtungs- und Minimalgewichtungsdetektor 76 und/oder einen Auswahlsteuersignalerzeuger 78 umfassen.
  • 7 zeigt den Auswahl- und Gewichtungssignalerzeuger 24, der ein 3-Bit-Gewichtungssignal s1 bis s3 und/oder ein 6-Bit-Gewichtungssignal W (z.B. w1 bis w6) erzeugen kann.
  • Funktionen der Bestandteile in 7 sind weiter unten erläutert.
  • Der Auswahlsignalerzeuger 70 kann ein Aufwärtszählen in Abhängigkeit von einem Auswahlsignal-Aufwärtssignal SUP und/oder ein Abwärtszählen in Abhängigkeit von einem Auswahlsignal-Abwärtssignal SDN durchführen, um das Auswahlsignal s1 bis s3 zu erzeugen. Beispielsweise kann der Auswahlsignalerzeuger 70 ein Zähler sein, der das Aufwärtszählen durchführt, um wiederholt von „000" bis „111" in Abhängigkeit von dem Aufwärtssignal SUP zu zählen, und der das Abwärtszählen durchführt, um wiederholt von „111" bis „000" zu zählen. Der Gewichtungssteuersignalerzeuger 72 kann ein Gewichtungsaufwärtssignal WUP oder ein Gewichtungsabwärtssignal WDN in Abhängigkeit von dem zweiten Aufwärtssignal CUP oder dem zweiten Abwärtssignal CDN erzeugen, die von dem zweiten Phasendifferenzdetektor 24 ausgegeben werden, wenn die Veränderung des Auswahlsignals s1 bis s3 erkannt wird. Beispielsweise kann der Gewichtungssteuersignalerzeuger 72 das Gewichtungsaufwärtssignal WUP in Abhängigkeit von dem zweiten Aufwärtssignal CUP und das Gewichtungsabwärtssignal WDN in Abhängigkeit von dem zweiten Abwärtssignal CDN erzeugen, wenn das Auswahlsignal s1 bis s3 „000" oder „111" ist, und/oder kann das Gewichtungsabwärtssignal WDN in Abhängigkeit von dem zweiten Aufwärtssignal CUP und das Gewichtungsaufwärtssignal WUP in Abhängigkeit von dem zweiten Abwärtssignal CDN erzeugen, wenn das Auswahlsignal s1 bis s3 „001", „010", „011", „100", „101", oder „110" ist. Der Gewichtungssignalerzeuger 74 kann ein Aufwärtszählen in Abhängigkeit von dem Gewichtungsaufwärtssignal WUP und ein Abwärtszählen in Abhängigkeit von dem Gewichtungsabwärtssignal WDN durchführen, um ein Gewichtungssignal W (z.B. w1 bis w6) zu erzeugen, das gewünschte oder alternativ vorbestimmte Bitdaten enthält. Der Maximumgewichtungs- und Minimumgewichtungsdetektor 76 erkennt einen höheren Wert des Gewichtungssignals W, um ein Maximumgewichtungserkennungssignal WMAX zu erzeugen, und/oder erkennt einen niedrigeren Wert des Gewichtungssignals W, um ein Minimumgewichtungserkennungssignal WMIN zu erzeugen. Beispielsweise kann der Maximumgewichtungs- und Minimumgewichtungsdetektor 76 das Maximumgewichtungserkennungssignal WMAX erzeugen, wenn das Gewichtungssignal W Daten aufweist, die allesamt „1" sind (beispielsweise w1 bis w6 sind „111111"), und/oder kann das Minimumgewichtungserkennungssignal WMIN erzeugen, wenn das Gewichtungssignal W Daten aufweist, die allesamt „0" sind (beispielsweise w1 bis w6 sind „000000"). Der Auswahlsteuersignalerzeuger 78 kann das Auswahlsignal-Aufwärtssignal SUP und/oder das Auswahlsignal-Abwärtssignal SDN in Abhängigkeit von den Maximum- und Minimumgewichtungserkennungssignalen WMAX und WMIN und/oder den Gewichtungsaufwärts- und -Abwärtssignalen WUP und WDN erzeugen.
  • 8 ist ein Blockschaltbild zur Darstellung des Auswahlbereichs oder Auswahlteils 16 des Verzögerungsregelkreises in 3. Der Auswahlbereich 16 in 8 kann Auswahlschaltungen 80-1 bis 80-8 umfassen.
  • Die Auswahlschaltungen 80-1 und 80-2 können jeweils die Verzögerungstaktsignale DLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270 und DCLK315 empfangen, die untereinander eine Phasendifferenz von 45° aufweisen, und/oder können in Abhängigkeit von dem 3-Bit-Auswahlsignal S (s1 bis s3) zwei Taktsignale mit einer Phasendifferenz von 45° auswählen, um Taktsignale ICLK0 bzw. ICLK0' zu erzeugen. Die Auswahlschaltungen 80-3 und 80-4 können jeweils die verzögerten Taktsignale DLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270 und DCLK315 empfangen, die untereinander eine Phasendifferenz von 45° aufweisen, und/oder können die Taktsignale ICLK0 und ICLK0', die eine Phasendifferenz von 45° aufweisen, und zwei Taktsignale mit einer Phasendifferenz von 90° in Abhängigkeit von dem 3-Bit-Auswahlsignal S (s1 bis s3) auswählen, um Taktsignale ICLK90 bzw. ICLK90' zu erzeugen. Die Auswahlschaltungen 80-5 und 80-6 können jeweils die verzögerten Taktsignale DLK0, DLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270 und DCLK315 empfangen, die eine Phasendifferenz von 45° aufweisen, und/oder können die Taktsignale ICLK0 und ICLK0', die eine Phasendifferenz von 45° aufweisen, und zwei Taktsignale mit einer Phasendifferenz von 180° in Abhängigkeit von dem 3-Bit-Auswahlsignal S auswählen, um die Taktsignale ICLK180 bzw. ICLK180' zu erzeugen. Die Auswahlschaltungen 80-7 und 80-8 können jeweils die verzögerten Taktsignale DCLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270 und DCLK315 empfangen, die eine Phasendifferenz von 45° aufweisen, und/oder können die Taktsignale ICLK0 und ICLK0' mit einer Phasendifferenz von 45° und zwei Taktsignale mit einer Phasendifferenz von 270° in Abhängigkeit von dem 3-Bit-Auswahlsignal S auswählen, um Taktsignale ICLK270 bzw. ICLK270' zu erzeugen.
  • Der Auswahlbereich 16 in 8 kann die beiden Taktsignale ICLK0 und ICLK0', ICLK90 und ICLK90', ICLK180 und ICLK180' und ICLK270 und ICLK270' erzeugen, wobei jedes Paar eine Phasendifferenz von 45° aufweist, wenn eine Phasendifferenz zwischen den Taktsignalen ICLK0, ICLK90, ICLK180 und ICLK270 90° beträgt und wenn eine Phasendifferenz zwischen den Taktsignalen ICLK0', ICLK80', ICLK180' und ICLK270' ebenfalls 90° beträgt.
  • Der Auswahlbereich 16 in 8 ist dazu ausgebildet, die acht Taktsignale zu erzeugen, kann jedoch dazu ausgebildet sein, 16 Taktsignale zu erzeugen. Beispielsweise kann der Auswahlbereich dazu ausgebildet sein, mehr oder weniger als acht Taktsignale zu erzeugen.
  • 9 ist ein Blockschaltbild zur Darstellung des Phasenmischers 20 des Verzögerungsregelkreises in 3. Der Phasenmischer 20 in 9 kann Phasenmischschaltungen 90-1 bis 90-4 umfassen.
  • Funktionen der Bestandteile in 9 sind weiter unten beschrieben.
  • Die Phasenmischschaltung 90-1 kann zwei Phasen der Taktsignale ICLK0 und ICLK0' mischen, um das Ausgangstaktsignal OCLK0 in Abhängigkeit von dem Gewichtungssignal W zu erzeugen, die Phasenmischschaltung 90-2 kann die Phasen der Taktsignale ICLK90 und ICLK90' mischen, um das Ausgangstaktsignal OCLK90 in Abhängigkeit von dem Gewichtungssignal W zu erzeugen, die Phasenmischschaltung 90-3 kann die Phasen der Taktsignale ICLK180 und ICLK180' mischen, um das Ausgangstaktsignal OCLK180 in Abhängigkeit von dem Gewichtungssignal W zu erzeugen, und/oder die Phasenmischschaltung 90-4 kann die Phasen der Taktsignale ICLK270 und ICLK270' mischen, um das Ausgangstaktsignal OCLK270 in Abhängigkeit von dem Gewichtungssignal W zu erzeugen. Beispielsweise können ICLK0, ICLK90, ICLK180 und/oder ICLK270 das erste Taktsignal ICLK1 sein, und/oder ICLK0', ICLK90', ICLK180' und/oder ICLK270' können das zweite Taktsignal ICLK2 sein.
  • Jede der Phasenmischschaltungen 90-1 bis 90-4 kann in Form einer typischen Phasenmischschaltung realisiert sein.
  • 10 ist ein schematisches Diagramm zur Darstellung eines Auswahlsignalgenerators 42 des Verzögerungsregelkreises in 3. Der Auswahlsignalgenerator 42 in 10 kann einen Zähler 100, einen Decodierer 102 und/oder Invertierer 110-1 bis 110-8 umfassen.
  • 10 zeigt den Auswahlsignalgenerator 42, der ein 8-Bit-Auswahlsignal SCON (z.B. s1 bis s8) erzeugen kann.
  • Funktionen der Bestandteile in 10 sind weiter unten beschrieben.
  • Der Zähler 100 kann ein Aufwärtszahlen in Abhängigkeit von dem zweiten Aufwärtssignal CUP und/oder ein Abwärtszählen in Abhängigkeit von dem zweiten Abwärtssignal CDN durchführen, um das 3-Bit-Zählsignal cn1 bis cnt3 zu erzeugen. Der Decodierer 102 kann das 3-Bit-Zählsignal cnt1 bis cnt3 decodieren, um ein Bit des 8-Bit-Auswahlsignals SCON auf einen hohen Pegel umzuschalten. Die Invertierer 110-1 bis 110-8 können das 8-Bit-Auswahlsignal SCON invertieren und/oder ein Signal unter den invertierten 8-Bit-Auswahlsignalen s1b bis s8b auf einen niedrigen Pegel umschalten.
  • Beispielsweise kann der Zähler 90 dazu ausgebildet sein, das 3-Bit-Zählsignal cnt1 bis cnt3 in Abhängigkeit von dem zweiten Aufwärtssignal CUP von „000" bis „111" zu zählen und das 3-Bit-Zählsignal cnt1 bis cnt3 in Abhängigkeit von dem zweiten Abwärtssignal CDN von „111" bis „000" zu zählen. Der Decodierer 92 kann in Form eines typischen Decodierers vergleichbar dem Decodierer 62 in 6 realisiert sein.
  • Der Auswahlsignalerzeuger 42 in 10 kann dazu ausgebildet sein, das Zählsignal cnt1 bis cnt3 unter Verwendung der zweiten Aufwärts- und Abwärtssignale CUP und CDN zu erzeugen, die von dem zweiten Phasendifferenzdetektor 24 ausgegeben werden. In einer anderen beispielhaften Ausgestaltung kann der Auswahlsignalerzeuger 42 dazu ausgebildet sein, das Zählsignal cnt1 bis cnt3 unter Verwendung der ersten Aufwärts- und Abwärtssignale UP und DN zu erzeugen, die von dem ersten Phasendifferenzdetektor 10 ausgegeben werden.
  • Der Auswahlsignalerzeuger 42 in 10 gemäß einer beispielhaften Ausgestaltung kann dazu ausgebildet sein, das Zählsignal cnt1 bis cnt3 unter Verwendung des Zählers 100 (beispielsweise eines diskreten Zählers) zu erzeugen. Der Auswahlsignalerzeuger 42 einer anderen beispielhaften Ausgestaltung kann dazu ausgebildet sein, das Auswahlsignal durch den Decodierer 102 zu erzeugen, indem er das Ausgangssignal des Zählers 60 in 6 oder das Ausgangssignal des Gewichtungssignalerzeugers 74 in 7 decodiert, ohne den Zähler 100 in 10 zu verwenden.
  • 11 ist ein Schaltungsdiagramm zur Darstellung des Verzögerungsglieds 14' des Phasenregelkreises in 3. Das Verzögerungsglied 14' in 11 kann einen Auswähler 110, eine Verzögerungsschaltung 112 und/oder einen Spannungsänderer 114 aufweisen. Die Verzögerungsschaltung 112 kann Invertierer CI1 bis CI8 aufweisen, die abhängig miteinander in Form eines Rings verbunden sind, und jeder der Invertierer CI1 bis CI8 kann zwei PMOS-Transistoren P1 und P2 und/oder zwei NMOS-Transistoren N1 und N2 aufweisen, die in Reihe miteinander verbunden sind.
  • Funktionen der Bestandteile in 11 sind weiter unten erläutert.
  • Der Auswähler 110 kann invertierte Steuersignale c0b bis c315b erzeugen, die einen niedrigen Pegel aufweisen, und Steuersignale C0 bis c315, die einen hohen Pegel aufweisen, wenn das Pulssignal CLK aktiviert ist. Der Auswähler 110 kann eines der invertierten Steuersignale c0b bis c315b auf einen hohen Pegel und eines der Steuersignale c0 bis c315 auf einen niedrigen Pegel in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1 b bis s8b) umschalten, wenn das Pulssignal CLK deaktiviert ist. Beispielsweise kann ein invertiertes Steuersignal un ter den invertierten Steuersignalen c0b bis c315b, das auf einen hohen Pegel umschaltet, und ein Steuersignal unter den Steuersignalen CO bis c315, das auf einen niedrigen Pegel umschaltet, in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1b bis s8b) erzeugt werden. Wenn beispielsweise das invertierte Steuersignal, in diesem Falle c45b, auf einen hohen Pegel umschaltet, kann das Steuersignal c45 auf einen niedrigen Pegel umschalten. Die Invertierer CI1 bis CI8 der Verzögerungsschaltung 112 können die Verzögerungszeit der acht verzögerten Taktsignale DLK0 bis DCLK315 in Abhängigkeit von dem Spannungsänderer 114 einstellen, und/oder jeder der Invertierer CI1 bis CI8 kann ein Ausgangssignal eines unmittelbar vorhergehenden Invertierers vor dem Ausgeben des Ausgangssignals verzögern, so dass der PMOS-Transistor P1 und der NMOS-Transistor N2 jedes der acht Invertierer CI1 bis CI8 in Abhängigkeit von den invertierten Steuersignalen c0b bis c315b mit einem niedrigen Pegel und den Steuersignalen c0 bis c315 mit einem hohen Pegel eingeschaltet werden, wenn das Pulssignal CLK aktiviert ist. Wenn andererseits das Pulssignal CLK deaktiviert ist, kann der PMOS-Transistor P1 eines Invertierers CI6 in Abhängigkeit von dem einen invertierten Steuersignal c45b, das auf einen hohen Pegel umschaltet, ausgeschaltet werden, und der NMOS-Transistor N2 eines anderer Invertierers CI1 kann in Abhängigkeit von dem einen Steuersignal c45, das auf einen niedrigen Pegel umschaltet, ausgeschaltet werden, so dass bei den beiden verzögerten Taktsignalen mit einer Phasendifferenz von 180° (in diesem Fall z.B. DCLK45 und DCLK225) der steigende Übergang eines verzögerten Taktsignals DCLK45 und der fallende Übergang des anderen Taktsignals DCLK225 nicht stattfindet. Beispielsweise kann bei den beiden verzögerten Taktsignalen DCLK45 und DCLK225 mit einer Phasendifferenz von 180° der fallende Übergang des einen verzögerten Taktsignals DCLK45 und der steigende Übergang des anderen Taktsignals DCLK225 möglich sein, und/oder wenn der fallende Übergang des einen verzögerten Taktsignals DCLK45 und der steigende Übergang des anderen Taktsignals DCLK225 auftritt, können die verbleibenden sechs Verzögerungstaktsignale (in diesem Fall beispielsweise DCLK0, DCLK90, DCLK135, DCLK180, DCLK270 und DCLK 315) durch die Verzögerungsschaltung 112 erzeugt werden, indem die beiden Taktsignale DCLK45 und DCLK225 mit einer Phasendifferenz von 180° entsprechend verzögert werden. Der Spannungsänderer 114 kann die Versorgungsspannung VCC empfangen und/oder eine Versorgungsspannung Vv variieren, die in Abhängigkeit von dem Steuersignal CON an die Verzögerungsschaltung 112 geliefert wird.
  • Die Invertierer CI1 bis CI8 des Verzögerungsglieds in 11 können die Verzögerungszeit der acht verzögerten Taktsignale in Abhängigkeit von der Versorgungsspannung Vv einstellen, die von dem Spannungsänderer 114 geliefert wird, wobei jeder der Invertierer CI1 bis CI8 während der Verzögerungszeit in Abhängigkeit von dem Verzögerungstaktsignal verzögert werden kann, das von dem unmittelbar vorausgehenden Invertierer ausgegeben wird, wenn das Pulssignal CLK aktiviert ist, und der steigende Übergang oder fallende Übergang der beiden verzögerten Taktsignale DCLK45 und DCLK225 mit einer Phasendifferenz von 180° unter den acht verzögerten Taktsignalen kann in Abhängigkeit von dem fallenden Übergang oder steigenden Übergang des Verzögerungstaktsignals auftreten, das von dem unmittelbar vorausgehenden Invertierer ausgegeben wird, so dass der steigende Übergang oder der fallende Übergang der anderen sechs Verzögerungstaktsignale DCLK0, DCLK90, DCLK135, DCLK180, DCLK270 und DCLK315 stattfinden kann. Dementsprechend können die acht verzögerten Taktsignale ein exakteres Tastverhältnis aufweisen, beispielsweise ein Tastverhältnis von genau 50%, da ein Übergang der acht verzögerten Taktsignale ungeachtet des fallenden Übergangs des Eingangstaktsignals ECLK stattfinden kann, selbst wenn zeitlicher Versatz in dem Eingangstaktsignal ECLK auftritt, ungeachtet der Veränderung des Eingangstaktsignals ECLK, selbst wenn sich das Tastverhältnis ändert.
  • Obwohl beispielhafte Ausgestaltungen in 11 vorstehend unter Bezugnahme auf das invertierte Steuersignal c45b und das Steuersignal c45 beschrieben wurden, kann in Abhängigkeit von dem Auswahlsignal SCON jedes beliebige invertierte Steuersignal unter den invertierten Steuersignalen c0b bis c315b auf einen hohen Pegel umgeschaltet und ein entsprechendes Steuersignal unter den Steuersignalen CO bis c315 auf einen niedrigen Pegel umgeschaltet werden, wenn das Pulssignal CLK deaktiviert ist. Dementsprechend können für beliebige zwei der verzögerten Taktsignale mit einer Phasendifferenz von 180° der steigende Übergang des einen Taktsignals und der fallende Übergang des anderen Taktsignals nicht auftreten.
  • 12 ist ein Schaltungsdiagramm zur Darstellung des Auswählers 110 des Verzögerungsglieds 14' in 11. Der Auswähler 110 in 12 kann acht Auswahlschaltungen SEL1 bis SEL8 aufweisen. Jede der acht Auswahlschaltungen kann ein ODER-Gatter OR und/oder einen Invertierer 112 aufweisen.
  • Ein Betrieb des Auswählers 110 in 12 ist weiter unten beschrieben.
  • Die ODER-Gatter OR der Auswahlschaltungen SEL1 bis SEL8 können das Taktsignal CLK und das Auswahlsignal SCON (z.B. s1 b to s8b) logisch summieren, um acht Steuersignale C0 bis c315 zu erzeugen. Die Invertierer 112 der Auswahlschaltungen SEL1 bis SEL8 können die acht Steuersignale c0 bis c315 invertieren, um acht invertierte Steuersignale c0b bis c315b zu erzeugen.
  • Wenn das Pulssignal CLK auf einem hohen Pegel erzeugt wird, weist das Auswahlsignal s1 b einen niedrigen Pegel auf, und die Auswahlsignale s2b bis s8b haben einen hohen Pegel, so dass die Steuersignale CO bis c315 mit einem hohen Pegel und die invertierten Steuersignale c0b bis c315b mit einem niedrigen Pegel erzeugt werden können. Wenn das Pulssignal CLK auf einem niedrigen Pegel erzeugt wird, weist das Auswahlsignal s1 b einen niedrigen Pegel auf, und die Auswahlsignale s2b bis s8b haben einen hohen Pegel, so dass das Steuersignal CO mit einem niedrigen Pegel und das invertierte Steuersignal c0b mit einem hohen Pegel erzeugt werden kann, wobei die verbleibenden Steuersignale auf einem hohen Pegel verbleiben, und/oder wobei die verbleibenden invertierten Steuersignale auf einem niedrigen Pegel verbleiben. Wenn beispielsweise das Pulssignal CLK auf einem niedrigen Pegel erzeugt wird, können ein Steuersignal und ein invertiertes Steuersignal, die in Abhängigkeit von dem Auswahlsignal ausgewählt werden, auf einen niedrigen Pegel bzw. auf einen hohen Pegel umschalten.
  • 13 ist ein Schaltungsdiagramm zur Darstellung des Spannungsänderers 114 des Verzögerungsglieds in 11. Der Spannungsänderer 114 in 13 kann einen Erzeuger einer veränderlichen Spannung 130 und/oder einen Verstärker 132 umfassen.
  • Funktionen der Bestandteile in 13 sind weiter unten erläutert.
  • Der veränderliche Spannungserzeuger kann die Leistungsversorgungsspannung VCC empfangen. Der Erzeuger einer veränderlichen Spannung 130 kann eine veränderbare Spannung Vac in Abhängigkeit von dem Steuersignal CON variieren. Der Verstärker 132 kann eine Spannungsdifferenz zwischen der veränderlichen Spannung Vac und der Versorgungsspannung Vv verstärken, um einen Pegel der Versorgungsspannung Vv to variieren.
  • Die Verzögerungszeit der Invertierer CI1 bis CI8 des Verzögerungsglieds 14' in 11 kann von dem Pegel der Versorgungsspan nung Vv abhängen, die von dem Spannungsanderer in 13 geliefert wird.
  • Die Verzögerungszeit der Invertierer bei einem höheren Pegel der Versorgungsspannung Vv ist kürzer als die Verzögerungszeit der Invertierer, wenn der Pegel der Versorgungsspannung Vv niedriger ist.
  • 14 ist ein Schaltungsdiagramm zur Darstellung des Erzeugers einer veränderlichen Spannung 130 des Spannungsänderers in 13. Der Erzeuger einer veränderlichen Spannung 130 in 14 kann einen Spannungsteiler 140 und/oder einen Schaltbereich 142 aufweisen. Der Spannungsteiler 140 kann Widerstände R umfassen, die in Reihe zwischen die Leistungsspannung VCC und eine Massespannung geschaltet sind, und/oder der Schaltbereich 142 kann Invertierer 19-1 bis 19-6 und/oder CMOS-Übertragungsgatter T1 bis T6 aufweisen.
  • 14 zeigt, dass der Erzeuger einer veränderlichen Spannung 130 das Steuersignal CON aus 6 Bits c1 bis c6 empfangen kann, das von dem Steuersignalerzeuger 12 in 6 ausgegeben wird.
  • Der Spannungsteiler 140 kann eine Spannung unter Verwendung der Widerstände R teilen und/oder kann die geteilten Spannungen 6VCC/7, 5VCC/7, 4VCC/7, 3VCC/7, 2VCC/7 und VCC/7 durch Knoten „a" bis „f" erzeugen. Beispielsweise kann der Spannungsteiler 140 sieben Widerstände mit Knoten „a" bis „f" zwischen den Widerständen aufweisen. Die CMOS-Übertragungsgatter T1 bis T6 können die geteilten Spannungen von den jeweiligen Knoten „a" bis „f" empfangen. Eines der CMOS-Übertragungsgatter T1 bis T6 kann in Abhängigkeit von den 6-Bit-Signalen c1 bis c6 eingeschaltet werden, so dass der Schaltbereich 142 die veränderliche Spannung Vac erzeugen kann.
  • Wenn beispielsweise das Steuersignal c1 bis c6 „100000" ist, kann das CMOS-Übertragungsgatter T1 eingeschaltet sein, so dass die geteilte Spannung 6Vcc/7 an den Knoten „a" als die veränderliche Spannung Vac erzeugt werden kann.
  • 15 ist ein beispielhaftes Zeitablaufdiagramm zur Darstellung eines Betriebs des Verzögerungsglieds 14' in 11 gemäß einer beispielhaften Ausgestaltung, wobei die Steuersignale mit Ausnahme des Steuersignals c0 einen hohen Pegel aufweisen, die invertierten Steuersignale mit Ausnahme des invertierten Steuersignal c0b einen niedrigen Pegel aufweisen und die acht Taktsignale mit der Phasendifferenz von 45° untereinander erzeugt werden.
  • In 15 kann in Abhängigkeit von dem Pulssignal CLK bei Erkennen der steigenden Flanke des Eingangstaktsignals ECLK und Erzeugung des Pulssignals CLK das Steuersignal CO und/oder das invertierte Steuersignal c0b erzeugt werden, die eine Phasendifferenz von 180° aufweisen. Beispielsweise könnend das Steuersignal c0 mit einem hohen Pegel und das invertierte Steuersignal c0b mit einem niedrigen Pegel erzeugt werden, wenn das Pulssignal CLK einen hohen Pegel aufweist. Andererseits kann das Steuersignal c0 mit einem niedrigen Pegel und das invertierte Steuersignal c0b mit einem hohen Pegel erzeugt werden, wenn das Pulssignal CLK einen niedrigen Pegel aufweist. Wenn das Steuersignal c0 mit einem hohen Pegel und das invertierte Steuersignal c0b mit einem niedrigen Pegel erzeugt werden, können alle Invertierer CI1 bis CI8 aktiviert sein, so dass jeder der Invertierer CI1 bis CI8 das Ausgangssignal des unmittelbar vorangehenden Invertierers vor dem Ausgeben invertieren kann. Wie in 15 gezeigt, können die Invertierer CI1 und 015 in Abhängigkeit von einem hohen Pegel des Pulssignals CLK das verzögerte Taktsignal DCLK0, welches den steigenden Übergang durchführt, bzw. das verzögerte Taktsignal DCLK180 erzeugen, welches den fallenden Übergang durchführt, und ein Übergang der anderen verzögerten Taktsignale DCLK225, DCLK90, DCLK315, DCLK45, DCLK270 und DCLK135 kann in Abhängigkeit von einem Übergang der verzögerten Taktsignale DCLK0 und DCLK180 erfolgen. Wenn andererseits das Pulssignal CLK einen niedrigen Pegel aufweist, können das Steuersignal c0 mit einem niedrigen Pegel und das invertierte Steuersignal c0b mit einem hohen Pegel erzeugt werden, der PMOS-Transistor P1 des Invertierers CI1 kann ausgeschaltet werden, und/oder der NMOS-Transistor N2 des Invertierers 015 kann ausgeschaltet werden, so dass der steigende Übergang des verzögerten Taktsignals DCLK0 und der fallende Übergang des verzögerten Taktsignals DCLK180 verhindert werden kann, und/oder die Invertierer CI1 und 015 können das verzögerte Taktsignal DCLK0 erzeugen, welches den fallenden Übergang durchführt, bzw. das verzögerte Taktsignal DCLK180, welches den steigenden Übergang durchführt. Der Übergang der anderen verzögerten Taktsignale DCLK225, DCLK90, DCLK315, DCLK45, DCLK270 und DCLK135 kann in Abhängigkeit von dem Übergang der verzögerten Taktsignale DCLK0 und DCLK180 erfolgen.
  • Entsprechend können die acht verzögerten Taktsignale CLK0 bis CLK315 ein exaktes Tastverhältnis aufweisen, beispielsweise ein Tastverhältnis von exakt 50%, selbst wenn das Taktverhältnis des Eingangstaktsignals ECLK und/oder die fallende Flanke des Eingangstaktsignals sich ändern, wie in 15 mittels gepunkteter Linien angezeigt.
  • Das Verzögerungsglied 14' des Verzögerungsregelkreises gemäß einer beispielhaften Ausgestaltung kann den Übergang wenigstens eines verzögerten Taktsignals in Abhängigkeit von dem Pulssignal CLK durchführen, das in Abhängigkeit von dem steigenden oder fallenden Übergang des Eingangstaktsignals ECLK erzeugt wird, und/oder kann automatisch einen Übergang der verbleibenden verzögerten Taktsignale in Abhängigkeit von dem Übergang des wenigstens einen ver zögerten Taktsignals durchführen, da die Invertierer in Form eines Rings verbunden sein können.
  • 16 ist ein Schaltungsdiagramm zur Darstellung eines Verzögerungsglieds 14' des Verzögerungsregelkreises in 3 gemäß einer anderen beispielhaften Ausgestaltung. Das Verzögerungsglied 14' in 16 kann ausgebildet werden, indem der Auswählen 110, die Verzögerungsschaltung 112 und/oder der Spannungsänderer 114 in 11 durch einen Auswähler 110', eine Verzögerungsschaltung 112' und/oder einen Spannungsänderer 114' ersetzt wird. Die Verzögerungsschaltung 112' kann so ausgebildet sein, dass die geradzahligen Invertierer CI2, CI4, CI6 und CI8 der Verzögerungsschaltung 112 in 11 entfernt werden und/oder die ungeradzahligen Invertierer CI1, CI3, CI5 und CI7 in der Form eines Rings verbunden werden.
  • Funktionen der Bestandteile in 16 sind weiter unten erläutert.
  • Der Auswähler 110' kann die invertierten Steuersignale c0b bis c270b mit einem niedrigen Pegel und/oder Steuersignale c0 bis c270 mit einem hohen Pegel erzeugen, wenn das Pulssignal CLK aktiviert ist, und kann in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1b, s3b, s5b und s7b) eines der invertierten Steuersignale c0b bis c270b auf einen hohen Pegel und eines der Steuersignale c0 bis c270 auf einen niedrigen Pegel umschalten, wenn das Pulssignal CLK deaktiviert ist. Das eine invertierte Steuersignal, das in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1 b, s3b, s5b und s7b) auf einen hohen Pegel umschaltet, und das eine Steuersignal, das in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1 b, s3b, s5b und s7b) auf einen niedrigen Pegel umschaltet, kann erzeugt werden. Wenn beispielsweise das invertierte Steuersignal c0b auf einen hohen Pegel umschaltet, kann das Steuersignal c0 auf einen niedrigen Pegel umschalten. Die Invertierer CI1 bis CI7 der Verzögerungsschaltung 112' können die Verzögerungszeit der vier verzögerten Taktsignale DCLK0 bis DCLK270 über den Spannungsänderer 114' anpassen und/oder das Ausgangssignal des unmittelbar vorhergehenden Invertierers vor dem Ausgeben verzögern, so dass der PMOS-Transistor P1 und der NMOS-Transistor N2 jedes der vier Invertierer CI1 bis CI7 in Abhängigkeit von den invertierten Steuersignalen c0b bis 270b mit einem niedrigen Pegel und den Steuersignalen CO bis c270 mit einem hohen Pegel angeschaltet werden, wenn das Pulssignal CLK aktiviert ist. Wenn andererseits das Pulssignal CLK in Abhängigkeit von dem Auswahlsignal SCON (z.B. s1 b, s3b, s5b und s7b) deaktiviert ist, kann der PMOS-Transistor P1 eines Invertierers CI1 in Abhängigkeit von dem einen invertierten Steuersignal c0b, das auf einen hohen Pegel umschaltet, ausgeschaltet werden, und der NMOS-Transistor N2 des anderen Invertierers CI5 kann in Abhängigkeit von dem einen Steuersignal c0 ausgeschaltet werden, das auf einen niedrigen Pegel umschaltet, so dass bei den beiden verzögerten Taktsignalen mit einer Phasendifferenz von 180° DLK0 und DCLK180 der steigende Übergang des einen verzögerten Taktsignals DCLK0 und der fallende Übergang des anderen Taktsignals DCLK180 nicht stattzufinden brauchen. Beispielsweise kann bei den beiden verzögerten Taktsignalen mit einer Phasendifferenz von 180° DCLK0 und DCLK180 der fallende Übergang des einen verzögerten Taktsignals DCLK0 und der steigende Übergang des anderen Taktsignals DCLK180 möglich sein, und wenn der fallende Übergang des einen verzögerten Taktsignals DCLK0 und der steigende Übergang des anderen Taktsignals DCLK180 stattfindet, können die verbleibenden zwei verzögerten Taktsignale, die unterschiedliche Phasen, aber dieselbe Phasendifferenz aufweisen (z.B. in diesem Fall DCLK90 und DCLK270), durch die Verzögerungsschaltung 112' erzeugt werden, indem die beiden verzögerten Taktsignale DCLK0 und DCLK180 jeweils verzögert werden. Der Spannungsanderer 114' kann eine Versorgungsspannung Vv, die an der Verzögerungsschaltung 112' anliegt, in Abhängigkeit von dem Steuersignal CON variieren.
  • Obwohl oben nicht weiter ausgeführt, können der Auswähler 110' und der Spannungsänderer 114' ähnlich dem Auswähler 110 und dem Spannungsänderer 114 ausgebildet sein, wie oben beschrieben.
  • Wie in 11 und 16 gezeigt, kann die Verzögerungsschaltung 112 oder 112' des Verzögerungsglieds 14' gemäß einer anderen beispielhaften Ausgestaltung derart ausgebildet sein, dass eine gerade Anzahl von Invertierern in der Form eines Rings verbunden werden. Beispielsweise kann jede beliebige gerade Anzahl von Invertierern, die abhängig in der Form eines Rings verbunden sind, die Verzögerungsschaltung 112 des Verzögerungsglieds 14' bilden. Der steigende Übergang oder fallende Übergang des verzögerten Taktsignals, das von einem der geraden Anzahl von Invertierern erzeugt wird, kann in Äbhängigkeit von dem steigenden Übergang oder fallenden Übergang des Eingangstaktsignals ECLK erfolgen, und/oder der steigende oder fallende Übergang des anderen verzögerten Taktsignals kann in Abhängigkeit von dem steigenden Übergang oder fallenden Übergang des verzögerten Taktsignals erfolgen, das von dem einen Invertierer unter der geraden Anzahl von Invertierern erzeugt wird. Der fallende Übergang oder steigende Übergang des verzögerten Taktsignals, das von einem der geraden Anzahl von Invertierern erzeugt wird, kann in Abhängigkeit von dem fallenden Übergang oder steigenden Übergang des Eingangstaktsignals ECLK erfolgen, und/oder der steigende oder fallende Übergang der anderen verzögerten Taktsignale kann in Abhängigkeit von dem fallenden Übergang oder steigenden Übergang des verzögerten Taktsignals erfolgen, das von einem der geraden Anzahl von Invertierern erzeugt wird.
  • Da dementsprechend ein Übergang der verzögerten Taktsignale ungeachtet des fallenden Übergangs oder steigenden Übergangs des Eingangstaktsignals ECLK erfolgen kann, kann die zeitliche Abweichung in dem Eingangstaktsignal ECLK auftreten, und selbst obwohl das Tastverhältnis des Eingangstaktsignals ECLK sich ändern kann, können die verzögerten Taktsignale DCLK1 bis DCLKn (DCLK) stabil und genau erzeugt werden.
  • Die oben beschriebenen Verzögerungen können so konfiguriert sein, dass ihre Verzögerungszeit angepasst werden kann, indem die an die Invertierer angelegte Spannung variiert wird, jedoch können die oben beschriebenen Verzögerungen auch so konfiguriert sein, dass die Kapazität der jeweiligen Ausgangsleitungen der Invertierer sich ändern können.
  • Obwohl nicht dargestellt, kann der Verzögerungsregelkreis gemäß exemplarischer Ausgestaltungen einen ersten Dividierer umfassen, der das Eingangstaktsignal ECLK teilt und/oder das geteilte Eingangstaktsignal an die ersten und zweiten Phasendifferenzdetektoren 10 und 24 anlegt, und/oder einen zweiten Dividierer, der die verzögerten und rückgekoppelten Taktsignale DCLK und FCLK teilt und/oder die geteilten verzögerten und rückgekoppelten Taktsignale DCLK und FCLK an die ersten und zweiten Phasendifferenzdetektoren 10 und 24 anlegt.
  • In der vorstehend beschriebenen beispielhaften Ausgestaltung ist eine Konfiguration eines digitalen Verzögerungsregelkreises als der Verzögerungsregelkreis dargestellt, jedoch kann die Verzögerung beispielhafter Ausgestaltungen auch auf einen analogen Verzögerungsregelkreis angewendet werden.
  • 17 ist ein Blockschaltbild zur Darstellung eines Verzögerungsregelkreises gemäß einer anderen beispielhaften Ausgestaltung. Der Verzögerungsregelkreis in 17 kann derart ausgebildet sein, dass der Steuersignalerzeuger 12 und das Verzögerungsglied 14' in 4 durch eine Ladungspumpe 12' und ein veränderliches Verzöge rungsglied 14'' ersetzt sind. Beispielsweise kann die Periodenteilsteuereinheit PPC den ersten Phasendifferenzdetektor 10, den Pulserzeuger 40 und/oder die Ladungspumpe 12' umfassen.
  • Funktionen der Bestandteile in 17 können ähnlich zu denjenigen entsprechender Komponenten in 3 sein. Demgemäß wird bei der nachfolgenden Erläuterung von Funktionen der Bestandteile in 17 besonderes Augenmerk auf diejenigen Bestandteile gelegt, die beim Vergleich mit 3 nur in 17 vorhanden sind. Insbesondere werden weiter unten die Funktionen der Ladungspumpe 12' und des veränderlichen Verzögerungsglieds 14" beschrieben.
  • Die Ladungspumpe 12' kann den Pegel der Versorgungsspannung Vv in Abhängigkeit von dem Aufwärtssignal UP anheben und/oder den Pegel der Versorgungsspannung Vv in Abhängigkeit von dem Abwärtssignal DN absenken. Das veränderliche Verzögerungsglied 14" kann derart arbeiten, dass die Verzögerungszeit in Abhängigkeit von der Versorgungsspannung Vv variiert, der steigende Übergang oder fallende Übergang wenigstens eines der n verzögerten Taktsignale DCLK1 bis DCLKn, das in Abhängigkeit von dem Auswahlsignal SCON ausgewählt wird, kann erfolgen, wenn das Pulssignal CLK aktiviert ist, der fallende Übergang oder steigende Übergang des wenigstens einen ausgewählten verzögerten Taktsignals kann dann nicht erfolgen, wenn das Pulssignal CLK deaktiviert ist, und/oder der steigende Übergang oder der fallende Übergang der verbleibenden, nicht ausgewählten verzögerten Taktsignale kann in Abhängigkeit von dem Übergang des wenigstens einen ausgewählten verzögerten Taktsignals erfolgen.
  • 18 ist ein Schaltungsdiagramm zur Darstellung der Ladungspumpe 12' des Verzögerungsregelkreises in 17. Die Ladungspumpe 12' in 18 kann Versorgungs- und Entladekonstantstromquellen IS1 und IS2, einen PMOS-Transistor P3 und/oder einen NMOS-Transistor N3 umfassen. Die Ladungspumpe 12' kann die Versorgungsspannung VCC empfangen. Die Versorgungskonstantstromquelle 151, der PMOS-Transistor P3, der NMOS-Transistor N3 und/oder die Entladekonstantstromquelle IS2 können in Reihe zwischen die Versorgungsspannung VCC und die Massespannung geschaltet sein.
  • Ein Betrieb der Ladungspumpe in 18 ist weiter unten beschrieben.
  • Wenn ein invertiertes Aufwärtssignal UPB mit einem niedrigen Pegel angelegt wird, kann der PMOS-Transistor P3 eingeschaltet sein, und/oder der elektrische Strom der Versorgungskonstantstromquelle IS1 kann über den PMOS-Transistor P3 an einen Ausgangsanschluss angelegt werden, um den Pegel der Versorgungsspannung Vv anzuheben. Wenn andererseits das Abwärtssignal DN mit einem hohen Pegel angelegt wird, kann der NMOS-Transistor N3 eingeschaltet sein, und der elektrische Strom von dem Ausgangsanschluss kann über den NMOS-Transistor N3 entladen werden und fließt zu der Entladekonstantstromquelle IS2, um den Pegel der Versorgungsspannung Vv abzusenken. Wenn das invertierte Aufwärtssignal UPB mit einen niedrigen Pegel und das Abwärtssignal DN mit einem hohen Pegel in einem verriegelten Zustand angelegt werden, können sowohl der PMOS-Transistor P3 als auch der NMOS-Transistor N3 eingeschaltet sein, so dass der elektrische Strom, der von der Versorgungskonstantstromquelle IS1 zu dem Ausgangsanschluss fließt, mengenmäßig derselbe werden kann wie der elektrische Strom, der von dem Ausgangsanschluss in Richtung der Entladekonstantstromquelle IS2 entladen wird, wodurch der Pegel der Versorgungsspannung Vv in seinen gegenwärtigen Zustand erhalten bleibt.
  • 19 ist ein Schaltungsdiagramm zur Darstellung des veränderlichen Verzögerungsglieds 14" des Verzögerungsregelkreises in
  • 17. Das veränderliche Verzögerungsglied in 19 kann so ausgestaltet sein, dass der Spannungsanderer 114 des veränderlichen Verzögerungsglieds in 11 entfällt.
  • Funktionen der Bestandteile in 19 sind unter Bezugnahme auf die Beschreibung der 11 leicht zu verstehen, und auf eine diesbezügliche Beschreibung wird somit verzichtet.
  • 17 zeigt einen analogen Verzögerungsregelkreis gemäß einer beispielhaften Ausgestaltung, und das Verzögerungsglied des Verzögerungsregelkreises beispielhafter Ausgestaltungen kann sowohl auf den digitalen Verzögerungsregelkreis beispielhafter Ausgestaltungen als auch auf den analogen Verzögerungsregelkreis beispielhafter Ausgestaltungen angewendet werden.
  • 20 ist ein Blockdiagramm zur Darstellung eines Halbleiterspeicherelements, das den Verzögerungsregelkreis gemäß einer beispielhaften Ausgestaltung aufweist. Das Halbleiterspeicherelement in 20 kann ein Speicherzellenfeld 200, eine Parallel-Seriell-Wandler-Schaltung 202, einen Datenausgangspuffer 204, einen Verzögerungsregelkreis 206, eine Ausgangsdaten-Abtastsignalerzeugungsschaltung 208 und/oder einen Ausgangsdaten-Abtastsignalpuffer 210 aufweisen.
  • In dem Halbleiterspeicherelement in 20 kann eine Burstlänge 4 betragen, und/oder 4-Bit-Ausgangsdaten DQ1 bis DQ4 können durch den Datenausgangspuffer 204 in Abhängigkeit von vier Ausgangsdatenabtastsignalen DQS1 bis DQS4 erzeugt werden, die von der Ausgangsdaten-Abtastsignalerzeugungsschaltung 208 ausgegeben werden.
  • Funktionen der Komponenten in 20 sind weiter unten erläutert.
  • Das Speicherzellenfeld 200 kann während einer Leseoperation 16-Bit-Daten ausgeben. Die Parallel-Seriell-Wandler-Schaltung 202 kann die parallelen 16-Bit-Daten in serielle 4-Bit-Daten umwandeln und/oder die seriellen 4-Bit-Daten ausgeben. Der Datenausgabepuffer 204 kann sequentiell serielle 4-Bit-Daten als Ausgangsdaten DQ1 bis DQ4 in Abhängigkeit von den Datenabtastsignalen DQS1 bis DQS4 ausgeben. Der Verzögerungsregelkreis 206 kann das Eingangstaktsignal DCLK empfangen, das von einem externen Teil oder Bereich angelegt wird, um vier Ausgangstaktsignale OCLK0, OCLK90, OCLK180 und OCLK270 (OCLK) zu erzeugen. Die Ausgangsdaten-Abtastsignalerzeugungsschaltung 208 kann die vier Ausgangstaktsignale OCLK0, OCLK90, OCLK180 und OCLK270 paarweise kombinieren, um vier Datenabtastsignale DQS1 bis DQS4 zu erzeugen. Beispielsweise können die Ausgangstaktsignale OCLK0 und OCLK270 UND-verknüpft werden, um das Datenabtastsignal DQS1 zu erzeugen, die Ausgangstaktsignale OCLK0 und OCLK90 können UND-verknüpft werden, um das Datenabtastsignal DQS2 zu erzeugen, die Ausgangstaktsignale OCLK90 und OCLK180 können UND-verknüpft werden, um das Datenabtastsignal DQS3 zu erzeugen, und/oder die Ausgangstaktsignale OCLK180 und OCLK270 können UND-verknüpft werden, um das Datenabtastsignal DQS4 zu erzeugen. Der Ausgangsdaten-Abtastsignalpuffer 210 kann die vier Ausgangsdatenabtastsignale DQS1 bis DQS4 Puffern, um gepufferte Ausgangsdatenabtastsignale DQSO1 bis DQSO4 zu erzeugen.
  • Beispielsweise kann der Verzögerungsregelkreis in dem Halbleiterspeicherelement verwendet werden, das in 20 gezeigt ist, und selbst obwohl sich das Eingangstaktsignal ECLK ändern kann, kann der Verzögerungsregelkreis vier Ausgangstaktsignale OCLK0 bis OCLK270 erzeugen, die je die Phasendifferenz von genau 90° aufweisen, und/oder kann vier Ausgangstaktsignale kombinieren, um die vier stabilen Ausgangsdatenabtastsignale DQS1 bis DQS4 zu erzeugen.
  • Wie oben beschrieben, kann der Verzögerungsregelkreis gemäß beispielhaften Ausgestaltungen eine Mehrzahl von Taktsignalen erzeugen, die ein exakteres Abtastverhältnis aufweisen, beispielsweise ein Abtastverhältnis von genau 50%, obwohl das Eingangstaktsignal variieren kann.
  • Das Halbleiterspeicherelement mit dem Verzögerungsregelkreis gemäß beispielhaften Ausgestaltungen kann eine verbesserte Zuverlässigkeit aufweisen, da eine Mehrzahl von Taktsignalen in genauerer Weise erzeugt wird.

Claims (21)

  1. Verzögerungsregelkreis, aufweisend: – einen Periodenregelkreisteil (PL') mit einem Verzögerungsglied (14'), wobei das Verzögerungsglied (14') eine gerade Anzahl von Verzögerungszellen (CI1~CI8) aufweist, die abhängig in Form eines Rings verbunden sind, und dazu ausgebildet ist, eine gerade Anzahl von verzögerten Taktsignalen (DCLK1~DCLKn) zu erzeugen, – wobei ein Übergang wenigstens eines verzögerten Taktsignals der geraden Anzahl von verzögerten Taktsignalen (DCLK1~DCLKn) in Abhängigkeit von einem aktivierten ersten Auswahlsignal aus einer geraden Anzahl von ersten Auswahlsignalen (SCON) gesteuert ist, und – ein Übergang der verbleibenden verzögerten Taktsignale in Abhängigkeit von dem wenigstens einen verzögerten Taktsignal erfolgt.
  2. Verzögerungsregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass der Periodenregelkreisteil weiterhin aufweist: – eine Periodenteilsteuereinheit, die dazu ausgebildet ist, eine Phase eines Eingangstaktsignals und eine Phase eines verzögerten Taktsignals aus der geraden Anzahl von verzögerten Taktsignalen zu vergleichen, um Periodenteilaufwärts- und -abwärtssignale zu erzeugen, die dazu ausgebildet ist, eine steigende Flanke und/oder eine fallende Flanke des Eingangstaktsignals zu erkennen, um ein Pulssignal zu erzeugen, und/oder die dazu ausgebildet ist, ein erstes Steuersignal in Abhängigkeit von den Periodenteilaufwärts- und -abwärtssignalen zu verändern; wobei – eine Verzögerungszeit der geraden Anzahl von Verzögerungszellen verändert wird, um die gerade Anzahl von verzögerten Takt signalen in Abhängigkeit von dem ersten Steuersignal zu erzeugen, wobei eine Periode der geraden Anzahl von verzögerten Taktsignalen mit einer Periode des Eingangstaktsignals übereinstimmt.
  3. Verzögerungsregelkreis nach Anspruch 2, dadurch gekennzeichnet, dass die Periodeteilsteuereinheit aufweist: – einen Periodenteilphasendifferenzdetektor, der dazu ausgebildet ist, die Phase des Eingangstaktsignals und die Phase des einen verzögerten Taktsignals zu vergleichen, der dazu ausgebildet ist, das Periodenteilaufwärtssignal zu erzeugen, wenn die Phase des Eingangstaktsignals der Phase des einen verzögerten Taktsignals vorauseilt, und/oder der dazu ausgebildet ist, das Periodenteilabwärtssignal zu erzeugen, wenn die Phase des einen verzögerten Taktsignals der Phase des Eingangstaktsignals vorauseilt; – einen ersten Steuersignalerzeuger, der dazu ausgebildet ist, das erste Steuersignal in Abhängigkeit von dem Periodenteilaufwärtssignal zu erhöhen, und/oder der dazu ausgebildet ist, das erste Steuersignal in Abhängigkeit von dem Periodenteilabwärtssignal zu verringern; und/oder – einen Pulserzeuger, der dazu ausgebildet ist, die steigende Flanke und/oder die fallende Flanke des Eingangstaktsignals zu erkennen, um das Pulssignal zu erzeugen.
  4. Verzögerungsregelkreis nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass das Verzögerungsglied weiterhin aufweist: – einen Spannungsänderer, der dazu ausgebildet ist, einen Pegel einer Versorgungsspannung in Abhängigkeit von dem ersten Steuersignal zu verändern; – einen ersten Auswähler, der dazu ausgebildet ist, ein zweites Steuersignal aus einer geraden Anzahl von zweiten Steuersignalen und ein invertiertes zweites Steuersignal aus einer geraden Anzahl von invertierten zweiten Steuersignalen in Abhängigkeit von der geraden Anzahl von ersten Steuersignalen und dem Pulssignal auszuwählen; und/oder – eine Verzögerungsschaltung, welche die gerade Anzahl von Verzögerungszellen umfasst, wobei jede der Verzögerungszellen einen Invertierer aufweist, und/oder wobei jeder Invertierer erste und zweite Pull-up-Transistoren sowie erste und zweite Pull-down-Transistoren aufweist, die zwischen eine Versorgungsspannung und eine Massespannung geschaltet sind, und wobei die gerade Anzahl von invertierten zweiten Steuersignalen an Gate-Anschlüsse der ersten Pull-up-Transistoren und/oder die gerade Anzahl von zweiten Steuersignalen an Gate-Anschlüsse der Pulldown-Transistoren angelegt sind.
  5. Verzögerungsregelkreis nach Anspruch 4, dadurch gekennzeichnet, dass der Spannungsanderer aufweist: – einen Spannungsteiler mit einer Mehrzahl von Widerständen, die in Reihe zwischen eine Leistungsversorgungsspannung und die Massespannung geschaltet sind, der dazu ausgebildet ist, eine Mehrzahl geteilter Spannungen zu erzeugen; – einen zweiten Auswähler, der dazu ausgebildet ist, eine geteilte Spannung in Abhängigkeit von dem ersten Steuersignal aus der Mehrzahl von geteilten Spannungen auszuwählen und auszugeben; und/oder – einen Verstärker, der dazu ausgebildet ist, die Versorgungsspannung zu erzeugen, indem er eine Differenz zwischen der einen geteilten Spannung, die von dem zweiten Auswähler ausgegeben wird, und der Versorgungsspannung verstärkt.
  6. Verzögerungsregelkreis nach einem der Ansprüche 1 bis 5, weiterhin aufweisend: einen Verzögerungsregelkreisteil mit – einer Verzögerungsteilsteuereinheit, die dazu ausgebildet ist, ein Ausgangstaktsignal aus einer geraden Anzahl von Ausgangstaktsignalen während einer Kompensationsverzögerungszeit zu verzögern, um ein verzögertes Ausgangstaktsignal zu erzeugen, die dazu ausgebildet ist, eine Phase des Eingangstaktsignals und eine Phase des verzögerten Ausgangstaktsignals zu vergleichen, um Verzögerungsteilaufwärts- und -abwärtssignale zu erzeugen, die dazu ausgebildet ist, ein Auswahl- und Gewichtungssteuersignal in Abhängigkeit von den Verzögerungsteilaufwärts- und -abwärtssignalen zu verändern, und/oder die dazu ausgebildet ist, die gerade Anzahl von ersten Auswahlsignalen zu erzeugen; – einem Auswahl- und Phasenmischteil, der dazu ausgebildet ist, entsprechende verzögerte Taktsignale jeweils paarweise aus der geraden Anzahl von verzögerten Taktsignalen in Abhängigkeit von dem Auswahl- und Gewichtungssteuersignal zu erzeugen, und/oder der dazu ausgebildet ist, Phasen des ausgewählten Paares von verzögerten Taktsignalen zu mischen, um die gerade Anzahl von Ausgangstaktsignalen zu erzeugen.
  7. Verzögerungsregelkreis nach Anspruch 6, dadurch gekennzeichnet, dass die Verzögerungsteilsteuereinheit aufweist: – einen Verzögerungskompensierer, der dazu ausgebildet ist, das eine Ausgangstaktsignal der geraden Anzahl von Ausgangstaktsignalen während der Kompensierungsverzögerungszeit zu verzögern, um das verzögerte Ausgangstaktsignal zu erzeugen; – einen Verzögerungsteilphasendifferenzdetektor, der dazu ausgebildet ist, die Phase des Eingangstaktsignals und die Phase des verzögerten Ausgangstaktsignals zu vergleichen, der dazu ausgebildet ist, das Verzögerungsteilaufwärtssignal zu erzeugen, wenn die Phase des Eingangstaktsignals der Phase des verzögerten Ausgangstaktsignals vorauseilt, und/oder der dazu ausgebildet ist, das Verzögerungsteilabwärtssignal zu erzeugen, wenn die Phase des verzögerten Ausgangstaktsignals der Phase des Eingangstaktsignals vorauseilt; – einen Auswahl- und Gewichtungssignalerzeuger, der dazu ausgebildet ist, das Auswahl- und Gewichtungssteuersignal in Abhängigkeit von dem Verzögerungsteilaufwärtssignal zu erhöhen, der dazu ausgebildet ist, das Auswahl- und Gewichtungssteuersignal in Abhängigkeit von dem Verzögerungsteilabwärtssignal zu verringern, der dazu ausgebildet ist, eine Anzahl von Bits des Auswahl- und Gewichtungssteuersignals als ein Gewichtungssignal zu erzeugen, und/oder der dazu ausgebildet ist, die verbleibenden Bits des Auswahl- und Gewichtungssteuersignals als ein zweites Auswahlsignal zu erzeugen; und/oder – einen Auswahlsignalerzeuger, der dazu ausgebildet ist, das eine erste Auswahlsignal aus der geraden Anzahl von ersten Ausgangssignalen in Abhängigkeit von den Verzögerungsteilaufwärts- und -abwärtssignalen zu aktivieren.
  8. Verzögerungsregelkreis nach Anspruch 7, dadurch gekennzeichnet, dass der Auswahl- und Phasenmischteil aufweist: – einen Auswahlteil, der dazu ausgebildet ist, entsprechende verzögerte Taktsignale jeweils paarweise aus der geraden Anzahl von verzögerten Taktsignalen auszuwählen, und/oder der dazu ausgebildet ist, das Paar von entsprechenden Verzögerungstaktsignalen in Abhängigkeit von dem zweiten Auswahlsignal auszugeben; und – einen Phasenmischer, der dazu ausgebildet ist, die Phasen des Paares von entsprechenden verzögerten Taktsignalen, die von dem ersten Auswähler ausgegeben werden, zu mischen, um die gerade Anzahl von Ausgangstaktsignalen zu erzeugen, insbesondere in Abhängigkeit von dem Gewichtungssignal.
  9. Verzögerungsregelkreis nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Periodenregelkreisteil weiterhin aufweist: – eine Periodenteilsteuereinheit, die dazu ausgebildet ist, eine Phase eines Eingangstaktsignals und eine Phase eines verzögerten Taktsignals aus der geraden Anzahl von verzögerten Taktsignalen zu vergleichen, um Periodenteilaufwärts- und -abwärtssignale zu erzeugen, die dazu ausgebildet ist, eine steigende Flanke und/oder eine fallende Flanke des Eingangstaktsignals zu erkennen, um ein Pulssignal zu erzeugen, und/oder die dazu ausgebildet ist, einen Pegel einer Versorgungsspannung in Abhängigkeit von den Periodenteilaufwärts- und -abwärtssignalen zu verändern; wobei – eine Verzögerungszeit der geraden Anzahl von Verzögerungszellen verändert wird, um die gerade Anzahl von verzögerten Taktsignalen in Abhängigkeit von der Versorgungsspannung zu erzeugen, wobei eine Periode der geraden Anzahl von verzögerten Taktsignalen mit einer Periode des Eingangstaktsignals übereinstimmt.
  10. Verzögerungsregelkreis nach Anspruch 9, dadurch gekennzeichnet, dass die Periodenteilsteuereinheit aufweist: – einen Periodenteilphasendifferenzdetektor, der dazu ausgebildet ist, die Phase des Eingangstaktsignals und die Phase des einen verzögerten Taktsignals zu vergleichen, der dazu ausgebildet ist, das Periodenteilaufwärtssignal zu erzeugen, wenn die Phase des Eingangstaktsignals der Phase des einen verzögerten Taktsignals vorauseilt, und/oder der dazu ausgebildet ist, das Periodenteilabwärtssignal zu erzeugen, wenn die Phase des einen verzögerten Taktsignals der Phase des Eingangstaktsignals vorauseilt; – eine Ladungspumpe, die dazu ausgebildet ist, den Pegel der Versorgungsspannung in Abhängigkeit von dem Periodenteilauf wärtssignal zu erhöhen, und/oder die dazu ausgebildet ist, den Pegel der Versorgungsspannung in Abhängigkeit von dem Periodenteilabwärtssignal zu verringern; und/oder – einen Pulserzeuger, der dazu ausgebildet ist, die steigende Flanke und/oder die fallende Flanke des Eingangstaktsignals zu erkennen, um das Pulssignal zu erzeugen.
  11. Verzögerungsregelkreis nach Anspruch 10, dadurch gekennzeichnet, dass das Verzögerungsglied weiterhin aufweist: – einen ersten Auswähler, der dazu ausgebildet ist, ein Steuersignal aus einer geraden Anzahl von Steuersignalen und ein invertiertes Steuersignal aus einer geraden Anzahl von invertierten Steuersignalen in Abhängigkeit von der geraden Anzahl von ersten Steuersignalen und dem Pulssignal auszuwählen; und/oder – eine Verzögerungsschaltung, welche die gerade Anzahl von Verzögerungszellen umfasst, wobei jede der Verzögerungszellen einen Invertierer aufweist und/oder jeder Invertierer erste und zweite Pull-up-Transistoren und erste und zweite Pull-down-Transistoren aufweist, die zwischen die Versorgungsspannung und eine Massespannung geschaltet sind, wobei die gerade Anzahl von invertierten Steuersignalen an Gate-Anschlüsse der ersten Pull-up-Transistoren und/oder die gerade Anzahl von Steuersignalen an Gate-Anschlüsse der Pull-down-Transistoren angelegt sind.
  12. Halbleiterspeicherelement, aufweisend: – ein Speicherzellenfeld (200), das dazu ausgebildet ist, parallele Daten während einer Schreiboperation zu speichern, und/oder das dazu ausgebildet ist, die parallelen Daten während einer Leseoperation auszugeben; – einen Parallel-Seriell-Wandler (202), der dazu ausgebildet ist, die parallelen Daten umzuwandeln, um serielle Daten während der Leseoperation zu erzeugen; – einen Datenausgangspuffer (204), der dazu ausgebildet ist, die seriellen Daten in Abhängigkeit von jedem einer Mehrzahl von Ausgangsdatenabtastsignalen zu Puffern, und/oder der dazu ausgebildet ist, die gepufferten seriellen Daten an einen externen Bereich auszugeben; – den Verzögerungsregelkreis (206) nach einem der Ansprüche 1 bis 11, wobei der Verzögerungsregelkreis dazu ausgebildet ist, ein externes Taktsignal als ein Eingangstaktsignal (ECLK) zu empfangen, um eine gerade Anzahl von Ausgangstaktsignalen basierend auf der geraden Anzahl von verzögerten Taktsignalen zu erzeugen; und/oder – einen Ausgangsdatenabtastsignalerzeuger (210) der dazu ausgebildet ist, die gerade Anzahl von Ausgangstaktsignalen zu kombinieren, um die Mehrzahl von Datenabtastsignalen zu erzeugen, wobei – ein Übergang wenigstens eines verzögerten Taktsignals der geraden Anzahl von verzögerten Taktsignalen in Abhängigkeit von einem aktivierten ersten Auswahlsignal aus einer geraden Anzahl von ersten Auswahlsignalen gesteuert ist, und – ein Übergang der verbleibenden Taktsignale in Abhängigkeit von dem wenigstens einen verzögerten Taktsignal erfolgt.
  13. Halbleiterspeicherelement nach Anspruch 12, dadurch gekennzeichnet, dass die Kompensierungsverzögerungszeit eine Verzögerungszeit des Datenausgangspuffers ist.
  14. Verfahren zum Erzeugen einer Mehrzahl von verzögerten Taktsignalen mit den Schritten: – Steuern eines Übergangs wenigstens eines verzögerten Taktsignals einer geraden Anzahl von verzögerten Taktsignalen (DCLK1~DCLKn) in Abhängigkeit von einem aktivierten ersten Auswahlsignal einer geraden Anzahl von ersten Auswahlsignalen (SCON); und/oder – Umschalten der verbleibenden Taktsignale in Abhängigkeit von dem wenigstens einen verzögerten Taktsignal.
  15. Verfahren nach Anspruch 14, weiterhin beinhaltend: – Vergleichen einer Phase eines Eingangstaktsignal und einer Phase eines verzögerten Taktsignals der geraden Anzahl von verzögerten Taktsignalen, um Periodenaufwärtssignale und Periodenabwärtssignale zu erzeugen; – Erkennen einer steigenden Flanke und/oder einer fallenden Flanke des Eingangstaktsignals, um ein Pulssignal zu erzeugen; und/oder – Verändern eines ersten Steuersignals in Abhängigkeit von den Periodenaufwärtssignalen und den Periodenabwärtssignalen, um eine Verzögerungszeit der geraden Anzahl von verzögerten Taktsignalen einzustellen, wobei eine Periode der geraden Anzahl von verzögerten Taktsignalen mit einer Periode des Eingangstaktsignals übereinstimmt.
  16. Verfahren nach Anspruch 15, weiterhin beinhaltend: – Erzeugen des Periodenaufwärtssignals, wenn die Phase des Eingangstaktsignals der Phase des einen verzögerten Taktsignals vorauseilt, und Erzeugen des Periodenabwärtssignals, wenn die Phase des einen verzögerten Taktsignals der Phase des Eingangstaktsignals vorauseilt; und/oder – Erhöhen des ersten Steuersignals in Abhängigkeit von dem Periodenaufwärtssignal und Verringern des ersten Steuersignals in Abhängigkeit von dem Periodenabwärtssignal.
  17. Verfahren nach Anspruch 16, weiterhin beinhaltend: – Verändern eines Pegels einer Versorgungsspannung in Abhängigkeit von dem ersten Steuersignal; – Auswählen eines zweiten Steuersignals aus einer geraden Anzahl von zweiten Steuersignalen und eines invertierten zweiten Steuersignals aus einer geraden Anzahl von invertierten zweiten Steuersignalen in Abhängigkeit von der geraden Anzahl von ersten Auswahlsignalen und dem Pulssignal; wobei – der Schritt des gesteuerten Übergangs wenigstens eines verzögerten Taktsignals in Abhängigkeit von dem einen zweiten Steuersignal und dem einen invertierten zweiten Steuersignal durchgeführt wird.
  18. Verfahren nach einem der Ansprüche 14 bis 17, weiterhin beinhaltend: – Verzögern eines Ausgangstaktsignals aus einer geraden Anzahl von Ausgangstaktsignalen während einer Kompensierungsverzögerungszeit, um ein verzögertes Ausgangstaktsignal zu erzeugen; – Vergleichen einer Phase des Eingangstaktsignals mit einer Phase des verzögerten Ausgangstaktsignals, um Verzögerungsaufwärts- und -abwärtssignale zu erzeugen; – Verändern eines Auswahl- und Gewichtungssteuersignals in Abhängigkeit von den Verzögerungsaufwärts- und -abwärtssignalen; – Erzeugen der geraden Anzahl von ersten Auswahlsignalen basierend auf den Verzögerungsaufwärts- und -abwärtssignalen; – Erzeugen entsprechender verzögerter Taktsignale jeweils paarweise aus der geraden Anzahl von verzögerten Taktsignalen in Abhängigkeit von dem Auswahl- und Gewichtungssteuersignal und Mischen der Phasen des ausgewählten Paares von verzögerten Taktsignalen, um die gerade Anzahl von Ausgangstaktsignalen zu erzeugen.
  19. Verfahren nach einem der Ansprüche 14 bis 18, weiterhin beinhaltend: – Vergleichen einer Phase eines Eingangstaktsignals und einer Phase eines verzögerten Taktsignals der geraden Anzahl von verzögerten Taktsignalen, um Periodenaufwärts- und -abwärtssignale zu erzeugen; – Erkennen einer steigenden Flanke und/oder einer fallenden Flanke des Eingangstaktsignals, um ein Pulssignal zu erzeugen; und/oder – Verändern einer Versorgungsspannung in Abhängigkeit von den Periodenaufwärts- und -abwärtssignalen, um eine Verzögerungszeit der geraden Anzahl von verzögerten Taktsignalen anzupassen, wobei eine Periode der geraden Anzahl von verzögerten Taktsignalen mit einer Periode des Eingangstaktsignals übereinstimmt.
  20. Verfahren nach Anspruch 19, weiterhin beinhaltend: – Erzeugen des Periodenaufwärtssignals, wenn die Phase des Eingangstaktsignals der Phase des einen verzögerten Taktsignals vorauseilt, und Erzeugen des Periodenabwärtssignals, wenn die Phase des einen verzögerten Taktsignals der Phase des Eingangstaktsignals vorauseilt; und/oder – Erhöhen eines Pegels der Versorgungsspannung in Abhängigkeit von dem Periodenaufwärtssignal und Verringern des Pegels der Versorgungsspannung in Abhängigkeit von dem Periodenabwärtssignal.
  21. Verfahren nach Anspruch 20, weiterhin beinhaltend: – Auswählen eines Steuersignals aus einer geraden Anzahl von Steuersignalen und eines invertierten Steuersignals aus einer geraden Anzahl von invertierten Steuersignalen in Abhängigkeit von der geraden Anzahl von ersten Auswahlsignalen und dem Pulssignal; wobei – der Schritt des gesteuerten Übergangs wenigstens eines verzögerten Taktsignals in Abhängigkeit von dem einen Steuersignal und dem einen invertierten Steuersignal durchgeführt wird.
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