TW200809869A - Delay locked loop, semiconductor memory device including the same, and method of generating delay clock signals - Google Patents

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200809869 九、發明說明： 【發明所屬之技術領域】 實例實施例係關於-種延遲鎖定迴路及（例如卜種可產 生複數個具有不同相位之時脈信號的延遲鎖定迴路、一種 • 包含該延遲鎖定迴路之丰導 干體δ己丨思裝置及/或一種產生複 . 數個具有不同相位之延遲時脈信號的方法。 【先前技術】 可在諸如控制裝置及/或半導體記憶裝置之裝置中利用 (遲鎖疋迴路來產生複數個具有不同相纟之時脈信號。每 I裝置可使用自該延遲鎖定迴路產生之該複數個時脈信號 來產生具有高於外部時脈信號之頻率的内部時脈信號且回 應於該内部時脈信號而輸出資料。 圖1係說明習知延遲鎖定迴路之方塊圖。圖i之延遲鎖定 迴路可包含一週期鎖定迴路部分PL及/或一延遲鎖定迴路 部分DL·。週期鎖定迴路部分PL可包含一第一相位差镇測 ⑩ 器1〇、一控制#说產生器12及/或一延遲器14。延遲鎖定 迴路部分DL可包含一選擇部分16、一相位混合器（phase mixer)20、一選擇及權重信號產生器22、一第二相位差债 v 測器24及/或一延遲補償器26。 ^ 下文闡釋圖1之習知延遲鎖定迴路之組件的功能。 週期鎖定迴路部分PL可接收輸入時脈信號ECLK以產生n 個延遲時脈信號DCLK1至DCLKn(DCLK)，η個延遲時脈信 號DCLK1至DCLKn(DCLK)之間具有相同相位差但具有不 同相位。舉例而言，η個延遲時脈信號DCLK1至DCLKn 122184.doc 200809869 (DCLK)中之每——者可與其他延遲時脈信號中之每一者異 相，但η個延遲時脈信號DCLK1至DCLKn(DCLK)之間的相 位差可為恆定的。週期鎖定迴路部分PL可將η個延遲時脈 信號DCLK1至DCLKn(DCLK)之週期調整為與輸入時脈信 號ECLK之週期相同。延遲鎖定迴路部分DL可接收輸入時 脈信號ECLK及/或η個延遲時脈信號DCLK1至DCLKn (DCLK)以產生k個輸出時脈信號OCLK1至OCLKk (OCLK)，k個輸出時脈信號OCLK1至OCLKk(OCLK)之間 具有相同相位差但具有不同相位。延遲鎖定迴路部分DL 可將藉由延遲k個輸出時脈信號OCLK1至OCLKk中之一輸 出時脈信號（OCLK)而產生的延遲輸出時脈信號OCLK’之相 位調整為與輸入時脈信號ECLK之相位相同。 第一相位差偵測器10可偵測輸入時脈信號ECLK與η個延 遲時脈信號DCLK1至DCLKn中之一延遲時脈信號（DCLK) 之間的相位差以產生第一向上信號UP及第一向下信號 DN。舉例而言，若輸入時脈信號ECLK之相位在延遲時脈 信號（DCLK)之相位之前，則第一相位差偵測器1〇可產生 第一向上信號UP，及/或若延遲時脈信號（DCLK)之相位在 輸入時脈信號ECLK之相位之前，則第一相位差偵測器10 可產生第一向下信號DN。控制信號產生器12可回應於第 一向上信號UP及第一向下信號DN而改變控制信號CON。 舉例而言，控制信號產生器12可回應於第一向上信號UP而 向上計數（up-count)控制信號CON及/或回應於第一向下信 號DN而向下計數（down-count)控制信號CON。延遲器14可 122184.doc 200809869 產生η個延遲時脈信號DCLK1至DCLKn(DCLK)，η個延遲 時脈信號DCLK1至DCLKn(DCLK)之間具有相同相位差但 具有不同相位，其中回應於控制信號CON而調整延遲時 間。選擇部分16可接收η個延遲時脈信號DCLK1至DCLKii 以產生彼此對應的k個第一時脈信號ICLK1及k個第二時脈 信號ICLK2。相位混合器20可將k個第一時脈信號ICLK1與 k個第二時脈信號ICLK2 —個一個地（one by one)混合以產 生k個輸出時脈信號OCLK1至OCLKn(OCLK)。延遲補償器 26可延遲k個輸出時脈信號OCLK1至OCLKk(OCLK)中之一 輸出時脈信號（OCLK)以產生延遲之輸出時脈信號OCLK’。 可將延遲補償器26之延遲時間設定為所要時間，或者設定 為將回應於輸出時脈信號OCLK1至OCLKk中之一者而在内 部產生之資料輸出至外部部分所需的時間。第二相位差偵 測器24可偵測輸入時脈信號ECLK與延遲之輸出時脈信號 OCLIC之間的相位差以產生第二向上信號CUP及第二向下 信號CDN。舉例而言，若輸入時脈信號ECLK之相位在延 遲之輸出時脈信號OCLK’之相位之前，則第二相位差偵測 器24可產生第二向上信號CUP，及/或若延遲之輸出時脈信 號OCLK’之相位在輸入時脈信號ECLK之相位之前，則第 二相位差偵測器24可產生向下信號CDN。選擇及權重信號 產生器22可執行計數操作以回應於第二向上信號CUP及第 二向下信號CDN而改變權重信號W及/或選擇信號S。選擇 及權重信號產生器22可回應於第二向上信號CUP及第二向 下信號CDN而將權重信號W自較低值改變至較高值、增大 122184.doc 200809869 選擇信號s(若被改變之權重信號w超過較高值）及/或減小 選擇信號s(若被改變之權重信號w小於較低值）。 圖2係說明圖1之習知延遲鎖定迴路之延遲器14的電路 圖。圖2之延遲器可包含一電壓變化器30及/或一延遲電路 32。延遲電路32可包含8個反相器II至18，其相關地彼此連 接。舉例而言，可串聯連接該等反相器II至18且串聯之第 一反相器Π可接收輸入時脈信號。 下文闡釋圖2之組件之功能。 電壓變化器30可接收電源電壓VCC及/或回應於控制信 號CON而改變供應至延遲電路32之電壓。延遲電路32可基 於自電壓變化器30供應之電壓而改變反相器II至18之延遲 時間以產生8個時脈信號CLK45、CLK90、…、CLK360 (FCLK)，該等時脈信號 CLK45、CLK90、…、CLK360 (FCLK)之間具有相同相位差但具有不同相位。舉例而言， 8個時脈信號 CLK45、CLK90、…、CLK360(FCLK)可為 8 個時脈信號DCLK1至DCLKn(DCLK)。 在上文所描述之延遲鎖定迴路中，因為延遲器之η個延 遲時脈信號DCLK1至DCLKn(DCLK)之上升轉變（例如，上 升邊緣）及下降轉變（例如，下降邊緣）可回應於輸入時脈信 號ECLK之上升轉變及下降轉變而發生，所以輸入時脈信 號ECLK中可能會發生時序抖動（timing jitter)。因此，若 輸入時脈信號ECLK之工作循環失真，則η個延遲時脈信號 DCLK1至DCLKn(DCLK)中可能會出現相同失真 (distortion)。因此，η個延遲時脈信號之工作循環無法如 122184.doc 200809869 所要般精確。舉例而言，n個延遲時脈信號之工作循環可 能不是精確地為50%。舉例而言，若輸入時脈信號eclk 由於雜訊而失真，則n個延遲時脈信號dclki至 DCLKn(DCLK)可能會失真，且/或在自相位混合器產生之 輸出時脈信號OCLK1至〇CLKk(OCLK)中可能會出現失 真。 ’ 舉例而t，習知延遲鎖定迴路可能會對輸a時脈信號 ECLK之失真有反應，且/或習知延遲鎖定迴路可能無法產 生如所要般精確的η個延遲時脈信號。 【發明内容】 實例實施例可提供一種延遲鎖定迴路，該延遲鎖定迴路 對輸入時脈信號之失真不敏感且/或產生複數個更穩定且 更精確之延遲時脈信號。 實例實施例可提供一種包含一延遲鎖定迴路之半導體記 憶裝置，該@遲鎖定迴路對輸入時脈信號之失真不敏感且/ 或產生複數個更穩定且更精確之延遲時脈信號。 實例實施例可提供一, 之延遲時脈信號的方法。 根據一實例實施例，一 延遲鎖疋迴路可包含一週期鎖定

以產生偶數個延遲時脈信號。 才艮據只例實施例’偶數個延邏B#日fiW古缺lb 4 S .1、 遲時脈信號的轉變可經組態成 種用於產生複數個更穩定且更精確

122184.doc 200809869 之已啟動之—第一選擇信號而受控 成㈣㈣至少料_ 扭掩 ^ ^遲時脈k號而發生。 ia期^、例實施例’週期鎖定迴路部分可進—步包含 週期部分控制器。該週期部分控制器可經組態以=二 =號之相位與偶數個延遲時脈信號中之—延遲時脈^ 3 =較從而產生週期部分向上信號及週期部分

p U㈣㈣輸人時脈信號之上升邊緣及下降邊緣 週者從而產生脈衝信號，且/或經組態以回應於 …刀向上信號及週期部分向下信號而改變第一控制作 號。可改變偶數個延遲單元之延遲時間以回應於第一㈣ 域而產生偶數個延料脈錢。偶數個延料脈信號可 /、有與輪入時脈信號之週期相同的週期。 根據一實例實施例，週期部分控制器可包含一週期部分 相位差偵測器、一第一控制信號產生器及/或一脈衝產I 器。週期部分相位差偵測器可經組態以將輸入時脈信號之 相位與該一延遲時脈信號之相位相比較、經組態以在輸入 時脈信號之相位在該一延遲時脈信號之相位之前時產生週 期部分向上信號，且/或經組態以在該一延遲時脈信號之 相位在輸入時脈信號之相位之前時產生週期部分向下信 號。第一控制信號產生器可經組態以回應於週期部分向上 信號而增大第一控制信號且/或經組態以回應於週期部分 向下信號而減小第一控制信號。脈衝產生器可經組態以镇 測輸入時脈信號之上升邊緣或下降邊緣中之至少一者從而 產生脈衝信號。 122184.doc -11- 200809869 根據一實例實施例，延遲器可進一步包含一電壓變化 器、一第一選擇器及/或一延遲電路。電壓變化器可經組 態以回應於第一控制信號而改變電源電壓之位準。第一選 擇器可經組態以回應於偶數個第一選擇信號及該脈衝信號 而選擇偶數個第二控制信號中之一第二控制信號及偶數個 反相之第二控制信號中之一反相之第二控制信號。延遲電 路可包含偶數個延遲單元，該等延遲單元中之每一者可包 含一反相器，且/或每一反相器可包含連接於電源電壓與 接地電壓之間的第一及第二上拉電晶體以及第一及第二下 拉電晶體。可將偶數個反相之第二控制信號施加至第一上 拉電晶體之閘極且/或可將偶數個第二控制信號施加至下 拉電晶體之閘極。 根據一實例實施例，電壓變化器可包含一分壓器、一第 二選擇器及/或一放大器。分壓器可包含串聯連接於電源 電壓與接地電壓之間的複數個電阻器，其經組態以產生複 數個分壓。第二選擇器可經組態以回應於第一控制信號而 選擇並輸出該複數個分壓中之一分壓。放大器可經組態以 藉由放大自弟一選擇器輸出之該一分壓與電源電壓之間的 差異而產生電源電壓。 根據一實例實施例，延遲鎖定迴路可進一步包含一延遲 鎖定迴路部分。延遲鎖定迴路部分可經組態以在補償延遲 時間中延遲偶數個輸出時脈信號中之一輸出時脈信號從而 產生延遲之輸出時脈信號、經組態以將輸入時脈信號之相 位與該延遲之輸出時脈信號之相位相比較從而產生延遲部 122184.doc -12 - 200809869 分向上信號及延遲部分向下信號、經組態以回應於延遲部 分向上信號及延遲部分向下信號而改變選擇及權重控制信 號，且/或經組態以產生偶數個第一選擇信號。選擇及相 位混合部分可經組態以回應於選擇及權重控制信號而自偶 數個延遲時脈信號兩個兩個地產生對應之延遲時脈信號， 且/或經組態以混合選定之兩個延遲時脈信號的相位從而 產生偶數個輸出時脈信號。

根據一實例實施例，延遲部分控制器可包含一延遲補償 器、一延遲部分相位差偵測器、一選擇及權重信號產生器 及/或一選擇信號產生器。延遲補償器可經組態以在補償 延遲B守間中延遲偶數個輸出時脈信號中之一輸出時脈信號 從而產生延遲之輸出時脈信號。延遲部分相位差偵測器可 經組悲以將輸入時脈信號之相位與該延遲之輸出時脈信號 之相位相比較、經組態以在輸入時脈信號之相位在該延遲 之輸出時脈信號之相位之前時產生延遲部分向上信號，且/ 或經組態以在該延遲之輪出時脈信號之相位在輸入時脈信 號之相位之前時產生延遲部分向下信號。選擇及權重信號 產生器可經組態以回應於延遲部分向上信號而增大選擇及 權重控制信號、經組態以回應於延遲部分向下信號而減小 選擇及權重控制信號、經組態以產生選擇及權重控制信號 之許多位元作為一權重信號，且/或經組態以產生選擇及 權重控制信號之剩餘位選擇㈣。選擇信號 產生器經組態以回應於延遲部分向上信號及延遲部分向下 仍唬而啟動偶數個第一選擇信號中之一第一選擇信號。 122184.doc -13- 200809869 根據一實例實施例，選擇及相位混合部分可包含—選擇 部分及一相位混合器。選擇部分可經組態以自偶數個延$ 時脈信號兩個兩個地選擇對應之延遲時脈信號，且/或|<τ< 組態以回應於第二選擇信號而輸出該兩個對應之延遲時脈 信號。相位混合器可經組態以混合自第一選擇器輸出之談 兩個對應之延遲時脈信號的相位從而回應於權重信號而產 生偶數個輸出時脈信號。 根據一實例實施例，週期鎖定迴路部分可進一步包含一 週期部分控制器。週期部分控制器可經組態以比較輸入時 脈信號之相位與偶數個延遲時脈信號中之一延遲時脈信號 之相位從而產生週期部分向上信號及週期部分向下信號、 經組態以偵測輸入時脈信號之上升邊緣及下降邊緣中之至 少一者從而產生脈衝信號，且/或經組態以回應於週期部 分向上信號及週期部分向下信號而改變電源電壓之位準。 可改變偶數個延遲單元之延遲時間，以回應於電源電壓而 產生偶數個延遲時脈、號。偶數個延遲時脈信號可具有與 輸入時脈信號之週期相同的週期。 根據一實例實施例，週期部分控制器可包含一週期部分 相位差偵測器、一電荷泵及/或一脈衝產生器。週期部分 相位差偵測器可經組恶以比較輸入時脈信號之相位與一延 遲時脈信號之相位、經組態以在輸入時脈信號之相位在一 延遲時脈信號之相位之前時產生週期部分向上信號，且/ 或經組態以在該一延遲時脈信號之相位在輸入時脈信號之 相位之前時產生週期部分向下信號。電荷泵可經組態以回 122184.doc -14 - 200809869 應於週期部分向上信號而增大電源電壓之位準，且/或經 組態以回應於週期部分向下信號而減小電源電壓之位準。 脈衝產生器可經組態以偵測輸入時脈信號之上升邊緣或下 降邊緣中之至少一者，從而產生脈衝信號。

根據一實例實施例，延遲器可進一步包含一第一選擇琴 及/或一延遲電路。第一選擇器可經組態以回應於偶數個 第一選擇信號及該脈衝信號，而選擇偶數個控制信號中之 一控制信號及偶數個反相之控制信號中之一反相之控制信 號。延遲電路可包含偶數個延遲單元，該等延遲單元中之 每一者可包含一反相器，且/或每一反相器可包含連接於 電源電壓與接地電壓之間的第一及第二上拉電晶體以及第 及第一下拉電晶體。可將偶數個反相之控制信號施加至 第一上拉電晶體之閘極，且/或可將偶數個控制信號施加 至下拉電晶體之閘極。 根據-實例實施例，半導體記憶裝置可包含一記憶體單 元陣列、—並列至串列轉換器、—資料輸出緩衝器、延遲 鎖定迴路及/或-輸出資料選通㈣產生器。記憶體單元 陣列可經組態以在寫入操作中儲存並列資料且/或經組態 以在讀取操作中輸出並列眘 幻貝科。並列至串列轉換器可經組 態以在讀取操作中轉換並列眘 j貝料從而產生串列貢料。資料 輸出緩衝器可經組態以回庫 — 愿於複數個輸出資料選通信號中 之每一者而緩衝串列資料θ/ 一 、科且/或經組態以將經緩衝之串列 資料輸出至外部部分。延邏 a、 i遲鎖疋迴路可經組態以接收外部 時脈信號從而基於偶數個征 t遲時脈信號而產生偶數個輸出 122184.doc •15· 200809869 時脈信號。輸出資料選通信號產生器可經組態以組合偶數 個輸出時脈信號從而產生複數個資料選通信號。 根據一實例實施例，偶數個延遲時脈信號中之至少一延 遲時脈“號的轉變可經組態成回應於偶數個第一選擇信號 中之已啟動之一第一選擇信號而受控制。剩餘時脈信號之 轉變可經組態成回應於該至少一延遲時脈信號而發生。 根據一實例實施例，週期鎖定迴路部分可包含一週期部 分控制器。週期部分控制器可經組態以將外部時脈信號之 相位與偶數個&遲時脈信號中之_延遲時脈信號之相位相 比較從而產生週期部分向上信號及週期部分向下信號、經 組態以偵測外部時脈信號之上升邊緣及下降邊緣中之至少 者從而產生脈衝信號，且/或經組態以回應於週期部分 向上信號及週期部分向下信號而改變第一控制信號。可改 變偶數個延遲單儿之延遲時間以回應於第_控制信號而產 生偶數個延遲時脈信號，偶數個延遲時脈信號具有與外部 時脈信號之週期相同之週期。 根據一實例實施例，週期部分控制器可包含一週期部分 相位差偵測器、-第-控制信號產生器及/或一脈衝產生 器。週期部分相位差❹α可經組態以將外部時脈信號之 相位與該-延遲時脈信號之相位相比較、經組態以在外°部 時脈信號之相位在該—延料脈信號之相位之前時產生週 期部分向上信號’且/或經組態以在該—延遲時脈信號之 相位，外部時脈信號之相位之前時產生週期部分向下信 號第控制信號產生器可經組態以回應於週期部分向上 122I84.doc -16 - 200809869 仏ί虎而增大弟一控制彳5卩虎且/或經組態以回應於週期部分 向下信號而減小第一控制信號。脈衝產生器可經組態以偵 測輸入時脈信號之上升邊緣或下降邊緣中之至少一者從而 產生脈衝信號。 根據一實例實施例，延遲器可包含一電壓變化器、一第 一選擇器及/或一延遲電路。電壓變化器可經組態以回應 於弟一控制彳S 5虎而改變電源電壓之位準。第一選擇写可， 組態以回應於偶數個第一選擇信號及該脈衝信號而選擇偶 數個第二控制信號中之一第二控制信號及偶數個反相之第 一控制指號中之一反相之第二控制信號。延遲電路可包含 偶數個延遲單元，該等延遲單元中之每一者可包含一反相 器，且/或每一反相器可包含連接於電源電壓與接地電壓 之間的第一及第二上拉電晶體以及第一及第二下拉電晶 體。可將偶數個反相之第二控制信號施加至第一上拉電晶 體之閘極且/或將偶數個第二控制信號施加至下拉電晶體 之閘極。 根據一實例實施例，電壓變化器可包含一分壓器、一第 二選擇器及/或-放大器。分壓器可包含串聯連接於電源 電壓與接地電壓之間的複數個電阻器，其經組態以產生複 數個分壓。第一選擇器可經組態以回應於第一控制信號而 選擇並輸出該複數個分壓中之—分壓。放大器可經組態以 藉由放大自第二選擇器輸出之—分壓與電源電壓之間的差 異而產生電源電壓。 根據-實例實施例，延遲鎖定迴路可進一步包含一延遲 122184.doc -17- 200809869 ^迴路部分。延遲鎖定迴路部分可包含—延遲部分控制 選擇及相位漏合部分。延遲部分控制器可經組 μ在補償延遲時間中延遲偶數個輸出時脈信號中之一輸 「彳°號攸而產生延遲之輸出時脈信號、經組態以將外 時脈l途之相位與該延遲之輸出時脈信號之相位相比較 、產生HP刀向上信號及延遲部分向下信號、經組態 、°應於L遲σρ刀向上信號及延遲部分向下信號而改變選 擇及權重控制信號’且/或經組態以產生偶數個第一選擇 信號。選擇及相位混合部分可經組態以回應於選擇及權重 控制信號而自偶數個延遲時脈信號兩個兩個地產生對應之 ㈣時脈信號’且/或經組態以混合選定之兩個延遲時脈 “號之相位從而產生偶數個輸出時脈信號。 根據一實例實施例，補償延遲時間可為資料輸出缓衝号 之延遲時間。 " 根據一實例實施例，延遲部分控制器可包含一延遲補償 器、-延遲部分相位差偵測器、一選擇及權重信號之產2 器及/或一選擇信號產生器。延遲補償器可經組態以在補 償延遲時間中延遲偶數個輸出時脈信號中之-輸出時脈作 號從而產生延遲之輸出時脈信號。延遲部分相位差摘測器 可經組態以將外部時脈信號之相位與該延遲之輸出時脈； 號之相位相比較、經組態以在外料脈信號之相位在該^ 遲之輸出時脈信號之才Μ立之前時產生延遲部分向上信號， 且/或經組態以在該延遲之輸出時脈信號之相位在外部U 脈信號之相位之前時產生延遲部分向下信號。選擇及權重 122184.doc -18- 200809869 信號產生n可經組態以回應於延遲部分向上信號而增大選 擇及權重控制信號、隐態以回應於延料分向下信號而 減小選擇及權重控制信號、經組態以產生選擇及權重控制 信號之許多位元作為權重信號，且/或經組態以產生選擇 及權重控制信號之剩餘位元作為第二選擇信號。選擇信號 產生器可經組態以回應於延”分向±信號及延遲部分向 下信號而啟動偶數個第-選擇信號中之—第一選擇信號。 根據-實例實施例’選擇及相位混合部分可包含一選擇 部分及一相位混合器。ip渥都八1 , k擇口 P 77可經組態以自偶數個延遲 時脈信號兩個兩個地選擇對應之延遲時脈信號且/或經紅 態以回應於第：選擇信號而輪出兩個對應之延遲時脈信 號。相位混合器可經組態以混合自第一選擇器輸出之兩個 對應之延遲時脈信號的相你外 u扪相位攸而產生偶數個輸出時脈信 號。 根據-實例實施例，週期鎖定迴路部分可進一步包含一 週期部分控制ϋ。_部分控制器可經組態以將外部時脈 W之相位與偶數個延遲時脈信號中之—延遲時脈信號之 相位相比較從而產线期部分向上信號及㈣部分向下产 號、經組態以偵測外部時脈信號之上升邊緣及下降邊緣; ^至少—者從而產生脈衝信號，且經組態以回應於週期部 ^向上信號及週期部分向下信號而改變電源電壓之位準。 I改變偶數個延遲單元之延遲時間以回應於電源電麼而產 ^偶數個延遲時脈信號。偶數個延遲時脈信號可具有與外 4時脈信號之週期相同的週期。 122184.doc 200809869 根據一實例實施例，週期部分控制器可包含一週期部分 相位偵測器、一電荷泵及/或一脈衝產生器。週期部分相 位偵測器可經組態以將外部時脈信號之相位與該一延遲時 脈信號之相位相比較、經組態以在外部時脈信號之相位在 該一延遲時脈信號之相位之前時產生週期部分向上信號， 且/或經組態以在該一延遲時脈信號之相位在外部時脈信 號之相位之前時產生週期部分向下信號。電荷泵可經組雜 以回應於週期部分向上信號而增大電源電壓之位準且/或 回應於週期部分向下信號而減小電源電壓之位準。脈衝產 生器可經組態以偵測外部時脈信號之上升邊緣或下降邊緣 中之至少一者從而產生脈衝信號。 根據一實例實施例，延遲器可進一步包含一第一選擇器 及/或一延遲電路。第一選擇器可經組態以回應於偶數個 第一選擇信號及該脈衝信號而選擇偶數個控制信號中之一 控制^號及偶數個反相之控制信號中之一反相之控制信 號。延遲電路可包含偶數個延遲單元，該等延遲單元中之 每一者可包含一反相器，且/或每一反相器可包含連接於 電源電壓與接地電壓之間的第一及第二上拉電晶體以及第 一及第二下拉電晶體。可將偶數個反相之控制信號施加至 第一上拉電晶體之閘極且/或將偶數個控制信號施加至下 拉電晶體之閘極。 根據一實例實施例，一種用於產生複數個時脈信號之方 法可包含：回應於偶數個第一選擇信號中之已啟動之一第 一選擇#號而控制偶數個延遲時脈信號中之至少一延遲時 122184.doc -20- 200809869 脈信號的轉變，及/或回應於該至少一延遲時脈信號而轉 變剩餘之時脈信號。 根據一實例實施例，該方法可進一步包含：將輸入時脈 信號之相位與偶數個延遲鎖定信號中之一延遲鎖定信號之 相位相比較以產生週期向上信號及週期向下信號；偵測輸 入時脈信號之上升邊緣及下降邊緣中之至少一者以產生脈 衝信號；及/或回應於週期向上信號及週期向下信號而改 變第一控制信號以調整偶數個延遲時脈信號之延遲時間， 偶數個延遲時脈信號具有與輸入時脈信號之週期相同的週 期。 根據一實例實施例，該方法可進一步包含：在輸入時脈 信號之相位在該一延遲時脈信號之相位之前時產生週期向 上信號且在該一延遲時脈信號之相位在輸入時脈信號之相 位之前時產生週期向下信號，及/或回應於週期向上信號 而增大第一控制信號且回應於週期向下信號而減小第一控 制信號。 根據一實例實施例，該方法可進一步包含：回應於第一 控制信號而改變電源電壓之位準；回應於偶數個第一選擇 信號及該脈衝信號而選擇偶數個第二控制信號中之一第二 控制信號及偶數個反相之第二控制信號中之一反相之第二 控制信號。可回應於該一第二控制信號及該一反相之第二 控制信號而執行控制至少一延遲時脈信號之轉變的步驟。 根據一實例實施例，該方法可進一步包含··在一補償延 遲守間中延遲偶數個輸出時脈信號中之一輸出時脈信號以 122184.doc • 21 - 200809869 產生一延遲之輸出時脈作_· 才脈乜唬，將輸入時脈信號之相位盥 延遲之輸出時脈信號之相Y如 现您相位相比較以產生延遲向上信號及 延遲向下信號；回應於延遲 士 ^ ^ ^ ^ 、避Π上彳5唬及延遲向下信號而改 I選擇及權重控制信號；基於延遲向上信號及延遲向下信 號而產生偶數個第—選擇信號；回應於選擇及權重控制信 號而自偶數個延遲時脈信號兩個兩個地產生對應之延遲時 脈信號；及混合選定之兩個延遲時脈信號之相位以產生偶 數個輸出時脈信號。

根據-實例實施例，該方法可進一步包含：將輸入時脈 信號之相位與偶數個延遲鎖定信號中之一延遲時脈信號之 相位相比較以產生週期向上信號及週期向下信號；偵測輸 入時脈信號之上升邊緣及下降邊緣中之至少一者以產生脈 衝信號；及/或回應於週期向上信號及週期向下信號而改 變電源電壓以調整偶數個延遲時脈信號之延遲時間，偶數 個延遲時脈信號具有與輸入時脈信號之週期相同的週期。 根據一實例實施例，該方法可進一步包含：在輸入時脈 信號之相位在該一延遲時脈信號之相位之前時產生週期向 上k號且在該一延遲時脈信號之相位在輸入時脈信號之相 位之前時產生週期向下信號，及/或回應於週期向上信號 而增大電源電壓之位準且回應於週期向下信號而減小電源 電壓之位準。 根據一實例實施例，該方法可進一步包含回應於偶數個 第一選擇信號及該脈衝信號而選擇偶數個控制信號中之一 控制信號及偶數個反相之控制信號中之一反相之控制信 122184.doc •22- 200809869 號。可回應於該一控制信號及該—反相之控制信號而執行 控制至少-延遲時脈信號之轉變的步驟。 【實施方式】

見將在下文參看隨附圖式更充分地描述實例實施例。鈇 而，實施例可體現為許多不同形式且不應將該等實施例理 解為党限於本文中所陳述之實例實施例。實情為，提供此 等f例實施例錢得此揭示内容將為詳盡且完整的，且將 其範嘴充分地傳達給熟習此項技術者。在該等圖式中，為 清晰起見而誇示層及區域之厚度。 應理解，當將一組件稱作"在另一組件上，，、"連接至" 或"搞接至"另一組件時，其可直接在另一組件上、連接至 或麵接至另一組件，或可存在介入組件。與之相比，當將 -組件稱作"直接在另一組件上"、，，直接連接至"或"直接耦 接至”另一組件時，不存在介入組件。如本文中所使用， 術語"及/或"包含相關聯之所列條目中之一或多者的任何及 所有組合。 應理解，儘管可在本文中使用術語第一、第二、第三等 等來描述各種元件、組件、區域、層及/或區段，但此等 兀件、組件、區域、層及/或區段不應受此等術語的限 制。此等術語僅用來區別一元件、組件、區域、層或區段 與另一元件、組件、區域'層或區段。因此，可將下文所 論述之第一 TL件、組件、區域、層或區段稱為第二元件、 組件、區域、層或區段而不會背離實例實施例之教示。 為了描述之簡單性’可在本文中使用空間相對術語（諸 122184.doc -23- 200809869 如"在…下方"、”在…之下”、”下部”、 ^ · · ·〈上、"卜立β " 及=:)來描述如圖式中所說明之-組件或特徵:另 一(或夕個）組件或特徵的關係。應理解，該等空 語思欲涵蓋使用或操作中之裝置除圖中所描： 的不同定向。 & ^

本文中所使用之術語僅出於描述特定實例實施例之目的 且並不意欲具有限制性。如本文中所使用，單數形式，，一” 及:該"意欲亦包含複數形式，除非本文另外清楚地指示。 應進-步理解’當在此說明書中使用時，術語"包括"規定 所陳述之特徵、整數、步驟、操作、元件及/或組件之存 在’但並不排除—或多個其他特徵、整數、步驟、操作、 元件及/或組件之存在或添加。 除非另外定義，否則本文中所使用之所有術語(包含技 術及科學術語）具有與—般熟習實例實施例所屬之技術者 u所理解之,&義相同的意義。應進—步理解，應將術語 (諸如常用詞典中所定義之彼等術語)闌釋為具有與其在相 關技術之情況下的意義一致的意義’且不應以理想化或過 於正式的意義對其進行闡釋，除非本文中明確如此定義。 現將參考隨附圖式中所說明之實例實施例，其中類似的 參考數子貝牙全文指代類似的組件。 圖3為說明根據一實例實施例之延遲鎖定迴路的方塊 圖。可为別用圖3中之週期鎖定迴路部分pL，及延遲鎖定迴 路邛分DL來替代圖1之週期鎖定迴路部分及延遲鎖定迴 路部分DL。在週期鎖定迴路部分pL，中，可用延遲器14,來 122184.doc -24- 200809869 替代圖1之週期鎖定迴路部分PL之延遲器14，且/或週期鎖 定迴路部分PL，可包含脈衝產生器4〇β延遲鎖定迴路部分 D匕可包含選擇信號產生器42。第一相位差偵測器ι〇、控 制信號產生器12及脈衝產生器40可包括-週期部分控制器 ppc。延遲補償器26、第二相位差偵測器24、選擇信號產 生器42及/或選擇及權重信號產生器22可包括延遲部分控 制ISDPC。選擇部分16及/或相位混合器2〇可包括選擇及相 位混合部分SPM。 圖3中之組件之功能可類似於圖丨中之對應組件。因此， 儘管下文闡釋圖3之組件之功能，但特別注意唯獨圖3才有 的組件。亦即，下文描述週期鎖定迴路部分pLf、延遲鎖 定迴路部分DL’、延遲器14,、脈衝產生器4〇及選擇信號產 生器42的功能。 脈衝產生器40可债測輸入時脈信號eCLK之上升邊緣或 下降邊緣以產生脈衝信號CLK。選擇信號產生器42可回應 於第二向上信號cup而執行向上計數（up counting)操作且 回應於第二向下信號CDN而執行向下計數操作以產生選擇 信號SCON。選擇信號8(：：0>|可包含所要位元或者預定位元 之資料，且/或該資料唯有一個位元可被改變至高或低位 準。在延遲器14’中，可回應於控制信號c〇N而調整n個延 遲時脈信號DCLK1至DCLKn(DCLK)之延遲時間，若回應 於輸入時脈h號ECLK而啟動了脈衝信號CLK，則可發生n 個延遲時脈信號DCLK1至DCLKn中之至少一者（該至少一 者回應於選擇信號SCON而被選擇）之上升轉變（例如，上 122184.doc -25- 200809869 升邊緣）或下降轉變（例如，下降邊緣），若撤銷了脈衝信號 CLK，則可發生該至少一選定之延遲時脈信號的下降轉變 或上升轉變，且/或可回應於該選定之延遲時脈信號的轉 變而發生未經選擇之剩餘延遲時脈信號的上升轉變或下降 轉變。 圖3之延遲鎖定迴路可偵測輸入時脈信號ECLK之上升轉 變或下降轉變以產生脈衝信號CLK、回應於控制信號CON 而改變η個延遲時脈信號DCLK1至DCLKn(DCLK)之延遲時 間、回應於選擇信號SCON及/或脈衝信號CLK而執行η個 延遲時脈信號DCLK1至DCLKn(DCLK)中之至少一者之轉 變，且/或經由該至少一選定之延遲時脈信號之轉變而自 動導致發生剩餘之延遲時脈信號之轉變。舉例而言，可調 整η個延遲時脈信號DCLK1至DCLKn(DCLK)，使其具有不 同相位但具有相同相位差，且η個延遲時脈信號DCLK1至 DCLKn(DCLK)之週期可變得與輸入時脈信號ECLK之週期 相同（若該週期被鎖定）。舉例而言，η個延遲時脈信號 DCLK1至DCLKn(DCLK)中之每一者可與其他延遲時脈信 號中之每一者異相，但η個延遲時脈信號DCLK1至DCLKn (DCLK)之間的相位差可為恆定的。 因此，即使輸入時脈信號ECLK中可能會發生時序抖動 (時序抖動可能會導致輸入時脈信號ECLK之工作循環失 真），延遲器14’仍可精確地補償η個延遲時脈信號DCLK1至 DCLKn(DCLK)之工作循環（例如，至50%)，使得輸入時脈 信號ECLK之失真不會展示於η個延遲時脈信號DCLK1至 122184.doc -26- 200809869 DCLKn(DCLK)中。 圖4 a為說明根據一實例實施例之圖3之延遲鎖定迴路之 脈衝產生器40的電路圖。圖4a之脈衝產生器可包含一反相 及延遲器（inversion and delay)50及/或一及閘 AND。 下文闡釋圖4a之組件之功能。 反相及延遲器50可對輸入時脈信號ECLK進行反相及延 遲以產生經反相且延遲之輸入時脈信號。及閘AND可對輸 入時脈信號ECLK與經反相且延遲之輸入時脈信號求邏輯 積（logical-product)以產生脈衝信號CLK。 圖4a之脈衝產生器可偵測輸入時脈信號eclk之上升邊 緣以產生具有一正脈衝之脈衝信號CLK，該正脈衝具有對 應於反相及延遲器50之延遲時間的脈衝寬度。 圖4b為說明根據另一實例實施例之脈衝產生器40的電路 圖。圖4b之脈衝產生器可包含一反相及延遲器52及/或一 或閘OR。 下文闡釋圖4b之組件之功能。 反相及延遲器50可對輸入時脈信號ECLK進行反相及延 遲以產生經反相且延遲之輸入時脈信號。或閘〇R可對輸 入時脈信號ECLK與經反相且延遲之輸入時脈信號求邏輯 和（l〇gical-sum)以產生脈衝信號cLk。 圖4b之脈衝產生器可偵測輸入時脈信號eclk之下降邊 緣以產生具有一負脈衝之脈衝信號CLK，該負脈衝具有對 應於反相及延遲器52之延遲時間的脈衝寬度。 圖5為說明圖3之延遲鎖定迴路之第一相位差偵測器1〇或 122184.doc -27- 200809869 第二相位差偵測器24的電路圖。圖5之第一相位差偵測器 或第二相位差偵測器可包含D型正反器DF1及DF2及/或一 反及閘NAND。D型正反器DF1及DF2中之每一者之輸入端 可接收電源電壓VCC，且/或反及閘NAND可接收D型正反 器DF1及DF2之輸出。 下文.闡釋圖5之組件之功能。 D型正反器DF 1可在輸入時脈信號ECLK之上升邊緣處產 生具有高位準之第一向上信號UP(或第二向上信號cup)， 且/或可經重設以在反及閘NAND之輸出信號變為低位準時 產生具有低位準之第一向上信號UP(或第二向上信號 CUP)。D型正反器DF2可在延遲時脈信號（DCLK)之上升邊 緣處（或在輸出時.脈信號OCLK，之上升邊緣處）產生具有高 位準之第一向下信號DN(或第二向下信號CDN)，且/或可 經重設以在反及閘NAND之輸出信號變為低位準時產生具 有低位準之第一向下信號0]^(或第二向下信號CdN)。反及 閘NAND可在第一向上信號UP及第一向下信號1)]^兩者（或 第二向上信號CUP及第二向下信號CDN兩者）變為高位準時 產生具有低位準之第一向上信號UP及第一向下信號dn(或 第二向上信號CUP及及第二向下信號CDN)。 圖6為說明圖3之延遲鎖定迴路之控制信號產生器12的示 意圖。圖6之控制信號產生器可包含一計數器6〇及/或一解 碼器62。 圖6展示了可產生一 6位元控制信號c〇N(例如，cl至C6) 之控制信號產生器12。 122184.doc -28· 200809869 下文闡釋圖6之組件之功能。 計數器60可回應於向上信號up而執行向上計數且回應 於向下信號DN而執行向下計數以產生一 3位元計數信號 cntl至cm3。解碼器62可解碼該3位元計數信號 以使6位元控制信號C0N之一位元（例如，位元“至“中之 一位元）變為高位準。 舉例而言，計數器60可經組態以回應於向上信號up* 自，，〇〇〇"至，，UH，，計數該3位元計數信號cntlhnt3且回應於 向下信號DN而自"101"至計數該計數信號_至 cnt3。解碼器82可由典型解碼器來實現。舉例而言，解碼 器62可經組態以對計數信號cmlJLcnt3與計數信號咖至 cnt3之反相信號進行邏輯組合，從而在控制信號⑶^至 Cnt3為"000"時使控制信號cl變為高位準’在計數信號cnu 至cnt3為"001"時使控制信號c2變為高位準，在計數信號 cntl至cnt3為，，010"時使控制信號㈠變為高位準’在計數信 號cntl至cnt3為"011"時使控制信號c4變為高位準，在計數 信號cntl至cnt3為"100"時使控制信號c5變為高位準，且/或 在計數信號cntl至Cnt3為"101"時使控制信號以變為高位 準。 圖7為說明圖3之延遲鎖定迴路之選擇及權重信號產生器 22的方塊圖。圖7之選擇及權重信號產生器22可包含一選 擇信號產生器70、一權重控制信號產生器”、一權重信號 產生器74、一最大權重及最小權重偵測器乃及/或一選擇 控制信號產生器78。 122184.doc •29· 200809869 圖7展示可產生3位元選擇信號81至83及/或6位元權重信 號W(例如，〜；!至界6)的選擇及權重信號產生器22。 下文闡釋圖7之組件之功能。 選择信號產生器70可回應於選擇信號向上信號sup而執 打向上計數且/或回應於選擇信號向下信號SDN而執行向下 汁數以產生選擇#號s 1至S3。舉例而言，選擇信號產生器 70可為計數器，其回應於向上信號sup而執行向上計數以 自000至111 ”重複地計數且執行向下計數以自"111,，至 ”000”重複地計數。若偵測到選擇信號81至83的變化，則權 重控制信號產生器72可回應於自第二相位差偵測器24輸出 之第一向上信號CUP或第二向下信號CDN而產生權重向上 信號wup或權重向下信號WDN。舉例而言，若選擇信號si 至s3為"〇〇〇’’或”m”，則權重控制信號產生器”可回應於 第二向上信號CUP而產生權重向上信號WUP且回應於第二 向下信號CDN而產生權重向下信號WDN，且/或若選擇信 號 si 至 S3 為"〇〇1”、"010”、”〇11"、"1〇〇π、"1〇1"或,,ιι〇，，， 則權重控制信號產生器72可回應於第二向上信號cup而產 生權重向下信號WDN且回應於第二向下信號CDN*產生權 重向上信號WUP。權重信號產生器74可回應於權重向上信 號wup而執行向上計數且回應於權重向下信號wdn而執 行向下計數以產生權重信號w(例如，wlsw6)，其包括所 要位兀或者預定位元之資料。最大權重及最小權重偵測器 76偵測權重信號w之較高值以產生最大權重偵測信號 WMAX且/或偵測權重信號|之較低值以產生最小權重偵測 122184.doc -30- 200809869 信號WMIN。舉例而言，若權重信號W具有全部為”1”之資 料（例如，wl至W6為”111111”），則最大權重及最小權重偵 測器76可產生最大權重偵測信號WMAX，且/或若權重信 號W具有全部為”0”之資料（例如，wl至w6為’’000000")，則 最大權重及最小權重偵測器76可產生最小權重偵測信號 WMIN。選擇控制信號產生器78可回應於最大權重偵測信 號WMAX及最小權重偵測信號WMIN及/或權重向上信號 WUP及權重向下信號WDN而產生選擇信號向上信號SUP及/ 或選擇信號向下信號SDN。 圖8為說明圖3之延遲鎖定迴路之選擇部分16的方塊圖。 圖8之選擇部分16可包含選擇電路80-1至80-8。 選擇電路80-1及80-2可分別接收延遲時脈信號DCLK0、 DCLK45、DCLK90、DCLK135、DCLK180、DCLK225、 DCLK270及DCLK315(該等延遲時脈信號之間具有45°之相 位差），且/或回應於3位元選擇信號S(sl至s3)而選擇兩個 時脈信號（該兩個時脈信號之間具有45°之相位差）以分別產 生時脈信號ICLK0及ICLK0’。選擇電路80-3及80-4可分別 接收延遲時脈信號DCLK0、DCLK45、DCLK90、 DCLK135、DCLK180、DCLK225、DCLK270 及 DCLK315 (該等延遲時脈信號之間具有45°之相位差），且/或回應於3 位元選擇信號S(sl至s3)而選擇時脈信號ICLK0及ICLK0f(該 等時脈信號之間具有45°之相位差）以及兩個時脈信號（該兩 個時脈信號之間具有90°之相位差）以分別產生時脈信號 ICLK90及ICLK90, 〇選擇電路80-5及80_6可分別接收延遲 122184.doc -31- 200809869 時脈信號 DCLKO、DCLK45、DCLK90、DCLK135、 DCLK180、DCLK225、DCLK270 及 DCLK315(該等延遲時 脈信號之間具有45。之相位差），且/或回應於3位元選擇信 號S而選擇時脈信號ICLK0及ICLKOf(該等時脈信號之間具 有45。之相位差）以及兩個時脈信號（該兩個時脈信號之間具 有180。之相位差）以分別產生時脈信號ICLK180及 ICLK1801。選擇電路80-7及80-8可分別接收延遲時脈信號 DCLKO、DCLK45、DCLK90、DCLK135、DCLK180、 DCLK225、DCLK270及DCLK315(該等延遲時脈信號之間 具有45°之相位差），且/或回應於3位元選擇信號S而選擇時 脈信號ICLK0及ICLK01(該等時脈信號之間具有45。之相位 差）以及兩個時脈信號（該兩個時脈信號之間具有270。之相 位差）以分別產生ICLK270及ICLK270’。 圖8之選擇部分16可產生兩個時脈信號ICLK0及 ICLK01、ICLK90 及 ICLK9(T、ICLK180 及 ICLK180f&& ICLK270 及 ICLK270，，若時脈信號 ICLK0、ICLK90、 ICLK180與ICLK270之間的相位差為90°，且時脈信號 ICLKO*、ICLK 90’、ICLK 180，ICLK270,之間的相位差亦 為90。，則每一對具有45。之相位差。 圖8之選擇部分16經組態以產生8個時脈信號，但其可經 組態以產生16個時脈信號。舉例而言，該選擇部分可經組 態以產生8個以上或8個以下之時脈信號。 圖9為說明圖3之延遲鎖定迴路之相位混合器20的方塊 圖。圖9之相位混合器20可包含相位混合電路90-1至90-4。 122184.doc -32- 200809869 下文闡釋圖9之組件之功能。 相位混合電路90-1可混合時脈信號ICLK0之相位與時脈 信號ICLK01之相位，以回應於權重信號W而產生輸出時脈 信號OCLKO，相位混合電路90-2可混合時脈信號ICLK90之 . 相位與時脈信號ICLK90’之相位，以回應於權重信號W而 產生輸出時脈信號OCLK90，相位混合電路90-3可混合時 9- 脈信號ICLK180之相位與時脈信號ICLK18(T之相位，以回 應於權重信號W而產生輸出時脈信號OCLK180，且/或相 ® 位混合電路9Ό-4可混合時脈信號ICLK270之相位與時脈信 號ICLK270’之相位，以回應於權重信號W而產生輸出時脈 信號 OCLK270。舉例而言，ICLK0、ICLK90、ICLK180 及 / 或ICLK270可為第一時脈信號ICLK1，且/或ICLK(V、 ICLK90，、ICLK180’及/或ICLK270’可為第二時脈信號 ICLK2 〇 相位混合電路90-1至90-4中之每一者可由典型相位混合 ^ 電路來實現。 圖10為說明圖3之延遲鎖定迴路之選擇信號產生器42的 示意圖。圖10之選擇信號產生器42可包含一計數器100、 - 一解碼器102及/或反相器110-1至110-8。 . 圖10展示可產生8位元選擇信號SCON(例如，si至s8)之 選擇信號產生器42。 下文闡釋圖10之組件之功能。 計數器100可回應於第二向上信號CUP而執行向上計數 且/或回應於第二向下信號CDN而執行向下計數，以產生3 122184.doc -33- 200809869 位元計數信號cntl至cnt3。解碼器102可解碼該3位元計數 信號cntl至cnt3，以使8位元選擇信號SCON(例如，si至s8) 中之一者變為高位準。反相器110_1至110 — 8可使8位元選擇 h號SCON反相且/或使經反相之8位元選擇信號81|^至8813中 之一信號變為低位準。

舉例而言，計數器100可經組態以回應於第二向上信號 CUP而自”000"至” m"計數3位元計數信號cntljcnt3且回 應於第二向下信號CDN而自” 111"至"〇〇〇"計數3位元計數信 號cntl至cnt3。解碼器1〇2可由類似於圖6之解碼器62之典 型解碼器來實現。 圖10之選擇信號產生器42可經組態以使用自第二相位差 4貞測器24輸出之第二向上信號cup及第二向下信號CDN來 產生e十數^號cntl至cnt3。在另一實例實施例中，選擇信 號產生器42可經組態以使用自第一相位差偵測器1〇輸出之 第一向上信號up及第一向下信號DN來產生計數信號〇1111 至 cnt3 〇 一實例實施例之圖10之選擇信號產生器42可經組態以使 用計數器100(例如，離散計數器）來產生計數信號〇价1至 C〇nt3。另一實例實施例之選擇信號產生器42可經組態以 在不使用圖10之計數器100的情況下藉由解碼器1〇2來產生 選擇信號，解碼器1〇2解碼圖6之計數器6〇之輸出信號或圖 7之權重信號產生器74之輸出信號。

圖11為說明圖3之延遲鎖定迴路之延遲器14，的電路圖。 11之延遲器14’可包含一選擇器11〇、一延遲電路ιΐ2及/ 122184.doc -34- 200809869 或一電壓變化器114。延遲電路112可包含以環的形式彼此 相關連接的反相器CI1至CI8，且反相器CI1至CI8中之每一 者可包含彼此串聯連接之兩個PMOS電晶體P1及P2及/或兩 個NMOS電晶體N1及N2。 下文闡釋圖11之組件之功能。 若啟動了脈衝信號CLK，則選擇器110可產生具有低位 準之反相之控制信號c〇b至c3 15b及具有高位準之控制信號 c0至c315。若撤銷了脈衝信號CLK，則選擇器110可回應 於選擇彳§號S C ON(例如，s 1 b至s 8 b)而使反相之控制信號 cOb至c315b中之一者變為高位準且使控制信號⑼至㈠^中 之一者變為低位準。舉例而言，可產生反相之控制信號 cOb至c315中之一回應於選擇信號8(：〇]^(例如，slb至s8b) 而轉變至高位準的反相之控制信號，及控制信號⑼至㈠^ 中之一回應於選擇信號SC ON (例如，s 1 b至s 8 b)而轉變至低 位準的控制h號。舉例而言，若反相之控制信號（例如， 在此狀況下為c45b)轉變至高位準，則控制信號c45可轉變 至低位準。延遲電路112之反相器CI1至CI8可回應於電壓 變化器114而調整8位元延遲時脈信號DCLK0至DCLK315之 延遲時間，且/或若啟動了脈衝信號CLK，則反相器cn至 CI8中之母一者可在輸出一緊接之先前反相器之一輸出信 號之前延遲該輸出信號，以使得8個反相器cn至Cl8中之 每一者之PMOS電晶體pi&NM〇s電晶體N2回應於具有低 位準之反相之控制信號c〇b至c315b&具有高位準之控制信 號c0至C3 15而被接通。另一方面，若撤銷了脈衝信號 122184.doc -35- 200809869 CLK，則一反相器CI6之PMOS電晶體P1可回應於轉變至高 位準之該一反相之控制信號c45b而被切斷，且另一反相器 CI1之NM0S電晶體N2可回應於轉變至低位準之該一控制 信號c45而被切斷，以使得在具有180°之相位差的兩個延 遲時脈信號（例如，在此狀況下為DCLK45及DCLK225) 中，可能不會發生一延遲時脈信號DCLK45之上升轉變及 另一時脈信號DCLK225之下降轉變。舉例而言，在具有 180°之相位差的兩個延遲時脈信號DCLK45及DCLK225 中，一延遲時脈信號DCLK45之下降轉變及另一時脈信號 DCLK225之上升轉變係可能的，且/或若發生一延遲時脈 信號DCLK45之下降轉變及另一時脈信號DCLK225之上升 轉變，則延遲電路112可藉由分別延遲具有180°之相位差 的2個延遲時脈信號DCLK45及DCLK225而產生剩餘之6個 延遲時脈信號（例如，在此狀況下為DCLK0、DCLK90、 DCLK135、DCLK180、DCLK270及 DCLK315)。電壓變化 器114可接收電源電壓VCC且/或回應於控制信號CON而改 變供應至延遲電路112之電源電壓Vv。 圖11之反相器CI1至CI8可回應於自電壓變化器114供應 之電源電壓Vv而調整8個延遲時脈信號之延遲時間，若啟 動了脈衝信號CLK，則可在該延遲時間期間回應於自緊接 之先前反相器輸出的延遲時脈信號而延遲反相器CI1至CI8 中之每一者，且可回應於自緊接之先前反相器輸出的延遲 時脈信號之下降轉變或上升轉變而發生8個延遲時脈信號 中之具有180°之相位差的2個延遲時脈信號DCLK45及 122184.doc -36- 200809869 225之上升轉變或下降轉變，以使得可發生其他6個 延遲時脈㈣DCLK0、DeL㈣、DCLKn5、dclki8〇、 DCLK27G及DCLK315之上升轉變或下降轉變。因此，因為 可發生8個延遲時脈信號之轉變而與輸入時脈信號之 下降轉k無關’所以即使輸入時脈信號ECLK中可能會發 生時序抖動，8個延遲時脈信號仍可具有一更精確之工作 循環（例如，精確地為5〇%之工作循環），而與輸入時脈信 號ECLK之變化無關（即使該工作循環可能會改變）。 儘官上文參考反相之控制信號〇4讣及控制信號c45描述 了圖11之實例實施例，但若撤銷了脈衝信號CLK，反相之 控制仏號cOb至c3 15b中之任一反相之控制信號可回應於選 擇信號SCON而變為高位準，且控制信號叻至心^中之一 對應之控制信號可回應於選擇信號Sc〇N而變為低位準。 因此，對於延遲時脈信號中之任何兩個具有18〇。之相位差 的延遲時脈信號而言，可能不會發生一個時脈信號之上升 轉變及另一時脈信號之下降轉變。 圖12為說明圖11之延遲器14,之選擇器110的電路圖。圖 12之選擇器11〇可包含8個選擇電路SELi至SEL8。8個選擇 電路中之每一者可包含一或閘OR及/或一反相器η 2。 下文闡释圖12之選擇器110之操作。 選擇電路SEL1至SEL8之或閘OR可對時脈信號CLK與選 擇信號SCON(例如，sib至s8b)求邏輯和以產生8個控制信 號c0至c315。選擇電路SEL1至SEL8之反相器112可使8個控 制信號c0至c3 15反相以產生8個反相之控制信號c〇b至 122184.doc -37- 200809869 c3l5b 〇 若產生具有高位準之脈衝信號CLK，則選擇信號slb具 有低位準，且選擇信號s2b至s8b具有高位準，可產生具有 高位準之控制信號c0至e315及具有低位準之反相之控制信 唬cOb至C315b。若產生具有低位準之脈衝信$CLK，則選 擇信號slb具有低位準，且選擇信號s2b至s8b具有高位準， 可產生具有低位準之控制信號c〇及具有高位準之反相之控 制信號cOb，剩餘控制信號可保持高位準，且/或剩餘的反 相之控制信號可保持低位準。舉例而言，若產生具有低位 準之脈衝信號CLK，則回應於選擇信號所選擇的一控制信 號及反相之控制信號可分別轉變至低位準及高位準。 圖13為說明圖Π之延遲器之電壓變化器U4的電路圖。 圖13之電壓變化器114可包含一可變電壓產生器及/或 一放大器132。 下文闌釋圖13之組件之功能。 可變電壓產生器可接收電源電壓vcc。可變電壓產生器 130可回應於控制信號c〇N而改變一可變電壓yac。放大器 132可放大可變電壓Vac與電源電壓Vv之間的電壓差以改變 電源電壓Vv之位準。 圖11之延遲器14’之反相器CI1至CI8的延遲時間可視自圖 13之電壓變化器供應的電源電壓Vv之位準而定。 在電源電壓Vv之位準較高時該等反相器之延遲時間比在 電源電壓Vv之位準較低時該等反相器之延遲時間短。 圖14為說明圖13之電壓變化器之可變電壓產生器13〇的 122184.doc -38 - 200809869 電路圖。圖14之可變電壓產生器130可包含一分壓器i4〇及/ 或一切換部分142。分壓器140可包含串聯連接於電源電壓 VCC與接地電歷之間的電阻器R ’且/或切換部分142可包 含反相器19-1至19-6及/或CMOS傳輸閘T1至T6。 圖14展示可變電壓產生器130可接收自圖6之控制信號產 生器12輸出的6個位元（cl至c6)之控制信號CON。 分壓器140可使用電阻器R來分割電壓且/或經由節點”, 至 ”f，，而產生分壓 6VCC/7、5VCC/7、4VCC/7、3VCC/7、 2VCC/7及VCC/7。舉例而言，分壓器14〇可包含7個電阻 器’在該等電阻器之間具有節點"a"至"f”。CM〇S傳輸閘 T1至T6可分別自節點，V，至，τ，接收分壓。可回應於6位元信 號cl至C6而接通CMOS傳輸閘Τ1至Τ6中之一者，以使得切 換部分142可產生可變電壓Vac 〇 舉例而言，若控制信號〇1至c6為” 1〇〇〇〇〇”，則可接通 CMOS傳輸閘T1，以使得可在節點"a，，處產生分壓 為可變電壓Vac。 圖15為說明根據一實例實施例之圖u之延遲器i4，之操作 的貝例時序圖，其中除控制信號⑼之外的控制信號具有高 準除反相之控制k號cOb之外的反相之控制信號具有 低位準，且產生8個時脈信號，該8個時脈信號之間具有 45°之相位差。 ^ 在圖15中’右偵測到輸人時脈信號ECLK之上升邊緣且 產，脈衝‘旒CLK’則可回應於脈衝信號clk而產生具有 180之相位差的控制信號e〇及/或反相t控制信號c0b。舉 122184.doc •39- 200809869 例而言，若脈衝信號CLK具有高位準，則可產生具有高位 準之控制信號c0及具有低位準之反相之控制信號。另一方 面，若脈衝信號CLK具有低位準，則可產生具有低位準之 控制信號c0及具有高位準之反相之控制信號cOb。若產生 具有高位準之控制信號c0及具有低位準之反相之控制信號 cOb，則可啟用所有反相器CI1至CI8，以使得反相器CI1至 CI8中之每一者可在輸出緊接之先前反相器之輸出信號之 前使該輸出信號反相。如圖15中所示’回應於具有局位準 之脈衝信號CLK，反相器CI1及CI5可分別產生執行上升轉 變之延遲時脈信號DCLK0及執行下降轉變之延遲時脈信號 DCLK180，且可回應於延遲時脈信號DCLK0及DCLK180之 轉變而發生其他延遲時脈信號DCLK225、DCLK90、 DCLK315、DCLK45、DCLK270 及 DCLK135 之轉變。另一 方面，若脈衝信號CLK具有低位準，則可產生具有低位準 之控制信號c0及具有高位準之反相之控制信號cOb，可切 斷反相器CI1之PMOS電晶體P1，且/或可切斷反相器CI5之 NMOS電晶體N2，以使得可阻止延遲時脈信號DCLK0之上 升轉變及延遲時脈信號DCLK180之下降轉變，且/或反相 器CI1及CI5可分別產生執行下降轉變之延遲時脈信號 DCLK0及執行上升轉變之延遲時脈信號DCLK180。可回應 於延遲時脈信號DCLK0及DCLK180之轉變而發生其他延遲 時脈信號DCLK225、DCLK90、DCLK315、DCLK45、 DCLK270及 DCLK135之轉變。 因此，即使輸入時脈信號ECLK之工作循環及/或輸入時 122184.doc -40- 200809869 脈信號之下降轉變可如由圖15中之虛線所指示而改變，8 個延遲時脈信號CLK0至CLK3 15仍可具有精確之工作循環 (舉例而言，精確地為50%之工作循環）。 根據一實例實施例之延遲鎖定迴路之延遲器14，可回應 於脈衝信號CLK(脈衝信號CLK係回應於輸入時脈信號 ECLK之上升或下降轉變所產生）而執行至少一延遲時脈信 號之轉變，且/或可回應於該至少一延遲時脈信號之轉變 而自動執行剩餘延遲時脈信號之轉變，因為可以環之形式 連接該等反相器。 圖16為說明根據另一實例實施例之圖3之延遲鎖定迴路 之延遲器14,的電路圖。可藉由用一選擇器11〇，、一延遲電 路112,及/或一電壓變化器114,替代圖n之選擇器11()、延遲 電路112及/或電壓變化器U4對圖16之延遲器14,進行組 態。可組態延遲電路112,，以使得移除圖n之延遲電路112 之偶數反相器CI2、CI4、CI6及CI8及/或以環之形式連接 奇數反相器CI1、CI3、CI5及CI7。 下文闡釋圖16之組件之功能。 若啟動了脈衝信號CLK，則選擇器11〇,可產生具有低位 準之反相之控制信號〇〇13至c270b及/或具有高位準之控制信 號〇0至〇270 ;若撤銷了脈衝信號clk，則選擇器u〇可回 應於選擇信號SCON(例如，sib、s3b、s5b及S7b)而使反相 之控制信號C〇b至C270b中之一者變為高位準且使控制信號 c0至c270中之一者變為低位準。可產生回應於選擇信號 SC〇N(亦即，sib、S3b、s5b及s7b)而轉變至高位準之該一 122184.doc -41 - 200809869 反相之控制信號及回應於選擇信號SCON(亦即，sib、 s3b、s5b及s7b)而轉變至低位準之該一控制信號。舉例而 言，若反相之控制信號cOb轉變至高位準，則控制信號c0 可轉變至低位準。若啟動了脈衝信號CLK，則延遲電路 112’之反相器CI1至CI7可藉由電壓變化器114’來調整4個延 遲時脈信號DCLK0至DCLK270之廷遲時間，且/或在輸出 緊接之先前反相器之輸出信號之前使該輸出信號反相，以 使得可回應於具有低位準之反相之控制信號cOb至c270b及 具有高位準之控制信號c0至c270而接通4個反相器CI1至 CI7中之每一者之PMOS電晶體P1及NMOS電晶體N2。另一 方面，若撤銷了脈衝信號CLK，則回應於選擇信號 SCON(例如，sib、s3b、s5b及s7b)，可回應於轉變至高位 準之一反相之控制信號cOb而切斷一反相器CI1之PMOS電 晶體P1，且可回應於轉變至低位準之一控制信號c0而切斷 另一反相器CI5之NMOS電晶體N2，以使得在具有180°之 相位差的兩個延遲時脈信號DCLK0及DCLK180中，可能不 會發生該一延遲時脈信號DCLK0之上升轉變及另一時脈信 號DCLK180之下降轉變。舉例而言，在具有180°之相位差 的兩個延遲時脈信號DCLK0及DCLK180中，該一延遲時脈 信號DCLK0之下降轉變及另一時脈信號DCLK180之上升轉 變係可能的，且若發生該一延遲時脈信號DCLK0之下降轉 變及另一時脈信號DCLK180之上升轉變，則延遲電路112’ 可藉由分別延遲2個延遲時脈信號DCLK0及DCLK180而產 生剩餘之具有不同相位但具有相同相位差的2個延遲時脈 122184.doc -42- 200809869 信號（例如，在此狀況下為DCLK90及DCLK270)。電壓變 化器114’可回應於控制信號c〇N而改變供應至延遲電路 112’的電源電壓^。 儘管上文未描述，但選擇器11〇，及電壓變化器114，之組 態可類似於上文所描述之選擇器u〇及電壓變化器i 14。 如圖Π及圖16中所示，根據另一實例實施例之延遲器14, 之延遲電路112或112,可藉由以環之形式連接偶數個反相器 予以組態。舉例而言，以環之形式相關連接的任何偶數個 反相器可包括延遲器14,之延遲電路112。可回應於輸入時 脈信號ECLK之上升轉變或下降轉變而發生自偶數個反相 器中之一者產生的延遲時脈信號之上升轉變或下降轉變， 且/或可回應於自偶數個反相器中之一反相器產生的延遲 時脈信號之上升轉變或下降轉變而發生其他延遲時脈信號 之上升轉變或下降轉變。可回應於輸入時脈信號ECLK之 下降轉變或上升轉變而發生自偶數個反相器中之一者產生 的延遲時脈信號之下降轉變或上升轉變，且/或可回應於 自偶數個反相器中之一者產生的延遲時脈信號之下降轉變 或上升轉變而發生其他延遲時脈信號之上升轉變或下降轉 變。 因此，因為可發生延遲時脈信號之轉變而與輸入時脈信 號ECLK之下降轉變或上升轉變無關，所以在輸入時脈俨 號ECLK中可能會發生時序抖動，且即使輸入時脈信號 ECLK之工作循環可能會改變，仍可穩定且精確地產生^ 遲時脈信號DCLK1至DCLKn(DCLK)。 122184.doc -43- 200809869 可組態上文所描述之延遲器，以使得藉由改變供應至該 等反相器之電壓來調整其延遲時間，但可組態上文所描述 之延遲器，以使得該#反相器之各別輸出線之電容可改 變。 儘管未展示，但根據實例實施例之延遲鎖定迴路可包 ^ 第一分割器，其分割輸入時脈信號ECLK且/或將經 分割之輸入時脈信號施加至第一相位差偵測器1〇及第二相 位差偵測器24，·及/或一第二分割器，其分割延遲時脈信 號DCLK及反饋時脈信號FCLK且/或將經分割之延遲時脈 信號DCLK及反饋時脈信號FCLK施加至第一相位差偵測器 10及第二相位差偵測器24。 在上文所描述之實例實施例中，將數位延遲鎖定迴路之 組態展示為延遲鎖定迴路，但可將實例實施例之延遲器應 用於類比延遲鎖定迴路。 圖17為說明根據另一實例實施例之延遲鎖定迴路的方塊 圖。可組恶圖17之延遲鎖定迴路，以使得用一電荷泵12，及 一可變延遲器14，，來替代圖4之控制信號產生器12及延遲器 。舉例而言，週期部分控制器ppc可包含第一相位差债 測器10、脈衝產生器40及/或電荷泵12,。 圖^中之組件之功能可類似於圖3中之對應組件。因 此‘官下文闡釋圖17之組件之功能，但特別注意唯獨圖 17才有的組件（在與圖3b比較時）。亦即，下文描述電荷泵 12’及可變延遲器ι4，，之功能。 電荷泵12!可回應於向上信號UP而升高電源電壓\^之位 122184.doc 200809869 準且/或回應於向下信號DN而降低電源電壓^¥之位準。可 變延遲器14"可操作，以使得延遲時間回應於電源電壓 而改變，若啟動了脈衝信號CLK，則可發生n個延遲時脈" 信號DCLK1至DCLKn中之至少一回應於選擇信號％⑽所 選擇之延遲時脈信號的上升轉變或下降轉變，若撤銷了脈 衝信號CLK，則可能不會發生該至少一選定之延遲時脈信 號的下降轉變或上升轉變，且/或可回應於該至少一選定 之延遲時脈信號的轉變而發生剩餘未選擇之延遲時脈信號 的上升轉變或下降轉變。 圖18為說明圖17之延遲鎖定迴路之電荷泵12，的電路 圖。圖18之電荷泵12’可包含供電恆定電流源IS1及放電恆 定電流源IS2、一 PMOS電晶體P3及/或一 NM〇s電晶體 N3。電荷泵12’可接收電源電壓vcc。供電恆定電流源 IS1、PMOS電晶體P3、NMOS電晶體N3及/或放電恆定電 流源IS2可串聯連接於電源電壓¥(：(：與接地電壓之間。 下文描述圖18之電荷泵之操作。 若施加具有低位準之反相之向上信號UPB，則可接通 PMOS電晶體p3且/或可將供電恆定電流源IS i之電流經由 PMOS電晶體p3供應至輸出端子以提高電源電壓之位 準。另一方面，若施加具有高位準之向下信號dn，則可 接通NMOS電晶體N3，且來自輸出端子之電流可經由 NMOS電晶體N33而被放電且流至放電恒定電流源is2以降 低電源電壓Vv之位準。若在鎖定狀態下施加具有低位準之 反相之向上信號UPB及具有高位準之向下信號〇]^，則可接 122184.doc -45- 200809869 通PMOS電晶體P3及NMOS電晶體N3兩者，以使得自供電 恆定電流源IS 1流至輸出端子之電流的量可變得與自輸出 端子放電至放電恆定電流源IS2之電流的量相同，藉此將 電源電壓Vv之位準保持於其當前狀態下。 圖19為說明圖17之延遲鎖定迴路之可變延遲器ι4，，的電 路圖。可組悲圖19之可變延遲器，以使得移除圖I!之可變 延遲器之電壓變化器114。 將參考對圖11之描述來簡單地理解圖19之組件之功能， 且將因此省略對該等功能之描述。 圖19展示根據一實例實施例之類比延遲鎖定迴路，且可 將實例實施例之延遲鎖定迴路之延遲器應用於實例實施例 之數位延遲鎖定迴路及實例實施例之類比延遲鎖定迴路。 圖20為說明一包含根據一實例實施例之延遲鎖定迴路之 半導體記憶裝置的方塊圖。圖20之半導體記憶裝置可包含 一記憶體單元陣列200、一並列至串列轉換電路2〇2、一資 料輸出緩衝器204、一延遲鎖定迴路206、一輸出資料選通 信號產生電路208及/或一輸出資料選通信號緩衝器2 i Q。 在圖20之半導體圯憶裝置中，叢發長度可為4且/或資料 輸出緩衝器204可回應於4個自輸出資料選通信號產生電路 2〇8輸出之輸出資料選通信號DQS〗至DQS4而產生*位元輸 出資料DQ1至DQ4。 & 下文闡釋圖2〇之組件之功能。 記憶體單元陣列200可在讀取操作中輸出16位元資料。 並列至串列轉換電路2〇2可將16位元並列資料轉換為*位元 122184.doc •46- 200809869 串列資料且/或輸出4位元串列資料。資料輸出緩衝器204 可回應於資料選通信號DQS1至DQS4而按順序輸出4位元 串列資料作為輸出資料DQ1至DQ4。延遲鎖定迴路206可接 收自一部部分施加之輸入時脈信號ECLK以產生4個輸出時 脈信號 OCLK0、OCLK90、OCLK180 及 OCLK270(OCLK) 〇 輸出資料選通信號產生電路208可兩個兩個地組合4個輸出 時脈信號OCLK0、OCLK90、OCLK180及 OCLK270(OCLK) 以產生4個資料選通信號DQS1至DQS4。舉例而言，可對 輸出時脈信號OCLKO及OCLK270進行AND運算以產生資料 選通信號DQS1，可對輸出時脈信號OCLKO及OCLK90進行 AND運算以產生資料選通信號DQS2，可對輸出時脈信號 OCLK90及OCLK180進行AND運算以產生資料選通信號 DQS3，且/或可對輸出時脈信號OCLK180及OCLK270進行 AND運算以產生資料選通信號DQS4。輸出資料選通信號 緩衝器210可緩衝4個輸出資料選通信號DQS1至DQS4以產 生經緩衝之輸出資料選通信號DQS01至DQS04。 舉例而言，可在如圖20中所示之半導體記憶裝置中利用 延遲鎖定迴路，且即使輸入時脈信號ECLK可能會改變， 延遲鎖定迴路仍可產生4個具有精確地為90°之相位差的輸 出時脈信號OCLKO至OCLK270，且/或組合4個輸出時脈信 號以產生4個穩定之輸出資料選通信號DQS1至DQS4。 如上文所描述，即使輸入時脈信號可能會改變，實例實 施例之延遲鎖定迴路仍可產生具有更精確之工作循環（例 如，精確地為50%之工作循環）的複數個時脈信號。 122184.doc •47- 200809869 因為可更精確地產生複數個時脈信號，所以具有實例實 施例之延遲鎖定迴路的半導體記憶裝置可具有改良之可靠 性。 儘管已在此說明書及諸圖中展示並描述實例實施例，作 熟習此項技術者應瞭解，可對所說明且/或描述之實例實 施例進行改變而不會背離其原理及精神。 【圖式簡單說明】

圖1為說明習知延遲鎖定迴路之方塊圖； 圖2為說明圖1之延遲鎖定迴路之延遲器的電路圖； 圖3為說明根據一實例實施例之延遲鎖定迴路的方塊 圖； 圖4a為說明根據一實例實施例之圖3之延遲鎖定迴路之 脈衝產生器的電路圖； 圖4b為說明根據另一實例實施例之脈衝產生器的電路 圖； 之第一或第二相位差偵測 之控制信號產生器的示意 之選擇及權重信號產生器 圖5為說明圖3之延遲鎖定迴路 器的電路圖； 圖6為說明圖3之延遲鎖定迴路 圖； 圖7為說明圖3之延遲鎖定迴路 的方塊圖； 圖8為纟兑明圖3之延遽梢中 L遲鎖疋迴路之選擇部分的方塊圖； 圖9為說明圖3之延遽禮中 遲鎖路之相位混合器的方塊圖； 圖〇為5兄明圖3之延遽錯宗 乙遲鎖疋迴路之選擇信號產生器的示 122184.doc -48 - 200809869 t回· 圖， 實例實施例之圖3之延遲鎖定迴路之 圖12為說明圖11之延遲器之選擇器的電路圖； 圖13為成明圖11之延遲器之電壓變化器的電路圖； 圖14為說明圖13之電壓變化器之可變電壓產生器的電路

圖15為說明圖11之延遲器之操作的實例時序圖； 圖為成明根據另一實例實施例之圖3之延遲鎖定迴路 之延遲器的電路圖； 圖17為，兒明根據另一實例實施例之延遲鎖定迴路的方塊 圖， 圖18為說明根據另一實例實施例之圖17之延遲鎖定迴路 之電荷泵的電路圖；

圖11為說明根據一 延遲器的電路圖； 圖19為說明根據另一實例實施例之圖17之延遲鎖定迴路 之可變延遲器的電路圖；及 圖20為說明根據一實例實施例之包含延遲鎖定迴路之半 導體記憶裝置的方塊圖。 【主要元件符號說明】 10 第一相位差偵測器 12 控制信號產生器 12， 控制信號產生器/電荷泵 14 延遲器 14, 延遲器 122184.doc -49- 200809869

14" 可變延遲器 16 選擇部分 20 相位混合器 22 選擇及權重信號產生器 24 第二相位差偵測器 26 延遲補償器 30 電壓變化器 32 延遲電路 40 脈衝產生器 42 選擇信號產生器 50 反相及延遲器 52 反相及延遲器 60 計數器 62 解碼器 70 選擇信號產生器 72 權重控制信號產生器 74 權重信號產生器 76 最大權重及最小權重偵測器 78 選擇控制信號產生器 80-1 選擇電路 80-2 選擇電路 80-3 選擇電路 80-4 選擇電路 80-5 選擇電路 122184.doc -50- 200809869

80-6 選擇電路 80-7 選擇電路 80-8 選擇電路 90-1 相位混合電路 90-2 相位混合電路 90-3 相位混合電路 90-4 相位混合電路 100 計數器 102 解碼器 110 選擇器 110’ 選擇器 112 延遲電路 112* 延遲電路 114 電壓變化器 114’ 電壓變化器 130 可變電壓產生器 142 切換部分 200 記憶體單元陣列 202 並列至串列轉換電路 204 資料輸出緩衝器 206 延遲鎖定迴路 208 輸出資料選通信號產生電路 210 輸出資料選通信號緩衝器 cl 位元 122184.doc -51- 200809869

c2 位元 c3 位元 c4 位元 c5 位元 c6 位元 CDN 第二向下信號 CI1 反相器 CI2 反相器 CI3 反相器 C14 反相器 CI5 反相器 CI6 反相器 CI7 反相器 CI8 反相器 CLK 脈衝信號 cnt 1 3位元計數信號 cnt2 3位元計數信號 cnt3 3位元計數信號 CON 控制信號 CUP 第二向上信號 DCLKO 延遲時脈信號 DCLK1 ...DCLKn(DCLK) 延遲時脈信號 DCLK45 延遲時脈信號 DCLK90 延遲時脈信號 122184.doc 52- 200809869

DCLK135 延遲時脈信號 DCLK180 延遲時脈信號 DCLK225 延遲時脈信號 DCLK270 延遲時脈信號 DCLK315 延遲時脈信號 DF1 D型正反器 DF2 D型正反器 DL 延遲鎖定迴路部分 DN 第一向下信號 DN 向下信號 DPC 延遲部分控制器 ECLK 輸入時脈信號 11 反相器 12 反相器 13 反相器 14 反相器 15 反相器 16 反相器 17 反相器 18 反相器 19-1 反相器 19-2 反相器 19-3 反相器 19-4 反相器 122184.doc -53 - 200809869 19-5 反相器 19-6 反相器 110-1 反相器 110-2 反相器 110-3 反相器 110-4 反相器 110-5 反相器 110-6 反相器 110-7 反相器 110-8 反相器 1CLK0 時脈信號 ICLKO， 時脈信號 ICLK1 第一時脈信號 ICLK2 第二時脈信號 ICLK90 時脈信號 ICLK90， 時脈信號 ICLK180 時脈信號 ICLK180， 時脈信號 ICLK270 時脈信號 ICLK270’ 時脈信號 IS1 供電恆定電流源 IS2 放電恒定電流源 N1 NMOS電晶體 N2 NMOS電晶體 122184.doc -54-

200809869 N3

NAND OCLK!

OCLKO OCLKl-OCLKk(OCLK) OCLK90 OCLK180 OCLK270

OR

PI P2 P3

PL PL'

PPC

S sib s2b s3b s4b s5b s6b s7b s8b

NMOS電晶體 反及閘 延遲輸出時脈信號 輸出時脈信號 輸出時脈信號 輸出時脈信號 輸出時脈信號 輸出時脈信號 或閘 PMOS電晶體 PMOS電晶體 PMOS電晶體 週期鎖定迴路部分 週期鎖定迴路部分 週期部分控制器 選擇信號 選擇信號SCON 選擇信號SCON 選擇信號SCON 選擇信號SCON 選擇信號SCON 選擇信號SCON 選擇信號SCON 選擇信號SCON 122184.doc -55- 200809869

SCON 選擇信號 SDN 選擇信號向下信號 SEL1 選擇電路 SEL2 選擇電路 SEL3 選擇電路 SEL4 選擇電路 SEL5 選擇電路 SEL6 選擇電路 SEL7 選擇電路 SEL8 選擇電路 SPM 選擇及相位混合部分 SUP 選擇信號向上信號 T1 傳輸閘 T2 傳輸閘 T3 傳輸閘 T4 傳輸閘 T5 傳輸閘 T6 傳輸閘 UP 第一向上信號 UPB 反相之向上信號 Vac 可變電壓 vcc 電源電壓 Vv 電源電壓 w 權重信號 122184.doc -56- 200809869 wl-w6 權 重 信 號W WDN 權 重 向 下信 號 WMAX 最 大 權 重偵 測信 號 WMIN 最 小 權 重偵 測信 號 WUP 權 重 向 上信 號 122184.doc -57-

Claims (1)

1. 200809869 十、申請專利範圍： 1 · 一種延遲鎖定迴路，其包括： 一週期鎖定迴路部分，該週期鎖定迴路部分包含一延 遲器，該延遲器包含以一環的形式相關地連接之偶數個 延遲單元，其經組態以產生偶數個延遲時脈信號； /、中該偶數個延遲時脈“號中之至少一延遲時脈信號 的轉變係組態成回應於偶數個第一選擇信號中之一已啟 動之一第一選擇信號而受控制；且 剩餘時脈信號之轉變係組態成回應於該至少一延遲時 脈仏3虎而發生。 2·如請求項〗之延遲鎖定迴路，其中該週期鎖定迴路部分 進一步包含： 週期部分控制器，其經組態以比較一輸入時脈信號 之一相位與該偶數個延遲時脈信號中之一延遲時脈信號 之一相位從而產生週期部分向上信號及週期部分向下信 號、經組態以偵測該輸入時脈信號之一上升邊緣及一下 降邊緣中之至少一者從而產生一脈衝信號，且經組態以 回應於該週期部分向上信號及該週期部分向下信號而改 變一第一控制信號；且其中 改變該偶數個延遲單元之一延遲時間以回應於該第一 控制信號而產生該偶數個延遲時脈信號，該偶數個延遲 0寸脈4唬具有一與該輸入時脈信號之一週期相同的週 期。 3 ·如明求項2之延遲鎖定迴路，其中該週期部分控制器包 122184.doc 200809869 含： 一週期部分相位差偵測器，其經組態以比較該輸入時 脈信號之該相位與該一延遲時脈信號之該相位、經組態 以在該輸入時脈信號之該相位在該一延遲時脈信號之該 相位之前時產生該週期部分向上信號，且經組態以在該 ^►遲脈彳5说之該相位在該輸入時脈信號之該相位之 月時’產生該週期部分向下信號； • 一第一控制信號產生器，其經組態以回應於該週期部 刀向上彳5號而增大該第一控制信號，且經組態以回應於 該週期部分向下信號而降低該第一控制信號；及 一脈衝產生器，其經組態以偵測該輸入時脈信號之該 上升邊緣或該下降邊緣中之至少一者從而產生該脈衝信 號。 4·如睛求項2之延遲鎖定迴路，其中該延遲器進一步包 含·· • 一電壓變化器，其經組態以回應於該第一控制信號而 改變一電源電壓之一位準； 一第一選擇器，其經組態以回應於該偶數個第一選擇 仍唬及該脈衝信號，而選擇偶數個第二控制信號中之一 ，第一控制信號及偶數個反相之第二控制信號中之一反相 的第二控制信號；及 一延遲電路，其包含該偶數個延遲單元，該等延遲單 元中之每一者包含一反相器，每一反相器包含連接於一 電源電壓與一接地電壓之間的第一及第二上拉電晶體以 122184.doc •2- 200809869 及第-及第二下拉電晶體，且其中該偶數個反相之第二 控制信號被施加至該等第一上拉電晶體之閉極，且該： 數個第二控制信號被施加至該等下拉電晶體之閉極。 5.如請求項4之延遲鎖定迴路，其中該電㈣化器包含： 一分壓器’其包含串聯連接於-電源電壓與該接地電 壓之間的複數個電阻器’其經組態以產生複數個分屋· 第二選擇器，其經組態以回應於該第一控制信號而

   -分壓；及 放大器其經組悲以藉由放大自該第二選擇器輸出 之該一分壓與該電源電壓之間的差異而產生該電源電 壓。 6.如請求項1之延遲鎖定迴路，進一步包括： 一延遲鎖定迴路部分，其包含： 一延遲部分控制器，其經組態以在一補償延遲時間 中延遲偶數個輸出時脈信號中之一輸出延遲時脈信號從 而產生一延遲之輸出時脈信號、經組態以比較該輸入時 脈信號之一相位與該延遲之輸出時脈信號之一相位從而 產生延遲部分向上信號及延遲部分向下信號、經組態以 回應於該延遲部分向上信號及該延遲部分向下信號而改 t： 一選擇及權重控制信號，且經組態以產生該偶數個第 一選擇信號； 一選擇及相位混合部分，其經組態以回應於該選擇 及權重控制信號，而自該偶數個延遲時脈信號兩個兩個 地（two by two)產生對應之延遲時脈信號，且經組態以混 122184.doc 200809869 ’從而產生該偶數 合該選定之兩個延料脈信號之相位 個輸出時脈信號。

   如請求項6之延遲鎖定迴路， 含： 其中該延遲部分控制器包 L遲補彳貝器，其經組態以在該補償延遲時間中延遲 . 該偶數個輸出時脈信號中之該一輸出時脈信號，從而產 生該延遲之輸出時脈信號； _ 延遲部分相位差偵測器，其經組態以比較該輸入時 脈韻之該相位與該延遲之輸出日夺脈信號之該相位、經 組悲以在該輸入時脈信號之該相位在該延遲之輸出時脈 k號之該相位之前時產生該延遲部分向上信號，且經組 態以在該延遲之輸出時脈信號之該相位在該輸入時脈信 號之該相位之前時產生該延遲部分向下信號； 選擇及權重信號產生器，其經組態以回應於該延遲 4刀向上#號而增大該選擇及權重控制信號、經組態以 _ 回應於該延遲部分向下信號而減小該選擇及權重控制信 號、經組態以產生該選擇及權重控制信號之許多位元作 為一權重信號，且經組態以產生該選擇及權重控制信號 - 之剩餘位元作為一第二選擇信號；及 - 一選擇信號產生器，其經組態以回應於該延遲部分向 上信號及該延遲部分向下信號，而啟動該偶數個第一選 擇信號中之該一第一選擇信號。 8 ·如請求項7之延遲鎖定迴路，其中該選擇及相位混合部 分包含： 122184.doc 200809869 &擇π” H组態以自該偶數個延遲時脈信號兩 ㈣個地選擇對應之延遲時脈信號，且經組態以回應於 該弟二選擇信號而輸出該兩個對應之延遲時脈信號；及 —相位混合器，其經組態以混合自該第-選擇器輸出 之該兩個對應之延遲時脈信號之該等相位，從而回應於 s權重L號而產生該偶數個輸出時脈信號。 如明求項1之延遲鎖定迴路，其中該週期鎖定迴路部分 進一步包含： -週期部分控制器，其經組態以比較一輸入時脈信號 之一相位與該偶數個㈣時脈㈣中之_延遲時脈信號 之相位從而產生週期部分向上信號及週期部分向下信 號、經組態則貞測該輸人時脈信號之—上升邊緣及一下 降邊緣中之至少-者以產生-脈衝信號，且經組態以回 二；k週4。卩刀向上信號及該週期部分向下信號而改變 電源電壓之一位準；且其中 ^文變該偶數個延遲單元之-延遲時間以回應㈣電源 電昼而產生該偶數個延料脈錢，該偶數個延遲時脈 k號具有—與該輸人時脈信號之-週期相同的週期。 10=請求項9之延遲鎖定迴路，其中該週期部分控制器包 含： 二’月邛刀相位差偵測器，其經組態以比較該輸入時 Μ言號之該相位與該—延遲時脈信號之該相位、經組態 =在該輸人時脈信號之該相位在該—延遲時脈信號之該 相位“時產生該週期部分向上信號，且經組態以在該 122184.doc 200809869 一延遲時脈信號之該相位在該輸入時脈信號之該相位之 前時產生該週期部分向下信號； 一電荷泵，其經組態以回應於該週期部分向上信號而 增大該電源電壓之該位準，且經組態以回應於該週期部 分向下信號而減小該電源電壓之該位準；及 入時脈信號之該 以產生該脈衝信 一脈衝產生器，其經組態以偵測該輸 上升邊緣或該下降邊緣中之至少一者，

   號0 11·如請求項1〇之延遲鎖定迴路，其中該延遲器進一步包 含·· 乂匕 一第一選擇器，其經組態以回應於該偶數個第一選擇 信號及該脈衝信號，而選擇偶數個控制信號中之一控制 信號及偶數個反相之控制信號中之一反相之控制信 號；及 ° 一延遲電路，其包含該偶數個延遲單元，該等延遲單 元中之每-者包含一反相器，每一反相器包含連接於該 電源電壓與一接地電壓之間的第—及第“ 及第一及第二下拉電晶體，其中該偶數個反相之控制信 號被施加至該等第一上拉電晶體之閘極，且該偶數個控 制信號被施加至該等下拉電晶體之閘極。 12. —種半導體記憶裝置，其包括： -記憶體單元陣列，其經組態以在—寫人操作中儲存 並列資料，且經組態以在一讀取操作中輸出該並列資 料； 122184.doc 200809869 -並列至串列轉換器’其經組態以在該讀取操 換該並列資料從而產生串列資料； -資料輸出緩衝器’其經組態以回應於複數個 料選通信號中之每一者而緩衝該串列資料，且經組態以 將該經緩衝之串列資料輸出至一外部部分； 、如請求項1之延遲鎖定迴路，該延遲鎖定迴路經組態

   ^接收一外部時脈信號，從而基於該偶數個延遲時脈信 號而產生偶數個輸出時脈信號；及 一輸出資料選通信號產生器，其經組態以組合該偶數 個輸出時脈信號，從而產生該複數個資料選通信號，其 中該偶數個延遲時脈信號巾之至少一延遲時脈信號的轉 變係組態成回應於偶數個第一選擇信號中之一已啟動之 一弟一選擇信號而受控制；且 剩餘時脈信號之轉變係組態成回應於該至少一延遲時 脈信號而發生。 13·如清求項12之半導體記憶裝置，其中該週期鎖定迴路部 分包含： 一週期部分控制器，其經組態以比較該外部時脈信號 之一相位與該偶數個延遲時脈信號中之一延遲時脈信號 之一相位從而產生週期部分向上信號及週期部分向下信 號、經組態以偵測該外部時脈信號之一上升邊緣及一下 降邊緣中之至少一者從而產生一脈衝信號，且經組態以 回應於週期部分向上信號及週期部分向下信號而改變一 第一控制信號；且其中 122184.doc 200809869 改變該偶數個延遲單亓 _ _ . θθ 适早兀之一延遲時間以回應於該第一 控制υ而產生偶數個延遲時脈錢，該偶數個延遲時 脈信號具有-與該外部時脈信號之—週期相同之週期。 14·如請求項13之半導體々陰 ♦體记隱裝置，其中該週期部分控制器 包含： 仙部分相位差㈣n，其經組m較該外部時 脈信號之該相位與該_延遲時脈信號之該相位、經組態 Φ 以在該外°卩w脈彳§號之該相位在該—延遲時脈信號之該 相位之#蚪產生該週期部分向上信號，且經組態以在該 一延遲時脈信號之該相位在該外部時脈信號之該相位之 前時產生該週期部分向下信號； 一第一控制信號產生器，其經組態以回應於該週期部 分向上信號而增大該第一控制信號，且經組態以回應於 該週期部分向下信號而減小該第一控制信號；及 脈衝產生器’其經組態以偵測該輸入時脈信號之該 • 上升邊緣或該下降邊緣中之至少一者，從而產生該脈衝 信號。 15·如請求項13之半導體記憶裝置，其中該延遲器包含： 一電壓變化器，其經組態以回應於該第一控制信號而 改變一電源電壓之一位準； 一第一選擇器，其經組態以回應於該偶數個第一選擇 ^號及該脈衝信號而選擇偶數個第二控制信號中之一第 二控制信號及偶數個反相之第二控制信號中之一反相之 第二控制信號；及 122184.doc 200809869 -延遲電路，其包含該偶數個延遲單元，該等延遲單 元中之母I包3 &相器，每一反相器包含連接於一 電源電壓與-接地錢之間的第—及第二上拉電晶體以 及第-及第二下拉電晶體’且其中該偶數個反相之第二 控制信號被施加至該等第一上拉電晶體H且該偶 數個第二控制信號被施加至該等下拉電晶體之閉極。 16.如π求項15之半導體§己憶裝置，丨中該電壓變化器 含： °

   -分壓$ ’其包含串聯連接於—電源電壓與該接地電 壓之間的複數個電阻器，其經組態以產生複數個分壓； -弟二選擇器’其經組態以回應於該第一控制信號而 選擇並輸出該複數個分壓中之一分壓·，及 一放大器，#'經組態以藉由放大自該帛二選擇器輸出 之該一分壓與該電源電壓之間的差異而產生該電源電 壓。 17·如請求項12之半導體記憶裝置，其中該延遲鎖定迴路進 一步包含： 一延遲鎖定迴路部分，其包含： 一延遲部分控制器，其經組態以在一補償延遲時間 中延㈣數個輪出時脈信號中之一輸出時脈信號從而產 生-延遲之輸出時脈信號、經組態以比較該外部時脈信 號之-相位與該延遲之輸出時脈信號之一相位從而產： I遲P刀向上4唬及延遲部分向下信號、經組態以回應 於該之遲邛刀向上信號及該延遲部分向下信號而改變一 122184.doc 200809869 選擇及權重控制信號，且經組態以產生該偶數個第一選 擇信號； 一選擇及相位混合部分，其經組態以回應於該選擇 及權重控制信號，而自該偶數個延遲時脈信號兩個兩個 地產生對應之延遲時脈信號，且經組態以混合該選定之 兩個延遲時脈信號的相位，從而產生該偶數個輸出時脈 信號。 18·如凊求項17之半導體記憶裝置，其中該補償延遲時間為 該資料輸出緩衝器之一延遲時間。 19·如吻求項17之半導體記憶裝置，其中該延遲部分控制器 包含： 一延遲補償器，其經組態以在該補償延遲時間中延遲 該偶數個輸出時脈信號之該一輸出時脈信號，從而產生 該延遲之輸出時脈信號； 延遲。卩分相位差偵測器，其經組態以比較該外部時 • 脈信號之該相位與該延遲之輸出時脈信號之該相位、經 組態以在該外料脈信號之該相位在該延遲之輸出時脈 信號之該相位之前時產生該延遲部分向上信號，且經組 1以在料遲之冑㈣脈㈣之該相位在該外部時脈信 • 狀該餘之前時產生該$遲部分向下信號； 7選擇及權重信號產生器，其經組態以回應於該延遲 部分向上信號而增大該選擇及權重控制信號、經組態以 回應於該延遲部公A π > # γ ^ 向下彳§?虎而減小該選擇及權重控制信 號、經組態以產峰兮、联埋η此 座生該選擇及柘重控制信號之許多位元作 122184.doc 200809869 為-權重㈣，且經組態以產生該選擇及權重控制信號 之剩餘位元作為一第二選擇信號；及 一選擇彳§唬產生器，其經組態以回應於該延遲部分向 上七號及該延遲邛分向下信號而啟動該偶數個第一選擇 ' 信號中之該一第一選擇信號。 ，2G•如請求項19之半㈣記憶裝置，其巾料擇及相位混合 部分包含： # —㈣部分’其經組態以自該偶數個延料脈信號兩 個2個地選擇對應之延遲時脈信號且經組態，以回應於 該第-選擇#號而輸出該兩個對應之延遲時脈信號；及 -相位混合器，其經組態以混合自該第一選擇器輸出 之該兩個對應之延遲時脈信號之該等相位，從而產生該 偶數個輸出時脈信號。 儿如請求項12之半導體記憶裝置，其中該週期鎖定迴路部 分進一步包含： • —週期部分控制器’其經組態以比較該外部時脈信號 之一相位與偶數個延遲時脈信號中之一延遲時脈信號^ f相位從而產生週期部分向上信號及週期部分向^:信 號、㈣n測該外料脈錢之—上升邊緣及一下 降邊緣中之至少-者從而產生—脈衝信號，且經組態以 回應於該週期部分向上信號及該週期部分向下 變一電源電壓之一位準；且其中 改變該偶數個延遲單元之—延遲時間以回應於該電源 電壓而產生該偶數個延遲時脈信號，該偶數個延遲時脈 122184.doc -II- 200809869 l號八有與該外部時脈信號之一週期相同的週期。 η如請求項21之半導體記憶裝置，其中該週期部分控 包含： ° /週期部分相位偵測器，其經組態以比較該外部時脈 • 信號之該相位與該-延料脈信號之該相位、經組態以 ♦ 在該外邛¥脈指號之該相位在該一延遲時脈信號之該相 位之4時產生該週期部分向上信號，且經組態以在該一 延遲時脈信號之該相位在該外部時脈信號之該相位之前 時產生該週期部分向下信號； 一電荷泵，其經組態以回應於該週期部分向上信號而 增大該電源電壓之該位準，且經組態以回應於該週期部 分向下信號而減小該電源電壓之該位準；及 一脈衝產生器，其經組態以偵測該外部時脈信號之一 上升邊緣或一下降邊緣中之至少一者，從而產生該脈衝 信號。 _ 23·如請求項22之半導體記憶裝置，其中延遲器進一步包 含： 一第一選擇器，其經組態以回應於該偶數個第一選擇 - 信號及該脈衝信號，而選擇偶數個控制信號中之一控制 #號及偶數個反相之控制信號中之一反相之控制信 號；及 一延遲電路，其包含該偶數個延遲單元，該等延遲單 元中之每一者包含一反相器，每一反相器包含連接於該 電源電壓與一接地電壓之間的第一及第二上拉電晶體以 122184.doc •12- 200809869 及第一及第二下拉電晶體，其中該偶數個反相之控制信 號被施加至該等第一上拉電晶體之閘極，且該偶數個控 制信號被施加至該等下拉電晶體之閘極。 24· —種產生複數個延遲時脈信號之方法，該方法包括： 回應於偶數個第一選擇信號中之一已啟動之一第一選 , 擇信號而控制偶數個延遲時脈信號中之至少一延遲時脈 信號的轉變；且其中 馨目應於該至J/ -延遲時脈信號而轉變剩餘時脈信號。 25·如請求項24之方法，進一步包括： 比較一輸入時脈信號之一相位與該偶數個延遲鎖定信 號中之-延遲時脈信號之一相位，以產生週期向上信號 及週期向下信號； ° 偵測該輸入時脈信號之一上升邊緣及一下降邊緣中之 至少一者，以產生一脈衝信號； 回應於該週期向上信號及該週期向下信號而改變一第 • —控制信號’以調整該偶數個延遲時脈信號之-延遲時 門名偶數個延遲時脈信號具有一與該輸入時脈信號之 一週期相同的週期。 26.如請求項25之方法，進一步包括： 在該輸入時脈信號之該相位在該一延遲時脈信號之該 相位之則時產生該週期向上信號，且在該一延遲時脈信 號之該相位在該輸入時脈信號之該相位之前時產生該週 期向下信號； β 回應於該週期向上信號而增大該第一控制信號，且回 I22184.doc -13- 200809869 應於該週期向下信號而減小該第一控制信號。 27·如請求項26之方法，進一步包括： 回應於該第一控制信號而改變一電源電壓之一位準； 回應於該偶數個第一選擇信號及該脈衝信 號而選擇偶 =個第二控制信號中之一第二控制信號及偶數個反相之 第二控制信號中之一反相之第二控制信號；且其中

   回應於該一第二控制信號及該一反相之第二控制信號 而執仃控制至少一延遲時脈信號之轉變的步驟。 28·如請求項24之方法，進一步包括： 在-補償延遲時間中延遲偶數個輸出時脈信號中之一 輸出時脈信號，以產生一延遲之輸出時脈信號； 比較該輸入¥脈信號之一相位與該延遲之輸出時脈信 就之-相位，以產生延遲向上信號及延遲向下信號； 回應於該延遲向上信號及該延遲向下信號而改變一選 擇及權重控制信號； 土於該L遲向上^號及該延遲向下信号虎而產生該偶數 個第一選擇信號； 回應於該選擇及權重批备丨 隹置徑制#唬而自該偶數個延遲時脈 信號兩個兩個地產庄每+ β 屋生對應之延遲時脈信號，且混合該選 定之兩個延遲時脈作雒 "虎之該專相位以產生該偶數個輸出 時脈信號。 29·如請求項24之方法，進一步包括： 比較一輸入時脈信萝 _ 〜之一相位與該偶數個延遲鎖定信 號中之一延遲時脈#缺 。之一相位，以產生週期向上信號 122184.doc •14- 200809869 及週期向下信號； 偵測該輸入時脈信號之一上升邊緣及一下降邊緣中之 至少一者以產生一脈衝信號； 回應於該週期向上信號及該週期向下信號而改變一電 源電壓，以調整該偶數個延遲時脈信號之一延遲時間， 該偶數個延遲時脈信具有一與該輸入時脈信號之一週期 相同的週期。 30·如請求項29之方法，進一步包括： 在該輸入時脈信號之該相位在該一延遲時脈信號之該 相位之前時產生該週期向上信號，且在該一延遲時脈信 號之該相位在該輸入時脈信號之該相位之前時產生該週 期向下信號； 回應於該週期向上信號而增大該電源電壓之一位準， 且回應於該週期向下信號而減小該電源電壓之該位準。 3 1.如請求項3 0之方法，進一步包括·· 回應於該偶數個第一選擇信號及該脈衝信號而選擇偶 數個控制信號中之一控制信號及偶數個反相之控制信號 中之一反相之控制信號；且其中 回應於該一控制信號及該一反相之控制信號而執行該 控制至少一延遲時脈信號之轉變的步驟。 122184.doc -15-