KR20080003638A - 지연 동기 루프 및 이를 구비한 반도체 메모리 장치 - Google Patents

지연 동기 루프 및 이를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 지연 동기 루프 및 이를 구비하는 반도체 메모리 장치를 공개한다. 이 회로는 입력 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 입력 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 제1업 신호 및 제1다운 신호에 응답하여 제1제어신호를 가변하는 제1제어부, 및 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 제1제어신호에 응답하여 짝수개의 지연 셀들의 지연 시간이 가변되어 입력 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부로 구성되어 있다.

Description

지연 동기 루프 및 이를 구비한 반도체 메모리 장치{Delay locked loop and semiconductor memory device comprising the same}
도1은 종래의 지연 동기 루프의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 지연기의 실시예의 구성을 나타내는 회로도이다.
도3은 본 발명의 지연 동기 루프의 일실시예의 구성을 나타내는 것이다.
도4a는 도3에 나타낸 펄스 발생기의 일실시예의 구성을 나타내는 것이다.
도4b는 도3에 나타낸 펄스 발생기의 다른 실시예의 구성을 나타내는 것이다.
도5는 도3에 나타낸 제1(제2)위상 차 검출기의 실시예의 구성을 나타내는 것이다.
도6은 도3에 나타낸 제어신호 발생기의 실시예의 구성을 나타내는 것이다.
도7은 도3에 나타낸 선택 및 가중치 신호 발생기의 실시예의 구성을 나타내는 것이다.
도8은 도3에 나타낸 선택부의 실시예의 구성을 각각 나타내는 것이다.
도9는 도3에 나타낸 위상 혼합기의 실시예의 구성을 나타내는 것이다.
도10은 도3에 나타낸 선택신호 발생기의 실시예의 구성을 나타내는 것이다.
도11은 도3에 나타낸 지연기의 실시예의 구성을 나타내는 것이다.
도12는 도11에 나타낸 선택기의 실시예의 구성을 나타내는 것이다.
도13은 도11에 나타낸 전압 가변기의 실시예의 구성을 나타내는 것이다.
도14는 도11에 나타낸 가변 전압 발생기의 실시예의 구성을 나타내는 것이다.
도15는 도11에 나타낸 지연기의 동작을 설명하기 위한 동작 타이밍도이다.
도16은 도3에 나타낸 지연기의 다른 실시예의 구성을 나타내는 것이다.
도17은 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 것이다.
도18은 도17에 나타낸 전하 펌프의 실시예의 구성을 나타내는 것이다.
도19는 도17에 나타낸 가변 지연기의 실시예의 구성을 나타내는 것이다.
도20은 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
본 발명은 지연 동기 루프에 관한 것으로, 서로 다른 위상을 가진 복수개의 클럭신호들을 발생할 수 있는 지연 동기 루프 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로, 지연 동기 루프는 제어 장치 및 반도체 메모리 장치와 같은 장치에 채용되어, 서로 다른 위상을 가진 복수개의 클럭신호들을 발생한다. 그리고, 각 장치는 지연 동기 루프로부터 발생되는 복수개의 클럭신호들을 이용하여 외부로부터 인가되는 클럭신호보다 높은 주파수의 내부 클럭신호를 발생하고, 이 내부 클 럭신호에 응답하여 데이터를 출력한다.
도1은 종래의 지연 동기 루프의 구성을 나타내는 블록도로서, 주기 동기부(PL)와 지연 동기부(DL)로 구성되고, 주파수 동기부(PL)는 제1위상 차 검출기(10), 제어신호 발생기(12), 및 지연기(14)로 구성되고, 지연 동기부(DL)는 선택부(16), 위상 혼합기(20), 선택 및 가중치 신호 발생기(22), 제2위상 차 검출기(24), 및 지연 보상부(26)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
주기 동기부(FL)는 입력 클럭신호(ECLK)를 수신하여 서로 동일한 위상 차를 가지고 서로 다른 위상을 가지는 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))을 발생하며, n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))의 주기가 입력 클럭신호(ECLK)의 주기와 동일해지도록 조절한다. 지연 동기부(DL)는 입력 클럭신호(ECLK) 및 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))을 수신하여 서로 동일한 위상 차를 가지고 서로 다른 위상을 가지는 k개의 출력 클럭신호들(OCLK1 ~ OCLKk)을 발생하며, k개의 출력 클럭신호들(OCLK1 ~ OCLKk)중 하나의 출력 클럭신호(OCLK1)를 지연한 지연 출력 클럭신호(OCLK1)의 위상이 입력 클럭신호(ECLK)의 위상과 동일해지도록 조절한다.
제1위상 차 검출기(10)는 입력 클럭신호(ECLK)와 지연 클럭신호(DCLK)사이의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 즉, 입력 클럭신호(ECLK)의 위상이 지연 클럭신호(DCLK)의 위상보다 앞서는 경우에는 업 신호(UP)를 발생하고, 지연 클럭신호(DCLK)의 위상이 입력 클럭신호(ECLK)의 위상보다 앞서 는 경우에는 다운 신호(DN)를 발생한다. 제어신호 발생기(12)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 제어신호(CON)를 가변한다. 즉, 업 신호(UP)에 응답하여 제어신호(CON)를 업 카운팅하고, 다운 신호(DN)에 응답하여 제어신호(CON)를 다운 카운팅한다. 지연기(14)는 제어신호(CON)에 응답하여 지연시간이 조절되어 서로 동일한 위상 차를 가지고 서로 다른 위상을 가지는 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))를 발생한다. 선택부(16)는 서로 동일한 위상 차를 가지고 서로 다른 위상을 가지는 n개의 지연 클럭신호들(DCLK1 ~ DCLKn)을 입력하여 서로 대응하는 k개씩의 제1클럭신호들(ICLK1)와 제2클럭신호들(ICLK2)을 발생한다. 위상 혼합기(20)는 가중치 신호(W)에 응답하여 대응하는 제1클럭신호들(ICLK1)의 하나씩의 제1클럭신호와 제2클럭신호들(ICLK2)의 하나씩의 제2클럭신호를 각각 위상 혼합하여 k개의 출력 클럭신호들(OCLK1 ~ OCLKk(OCLK))를 발생한다. 지연 보상부(26)는 출력 클럭신호들(OCLK1 ~ OCLKk)중의 하나의 출력 클럭신호(OCLKk)를 지연하여 지연된 출력 클럭신호(OCLK')를 발생한다. 지연 보상부(26)의 지연시간은 출력 클럭신호들(OLCK1 ~ OCLKk)중의 하나의 출력 클럭신호에 응답하여 내부에서 발생되는 데이터가 외부로 출력될 때까지의 지연시간이 되도록 설정된다. 제2위상 차 검출기(24)는 입력 클럭신호(ECLK)와 지연된 출력 클럭신호(OCLK')사이의 위상 차를 검출하여 업 신호(CUP) 및 다운 신호(CDN)를 발생한다. 즉, 입력 클럭신호(ECLK)의 위상이 지연된 출력 클럭신호(OCLK')의 위상보다 앞서는 경우에는 업 신호(UP)를 발생하고, 지연된 출력 클럭신호(OCLK')의 위상이 입력 클럭신호(ECLK)의 위상보다 앞서는 경우에는 다운 신호(DN)를 발생한다. 선택 및 가중치 신호 발생기(22)는 업 신호(CUP) 및 다운 신호(CDN)에 응답하여 카운팅 동작을 수행하여 가중치 신호(W) 및 선택신호(S)를 가변한다. 선택 및 가중치 신호 발생기(22)는 업 신호(CUP) 및 다운 신호(CDN)에 응답하여 가중치 신호(W)를 최소값에서 최대값으로 가변하고, 가중치 신호(W)가 가변되어 최대값을 초과하면 선택신호(S)를 증가하고, 가중치 신호(W)가 가변되어 최소값 미만으로 되면 선택신호(S)를 감소한다.
도2는 도1에 나타낸 지연기의 실시예의 구성을 나타내는 회로도로서, 전압 가변기(30) 및 지연 회로(32)로 구성되고, 지연 회로(32)는 8개의 종속 연결된 인버터들(I1 ~ I8)로 구성되어 있다.
도2에 나타낸 지연기의 기능을 설명하면 다음과 같다.
전압 가변기(30)는 제어신호(CON)에 응답하여 지연 회로(32)로 공급되는 전압을 가변한다. 지연 회로(32)는 전압 가변기(30)로부터 공급되는 공급 전압에 따라 인버터들(I1 ~ I8)의 지연 시간이 가변되어 서로 동일한 위상 차를 가지고 서로 다른 위상을 가지는 8개의 클럭신호들(CLK45, CLK90, ..., CLK360(FCLK))을 발생한다.
상술한 바와 같은 종래의 지연 동기 루프는 지연기가 입력 클럭신호(ECLK)의 상승 천이 및 하강 천이에 응답하여 n개의 지연 클럭신호들(DCLK1 ~ CLKn(DCLK))의 상승 천이 및 하강 천이가 이루어지기 때문에 입력 클럭신호(ECLK)에 타이밍 지터가 발생되어 입력 클럭신호(ECLK)의 듀티 사이클이 왜곡(distort)되면 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))에 입력 클럭신호(ECLK)의 변화와 동일한 왜곡이 나타나게 되어 n개의 지연 클럭신호들의 듀티 사이클이 정확하게 50%가 되지 않게 된다. 즉, 입력 클럭신호(ECLK)가 노이즈 등에 의해서 왜곡되면 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK)) 또한 왜곡되고, 또한, n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))이 왜곡되면 위상 혼합기로부터 발생되는 출력 클럭신호들(OCLK1 ~ OCLKk)가 왜곡된다.
즉, 종래의 지연 동기 루프는 입력 클럭신호(ECLK)의 왜곡에 민감하게 반응하여 안정적이고 정확한 n개의 지연 클럭신호들이 발생될 수 없다는 문제가 있다.
본 발명의 목적은 입력 클럭신호의 왜곡에 비교적 둔감하게 반응하여 안정적이고 정확한 복수개의 지연 클럭신호들을 발생할 수 있는 지연 동기 루프를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 지연 동기 루프를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 지연 동기 루프의 제1형태는 입력 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 입력 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 제1제어신호를 가변하는 제1제어부, 및 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 입력 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부를 구비하고, 상기 지연 동기 루프는 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제2제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부, 및 상기 제2제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 추가적으로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는라이트 동작시에 병렬 데이터를 저장하고, 리드 동작시에 상기 병렬 데이터를 출력하는 메모리 셀 어레이, 상기 리드 동작시에 상기 병렬 데이터를 직렬로 변환하여 직렬 데이터를 발생하는 병직렬 변환기, 복수개의 출력 데이터 스트로우브 신호 각각에 응답하여 상기 직렬 데이터를 버퍼하여 외부로 출력하는 데이터 출력 버퍼, 외부 클럭신호를 입력하여 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프, 및 상기 복수개의 출력 클럭신호들을 조합하여 상기 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고, 상기 지연 동기 루프는 상기 외부 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 외부 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 제1제어신호를 가변하는 제1제어부와, 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 외부 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부, 및 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제2제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부와, 상기 제2제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 구비하는 것을 특징으로 한다. 상기 보상 지연 시간은 상기 데이터 출력 버퍼의 지연 시간인 것을 특징으로 한다.
상기 제1제어부는 상기 입력 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 입력 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기, 상기 제1업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제1제어신호를 감소하는 제1제어신호 발생기, 및 상기 입력 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하고, 상기 제2제어부는 상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 입력 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기, 상기 제2업 신호에 응답하여 상기 제2제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제2제어신호를 감소하고, 상기 제2제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제2제어신호중의 나머지 비트를 제2선택신호로 발생하는 제2제어신호 발생기, 및 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징으로 한다.
상기 선택 및 위상 혼합부는 상기 제2선택신호에 응답하여 상기 짝수개의 지 연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기, 및 상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하고, 상기 지연기는 상기 제1제어신호에 응답하여 공급 전압의 레벨을 가변하는 전압 가변기, 상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제3제어신호들중의 하나의 제3제어신호와 짝수개의 반전 제3제어신호들중의 하나의 반전 제3제어신호를 선택하는 제2선택기, 및 상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제3제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제3제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 한다. 그리고, 상기 전압 가변기는 전원전압과 접지전압사이에 직렬 연결된 복수개의 저항들을 구비하고, 복수개의 분배된 전압들을 발생하는 전압 분배기, 상기 제1제어신호에 응답하여 상기 복수개의 분배된 전압들중 하나의 분배된 전압을 선택하여 출력하는 제3선택기, 및 상기 제3선택기로부터 출력되는 전압과 상기 공급 전압의 차를 증폭하여 상기 공급 전압을 발생하는 증폭기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 지연 동기 루프의 제2형태는 입력 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 입력 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 공급 전압의 레벨을 가변하는 제1제어부, 및 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 공급 전압에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 입력 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부를 구비하고, 상기 지연 동기 루프는 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제1제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부, 및 상기 제1제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 추가적으로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 반도체 메모리 장치의 제2형태는 라이트 동작시에 병렬 데이터를 저장하고, 리드 동작시에 상기 병렬 데이터를 출력하는 메모 리 셀 어레이, 상기 리드 동작시에 상기 병렬 데이터를 직렬로 변환하여 직렬 데이터를 발생하는 병직렬 변환기, 복수개의 출력 데이터 스트로우브 신호 각각에 응답하여 상기 직렬 데이터를 버퍼하여 외부로 출력하는 데이터 출력 버퍼, 외부 클럭신호를 입력하여 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프, 및 상기 복수개의 출력 클럭신호들을 조합하여 상기 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고, 상기 지연 동기 루프는 상기 외부 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 외부 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 공급 전압의 레벨을 가변하는 제1제어부와, 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 공급 전압에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 외부 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부, 및 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제1제어신호를 가변 하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부와, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 구비하는 것을 특징으로 한다. 상기 보상 지연 시간은 상기 데이터 출력 버퍼의 지연 시간인 것을 특징으로 한다.
상기 제1제어부는 상기 입력 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 입력 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기, 상기 제1업 신호에 응답하여 상기 공급 전압의 레벨을 높이고, 상기 제2다운 신호에 응답하여 상기 공급 전압의 레벨을 낮추는 전하 펌프, 및 상기 입력 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하고, 상기 제2제어부는 상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 입력 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기, 상기 제2업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신 호에 응답하여 상기 제1제어신호를 감소하고, 상기 제1제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제1제어신호중의 나머지 비트를 제2선택신호로 발생하는 제1제어신호 발생기, 및 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징으로 한다.
상기 선택 및 위상 혼합부는 상기 제2선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기, 및 상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하고, 상기 지연기는 상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제2제어신호들중의 하나의 제2제어신호와 짝수개의 반전 제2제어신호들중의 하나의 반전 제2제어신호를 선택하는 제2선택기, 및 상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제2제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제2제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 지연 동기 루프 및 이를 구비하 는 반도체 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 지연 동기 루프의 일실시예의 구성을 나타내는 것으로, 도1의 지연 동기 루프의 주기 동기부(PL) 및 지연 동기부(DL)를 주기 동기부(PL') 및 지연 동기부(DL')로 대체하여 구성되어 있다. 주기 동기부(PL')는 도1의 주기 동기부(PL)의 지연기(14)를 지연기(14')로 대체하고, 펄스 발생기(40)를 추가하여 구성되고, 지연 동기부(DL')는 도1의 지연 동기부(DL')에 선택신호 발생기(42)를 추가하여 구성되어 있다.
도3에 나타낸 블록들중 추가되거나 대체되는 블록들 각각의 기능을 설명하면 다음과 같다.
펄스 발생기(40)는 입력 클럭신호(ECLK)의 상승 엣지 또는 하강 엣지를 검출하여 펄스 신호(CLK)를 발생한다. 선택신호 발생기(42)는 업 신호(CUP)에 응답하여 업 카운팅 동작을 수행하고, 다운 신호(CDN)에 응답하여 다운 카운팅 동작을 수행하여 선택신호(SCON)를 발생한다. 이때 발생되는 선택신호(SCON)는 소정 비트의 데이터로 이루어지며, 소정 비트 데이터중 1비트의 데이터만 "하이"레벨 또는 "로우"레벨로 변화된다. 지연기(14')는 제어신호(CON1)에 응답하여 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))의 지연 시간이 조절되고, 펄스 신호(CLK) 및 선택신호(SCON)에 응답하여 펄스 신호(CLK)가 활성화되면 n개의 지연 클럭신호들(DCLK1 ~ DCLKn)중 선택신호(SCON)에 응답하여 선택된 적어도 하나의 지연 클럭신호의 상승 천이(또는 하강 천이)가 이루어지고, 펄스 신호(CLK)가 비활성화되면 선택된 적어도 하나의 지연 클럭신호의 하강 천이(또는 상승 천이)가 이루어지고, 선택되지 않 은 나머지 지연 클럭신호들의 상승 천이 또는 하강 천이는 선택된 지연 클럭신호의 천이에 응답하여 이루어진다.
도3에 나타낸 본 발명의 지연 동기 루프는 입력 클럭신호(ECLK)의 상승 천이(또는, 하강 천이)를 검출하여 펄스 신호(CLK)를 발생하고, n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))의 지연 시간이 제어신호(CON1)에 응답하여 가변되고, 선택신호(SCON) 및 펄스 신호(CLK)에 응답하여 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))중의 적어도 하나의 지연 클럭신호의 천이가 이루어지고, 선택된 적어도 하나의 지연 클럭신호의 천이에 의해서 나머지 지연 클럭신호들의 천이가 자동적으로 이루어지도록 한다. 이때 발생되는 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))은 서로 다른 위상을 가지고 동일한 위상 차를 가지도록 조절되고, 주기가 동기되면 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))의 주기가 입력 클럭신호(ECLK)의 주기와 동일하게 된다.
따라서, 입력 클럭신호(ECLK)에 타이밍 지터가 발생되어 입력 클럭신호(ECLK)의 듀티 사이클이 왜곡되더라도 지연기(14')에 의해서 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))의 듀티 사이클이 50%로 정확하게 보정되어, 입력 클럭신호(ECLK)의 왜곡이 n개의 지연 클럭신호들(DCLK1 ~ DCLKn(DCLK))에 나타나지 않게 된다.
도4a는 도3에 나타낸 펄스 발생기의 일실시예의 구성을 나타내는 것으로, 반전 및 지연기(50)와 AND게이트(AND)로 구성되어 있다.
도4a에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
반전 및 지연기(50)는 입력 클럭신호(ECLK)를 반전 및 지연하여 지연된 반전 입력 클럭신호를 발생한다. AND게이트(AND)는 입력 클럭신호(ECLK)와 지연된 반전 입력 클럭신호를 논리곱하여 펄스 신호(CLK)를 발생한다.
도4a에 나타낸 펄스 발생기는 입력 클럭신호(ECLK)의 상승 엣지를 검출하여 반전 및 지연기(50)의 지연 시간에 해당하는 펄스폭을 가지는 포지티브 펄스 신호(CLK)를 발생한다.
도4b는 도3에 나타낸 펄스 발생기의 다른 실시예의 구성을 나타내는 것으로, 반전 및 지연기(52) 및 OR게이트(OR)로 구성되어 있다.
도4b에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
반전 및 지연기(52)는 입력 클럭신호(ECLK)를 반전 및 지연하여 지연된 반전 입력 클럭신호를 발생한다. OR게이트(OR)는 입력 클럭신호(ECLK)와 지연된 반전 입력 클럭신호를 논리합하여 펄스 신호(CLK)를 발생한다.
도4b에 나타낸 펄스 발생기는 입력 클럭신호(ECLK)의 하강 엣지를 검출하여 반전 및 지연기(52)의 지연 시간에 해당하는 펄스폭을 가지는 네거티브 펄스 신호(CLK)를 발생한다.
도5는 도3에 나타낸 제1(제2)위상 차 검출기의 실시예의 구성을 나타내는 것으로, D플립플롭들(DF1, DF2) 및 NAND게이트(NAND)로 구성되어 있다.
도5에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭(DF1)은 입력 클럭신호(ECLK)의 상승 엣지에서 "하이"레벨의 업 신호(UP)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로 우"레벨의 업 신호(UP(CUP))를 발생한다. D플립플롭(DF2)은 지연 클럭신호(DCLK)(출력 클럭신호(OCLK'))의 상승 엣지에서 "하이"레벨의 다운 신호(DN)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로우"레벨의 다운 신호(DN(CDN))를 발생한다. NAND게이트(NA)는 업 신호(UP(CUP))와 다운 신호(DN(CDN))가 모두 "하이"레벨이 되면 "로우"레벨의 업 신호(UP(CUP))와 다운 신호(DN(CDN))를 발생한다.
도6은 도3에 나타낸 제어신호 발생기의 실시예의 구성을 나타내는 것으로, 카운터(60) 및 디코더(62)로 구성되어 있다.
도6에 나타낸 제어신호 발생기는 6비트의 제어신호(CON; c1 ~ c6)를 발생하는 경우의 구성을 나타내는 것이다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
카운터(60)는 업 신호(UP)에 응답하여 업 카운팅을 수행하고 다운 신호(DN)에 응답하여 다운 카운팅을 수행하여 3비트의 카운팅 신호(cnt1 ~ cnt3)을 발생한다. 디코더(62)는 3비트의 카운팅 신호(cnt1 ~ cnt3)를 디코딩하여 6비트의 제어신호(CON; c1 ~ c6)중의 하나의 제어신호를 "하이"레벨로 만든다.
예를 들어 설명하면, 카운터(60)는 업 신호(UP)에 응답하여 3비트의 카운팅 신호(cnt1 ~ cnt3)를 "000"에서 "101"까지를 카운팅하고 다운 신호(DN)에 응답하여 카운팅 신호(cnt1 ~ cnt3)를 "101"에서 "000"까지를 카운팅하도록 구성될 수 있다. 디코더(82)는 일반적으로 공개된 디코더로 구성될 수 있다. 즉, 디코더(62)는 카운팅 신호(cnt1 ~ cnt3)와 카운팅 신호(cnt1 ~ cnt3)의 반전된 신호를 논리 조합하여 카운팅 신호(cnt1 ~ cnt3)가 "000"이면 제어신호(c1)를 "하이"레벨로 만들고, "001"이면 제어신호(c2)를 "하이"레벨로 만들고, "010"이면 제어신호(c3)를 "하이"레벨로 만들고, "011"이면 제어신호(c4)를 "하이"레벨로 만들고, "100"이면 제어신호(c5)를 "하이"레벨로 만들고, "101"이면 제어신호(c6)를 "하이"레벨로 만들도록 구성될 수 있다.
도7은 도3에 나타낸 선택 및 가중치 신호 발생기의 실시예의 구성을 나타내는 것으로, 선택신호 발생기(70), 가중치 제어신호 발생기(72), 가중치 신호 발생기(74), 가중치 최대값, 최소값 검출기(76), 및 선택 제어신호 발생기(78)로 구성되어 있다.
도7에 나타낸 선택 및 가중치 신호 발생기는 2비트의 선택신호(s1, s2, s3) 및 6비트의 가중치 신호(W; w1 ~ w6)를 발생하는 경우의 구성을 나타내는 것이다.
도7에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
선택신호 발생기(70)는 선택신호 업 신호(SUP)에 응답하여 업 카운팅을 수행하고 선택신호 다운 신호(SDN)에 응답하여 다운 카운팅을 수행하여 선택신호(s1 ~ s3)를 발생한다. 예를 들면, 선택신호 발생기(70)는 업 신호(SUP)에 응답하여 업 카운팅하여 “000”부터 "111"까지를 반복적으로 카운팅하고, 다운 신호(SDN)에 응답하여 다운 카운팅하여“111”부터“000”까지를 반복적으로 카운팅하는 카운터이다. 가중치 제어신호 발생기(72)는 선택신호(s1 ~ s3)의 변화가 검출되면 위상 차 검출기(56)로부터 출력되는 업 신호(CUP) 또는 다운 신호(CDN)에 응답하여 가중치 업 신호(WUP) 또는 가중치 다운 신호(WDN)를 발생한다. 예를 들면, 가중치 제어신 호 발생기(72)는 선택신호(s1 ~ s3)가 “000”또는 “111"이면 업 신호(CUP)에 응답하여 가중치 업 신호(WUP)를 발생하고, 다운 신호(CDN)에 응답하여 가중치 다운 신호(WDN)를 발생하고, 선택신호(s1 ~ s3)가 “001", "010", "011", "100", "101" 또는 “110”이면 업 신호(CUP)에 응답하여 가중치 다운 신호(WDN)를 발생하고, 다운 신호(CDN)에 응답하여 가중치 업 신호(WUP)를 발생한다. 가중치 신호 발생기(74)는 가중치 업 신호(WUP)에 응답하여 업 카운팅을 수행하고 가중치 다운 신호(WDN)에 응답하여 다운 카운팅을 수행하여 소정 비트의 데이터로 이루어진 가중치 신호(W; w1 ~ w6)를 발생한다. 가중치 최대, 최소값 검출기(76)는 가중치 신호(W)의 최대값을 검출하여 가중치 최대값 검출신호(WMAX)를 발생하고, 가중치 신호(W)의 최소값을 검출하여 가중치 최소값 검출신호(WMIN)를 발생한다. 예를 들면, 가중치 최대, 최소값 검출기(76)는 가중치 신호(W)가 모두 “1”로 이루어진 데이터이면 가중치 최대값 검출신호(WMAX)를 발생하고, 가중치 신호(W)가 모두 “0”로 이루어진 데이터이면 가중치 최소값 검출신호(WMIN)를 발생한다. 선택 제어신호 발생기(78)는 가중치 최대값 검출신호(WMAX) 및 가중치 최소값 검출신호(WMIN)와 가중치 업 신호(WUP) 및 가중치 다운 신호(WDN)에 응답하여 선택신호 업 신호(SUP) 및 선택신호 다운 신호(WDN)를 발생한다.
도8은 도3에 나타낸 선택부의 실시예의 구성을 각각 나타내는 것으로, 선택회로들(80-1 ~ 80-8)로 구성되어 있다.
도8에 나타낸 선택회로들(80-1, 80-2) 각각은 서로 45도의 위상 차를 가지는 지연 클럭신호들(DCLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270, DCLK315)을 입력하고 3비트의 선택신호(S)에 응답하여 서로 45도의 위상 차를 가지는 2개의 클럭신호들을 선택하여 클럭신호들(ICLK0, ICLKO')을 발생한다. 선택회로들(80-3, 80-4) 각각은 서로 45도의 위상 차를 가지는 지연 클럭신호들(DCLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270, DCLK315)을 입력하고 3비트의 선택신호(S)에 응답하여 서로 45도의 위상 차를 가지고 클럭신호들(ICLK0, ICLK0')과 90도의 위상 차를 가지는 2개의 클럭신호들을 선택하여 클럭신호들(ICLK90, ICLK90')을 발생한다. 선택회로들(80-5, 80-6) 각각은 서로 45도의 위상 차를 가지는 지연 클럭신호들(DCLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270, DCLK315)을 입력하고 3비트의 선택신호(S)에 응답하여 서로 45도의 위상 차를 가지고 클럭신호들(ICLK0, ICLK0')과 180도의 위상 차를 가지는 2개의 클럭신호들을 선택하여 클럭신호들(ICLK180, ICLK180')을 발생한다. 선택회로들(80-7, 80-8) 각각은 서로 45도의 위상 차를 가지는 지연 클럭신호들(DCLK0, DCLK45, DCLK90, DCLK135, DCLK180, DCLK225, DCLK270, DCLK315)을 입력하고 3비트의 선택신호(S)에 응답하여 서로 45도의 위상 차를 가지고 클럭신호들(ICLK0, ICLK0')과 270도의 위상 차를 가지는 2개의 클럭신호들을 선택하여 클럭신호들(ICLK270, ICLK270')을 발생한다.
도8에 나타낸 선택부의 서로 45도의 위상 차를 가지는 2개씩의 클럭신호들((ICLK0, ICLK0'), (ICLK90, ICLK90'), (ICLK180, ICLK180'), (ICLK270, ICLK270'))을 발생하고, 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)사이의 위상 차는 90도이고, 클럭신호들(ICLK0', ICLK90', ICLK180', ICLK270')사이의 위상 차 또한 90도이다.
도8에 나타낸 선택부는 8개의 클럭신호들을 발생하도록 구성되어 있으나, 16개의 클럭신호들을 발생하도록 구성될 수도 있다.
도9는 도3에 나타낸 위상 혼합기의 실시예의 구성을 나타내는 것으로, 위상 혼합 회로들(90-1 ~ 90-4)로 구성되어 있다.
도9에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
위상 혼합 회로들(90-1 ~ 90-4) 각각은 가중치 신호(W)에 응답하여 클럭신호들(ICLK0, ICLK0')의 위상을 혼합하여 출력 클럭신호(OCLK0)를 발생하고, 클럭신호들(ICLK90, ICLK90')의 위상을 혼합하여 출력 클럭신호(OCLK90)를 발생하고, 클럭신호들(ICLK180, ICLK180')의 위상을 혼합하여 출력 클럭신호(OCLK180)를 발생하고, 클럭신호들(ICLKI270, ICLK270')의 위상을 혼합하여 출력 클럭신호(OCLK270)를 발생한다.
도9에 나타낸 위상 혼합 회로들(90-1 ~ 90-4) 각각은 일반적인 위상 혼합 회로로 구성될 수 있다.
도10은 도3에 나타낸 선택신호 발생기의 실시예의 구성을 나타내는 것으로, 카운터(100), 디코더(102) 및 인버터들(I10-1 ~ I10-8)로 구성되어 있다.
도10에 나타낸 선택신호 발생기는 8비트의 선택신호(SCON; s1 ~ s8)를 발생하는 경우의 구성을 나타내는 것이다.
도10에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
카운터(100)는 업 신호(CUP)에 응답하여 업 카운팅을 수행하고 다운 신 호(CDN)에 응답하여 다운 카운팅을 수행하여 3비트의 카운팅 신호(cnt1 ~ cnt3)을 발생한다. 디코더(102)는 3비트의 카운팅 신호(cnt1 ~ cnt3)를 디코딩하여 8비트의 선택신호(SCON; s1 ~ s8)중의 하나의 선택신호를 "하이"레벨로 만든다. 인버터들(I10-1 ~ I10-8)은 8비트의 선택신호(SCON; s1b ~ s8b)를 반전하여 하나의 선택신호를 "로우"레벨로 만든다.
예를 들어 설명하면, 카운터(90)는 업 신호(CUP)에 응답하여 3비트의 카운팅 신호(cnt1 ~ cnt3)를 "000"에서 "111"까지를 카운팅하고 다운 신호(CDN)에 응답하여 카운팅 신호(cnt1 ~ cnt3)를 "111"에서 "000"까지를 카운팅하도록 구성될 수 있다. 디코더(92)는 디코더(82)와 마찬가지로 일반적으로 공개된 디코더로 구성될 수 있다.
도10에 나타낸 선택신호 발생기는 제2위상 차 검출기(24)로부터 출력되는 업 신호(CUP) 및 다운 신호(CDN)를 이용하여 카운팅 신호(cnt1 ~ cnt3)를 발생하도록 구성되어 있지만, 제1위상 차 검출기(10)로부터 출력되는 업 신호(UP) 및 다운 신호(DN)를 이용하여 카운팅 신호(cnt1 ~ cnt3)를 발생하도록 구성될 수도 있다.
그리고, 도10에 나타낸 선택신호 발생기는 별도의 카운터(100)를 사용하여 카운팅 신호(cnt1 ~ cnt3)를 발생하도록 구성되어 있지만, 별도의 카운터(100)를 구비하지 않고 도6의 카운터(60)의 출력신호 또는 도7의 가중치 신호 발생기(74)의 출력신호를 디코더(92)에 의해서 디코딩하여 선택신호들을 발생하도록 구성할 수도 있다.
도11은 도3에 나타낸 지연기의 실시예의 구성을 나타내는 것으로, 선택 기(110), 지연 회로(112), 및 전압 가변기(114)로 구성되고, 지연 회로(112)는 링 형태로 이루어진 8개의 종속 연결된 인버터들(CI1 ~ CI8)로 구성되고, 인버터들(CI1 ~ CI8) 각각은 직렬 연결된 2개의 PMOS트랜지스터들(P1, P2)와 NMOS트랜지스터들(N1, N2)로 구성되어 있다.
도11에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
선택기(110)는 펄스 신호(CLK)가 활성화되면 "로우"레벨의 반전 제어신호들(c0b ~ c315b)과 "하이"레벨의 제어신호들(c0 ~ c315)를 발생하고, 펄스 신호(CLK)가 비활성화되면 선택신호(SCON; s1b ~ s8b)에 응답하여 반전 제어신호들(c0b ~ c315b)중의 하나의 반전 제어신호를 "하이"레벨로 만들고, 제어신호들(c0 ~ c315)중의 하나의 제어신호를 "로우"레벨로 만든다. 이때, 선택신호(SCON; s1b ~ s8b)에 응답하여 "하이"레벨로 천이되는 하나의 반전 제어신호와 "로우"레벨로 천이되는 하나의 제어신호를 발생한다. 예를 들어, 반전 제어신호(c45b)가 "하이"레벨로 천이되면, 제어신호(c45)가 "로우"레벨로 천이된다. 지연 회로(112)의 인버터들(CI1 ~ CI8)은 전압 가변기(114)에 의해서 8개의 지연 클럭신호들(DCLK0 ~ DCLK315)의 지연 시간을 조절하고, 펄스 신호(CLK)가 활성화되는 경우에 "로우"레벨의 반전 제어신호들(c0b ~ c315b)와 "하이"레벨의 제어신호들(c0 ~ c315)에 응답하여 8개의 인버터들(I1 ~ I8) 각각의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N2)가 모두 온되어 전단의 인버터의 출력신호를 지연 시간만큼 지연하여 출력하고, 펄스 신호(CLK)가 비활성화되는 경우에 선택신호(SCON)에 응답하여 "하이"레벨로 천이되는 하나의 반전 제어신호에 응답하여 하나의 인버터의 PMOS트랜지스터(P1)가 오프 되고, "로우"레벨로 천이되는 하나의 제어신호에 다른 하나의 인버터의 NMOS트랜지스터(N2)가 오프되어, 서로 180도의 위상 차를 가지는 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 상승 천이와 다른 하나의 지연 클럭신호의 하강 천이가 이루어지지 않게 된다. 즉, 서로 180도의 위상 차를 가지는 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 하강 천이와 다른 하나의 지연 클럭신호의 상승 천이가 가능하게 되고, 이 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 하강 천이와 다른 하나의 지연 클럭신호의 상승 천이가 이루어지게 되면, 이 2개의 지연 클럭신호들 각각을 지연하여 서로 다른 위상을 가지고 동일한 위상 차를 가지는 나머지 6개의 지연 클럭신호들이 지연 회로(112)에 의해서 발생된다. 전압 가변기(114)는 제어신호(CON1)에 응답하여 지연 회로(112)로 공급되는 전압을 가변한다.
도11에 나타낸 본 발명의 지연기의 인버터들(CI1 ~ CI8)은 전압 가변기(114)로부터 공급되는 전압에 응답하여 8개의 지연 클럭신호들의 지연 시간을 조절하고, 펄스 신호(CLK)가 활성화되면 인버터들(CI1 ~ CI8) 각각은 전단의 인버터로부터 출력되는 지연 클럭신호에 응답하여 지연 시간만큼 지연되고, 펄스 신호(CLK)가 비활성화되면 8개의 지연 클럭신호들중 서로 180도의 위상 차를 가지는 2개의 지연 클럭신호들의 상승 천이(또는 하강 천이)가 전단의 인버터로부터 출력되는 지연 클럭신호의 하강 천이(또는 상승 천이)에 의해서 이루어짐에 의해서 다른 6개의 지연 클럭신호들의 상승 천이 또는 하강 천이가 이루어진다. 따라서, 입력 클럭신호(ECLK)의 하강 천이와 무관하게 8개의 지연 클럭신호들의 천이가 이루어지기 때문에 입력 클럭신호(ECLK)에 타이밍 지터가 발생되어 듀티 사이클이 변화되더라도 8개의 지연 클럭신호들은 입력 클럭신호(ECLK)의 변화와 무관하게 정확하게 50%의 듀티 사이클을 가지게 된다.
도12는 도11에 나타낸 선택기의 실시예의 구성을 나타내는 것으로, 8개의 선택회로들(SEL1 ~ SEL8)로 구성되고, 8개의 선택 회로들(SEL1 ~ SEL8) 각각은 OR게이트(OR)와 인버터(I12)로 구성되어 있다.
도12에 나타낸 선택기의 동작을 설명하면 다음과 같다.
선택 회로들(SEL1 ~ SEL8) 각각의 OR게이트(OR)는 클럭신호(CLK)와 선택신호(SCON; s1b ~ s8b) 각각을 논리합하여 8개의 제어신호들(c180 ~ c315)을 발생한다. 선택 회로들(SEL1 ~ SEL8) 각각의 인버터(I12)는 8개의 제어신호들(c180 ~ c315) 각각을 반전하여 8개의 반전 제어신호들(c0b ~ c135b)을 발생한다.
선택신호(s1b)가 "로우"레벨이고 선택신호들(s2b ~ s8b)이 "하이"레벨인 상태에서 "하이"레벨의 클럭신호(CLK)가 발생되면 "하이"레벨의 제어신호들(c180 ~ c315) 및 "로우"레벨의 반전 제어신호들(c0b ~ c315b)을 발생한다. 선택신호(s1b)가 "로우"레벨이고 선택신호들(s2b ~ s8b)이 "하이"레벨인 상태에서 "로우"레벨의 클럭신호(CLK)가 발생되면 "로우"레벨의 제어신호(c0) 및 "하이"레벨의 반전 제어신호(cOb)를 발생하고, 나머지 제어신호들은 "하이"레벨을 유지하고, 나머지 반전 제어신호들은 "로우"레벨을 유지한다. 즉, "로우"레벨의 클럭신호(CLK)가 발생되면 선택신호에 응답하여 선택된 하나의 제어신호 및 반전 제어신호가 각각 "로우"레벨과 "하이"레벨로 천이한다.
도13은 도11에 나타낸 전압 가변기의 실시예의 구성을 나타내는 것으로, 가 변 전압 발생기(130) 및 증폭기(132)로 구성되어 있다.
도13에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
가변 전압 발생기(130)는 제어신호(CON)에 응답하여 가변하여 가변 전압(Vac)을 발생한다. 증폭기(132)는 가변 전압(Vac)과 공급 전압(Vv)의 전압 차를 증폭하여 공급 전압(Vv)의 레벨을 가변한다.
도13에 나타낸 전압 가변기에 의해서 공급되는 공급 전압(Vv)의 레벨에 따라 도11에 나타낸 지연기의 인버터들의 지연 시간이 가변된다. 공급 전압(Vv)의 레벨이 높은 경우의 인버터들의 지연 시간이 공급 전압(Vv)의 레벨이 낮은 경우의 인버터들의 지연 시간보다 작아지게 된다.
도14는 도11에 나타낸 가변 전압 발생기의 실시예의 구성을 나타내는 것으로, 전압 분배기(140) 및 스위칭부(142)로 구성되고, 전압 분배기(140)는 전원전압(Vcc)과 접지전압사이에 직렬 연결된 저항들(R)로 구성되고, 스위칭부(142)는 인버터들(I9-1 ~ I9-6) 및 CMOS전송 게이트들(T1 ~ T6)로 구성되어 있다.
도14에 나타낸 가변 전압 발생기는 도6에 나타낸 제어신호 발생기로부터 출력되는 제어신호(CON)가 6비트의 신호(c1 ~ c6)로 구성되는 경우의 구성을 나타낸 것이다.
도14에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
전압 분배기(140)는 저항들(R)에 의해서 전압을 분배하여 노드들(a ~ f)을 통하여 분배된 전압들(6Vcc/7, 5Vcc/7, 4Vcc/7, 3Vcc/7, 2Vcc/7, Vcc/7)을 각각 발생한다. 스위칭부(142)는 6비트의 신호(c1 ~ c6)에 응답하여 CMOS전송 게이트들 (T1 ~ T6)중 선택된 하나의 CMOS전송 게이트가 온되어 가변 전압(Vac)을 발생한다.
만일 제어신호(c1 ~ c6)가 "100000"이면 CMOS전송 게이트(T1)가 온되어 노드(a)의 분배된 전압(6Vcc/7)을 가변 전압(Vac)으로 발생한다.
도15는 도11에 나타낸 지연기의 동작을 설명하기 위한 동작 타이밍도로서, 제어신호들(c0)를 제외한 나머지 제어신호들이 모두 "하이"레벨이고, 반전 제어신호(cob)를 제외한 나머지 반전 제어신호들이 모두 "로우"레벨로 고정되고, 서로 45도의 위상 차를 가지는 8개의 클럭신호들이 발생되는 경우의 동작을 나타내는 것이다.
도15에서, 입력 클럭신호(ECLK)의 상승 엣지를 검출하여 펄스 신호(CLK)가 발생되면, 펄스 신호(CLK)에 응답하여 서로 180도의 위상 차를 가지는 제어신호(co)와 반전 제어신호(cob)가 발생된다. 즉, 펄스 신호(CLK)가 "하이"레벨이면 "하이"레벨의 제어신호(co)와 "로우"레벨의 반전 제어신호(cob)가 발생되고, 펄스 신호(CLK)가 "로우"레벨이면 "로우"레벨의 제어신호(co)와 "하이"레벨의 반전 제어신호(cob)가 발생된다. "하이"레벨의 제어신호(co)와 "로우"레벨의 반전 제어신호(cob)가 발생되면 인버터들(CI1 ~ CI8)이 모두 인에이블되고, 이에 따라, 전단의 인버터의 클럭신호를 각각 반전하여 출력한다. 도15에 나타낸 것처럼, "하이"레벨의 펄스 신호(CLK)에 응답하여 인버터들(CI1, CI5) 각각은 상승 천이하는 지연 클럭신호(DCLK0) 및 하강 천이하는 지연 클럭신호(DCLK180)를 발생하고, 이들 지연 클럭신호들(DCLK0, DCLK180)의 천이에 응답하여 다른 지연 클럭신호들(DCLK225, DCLK90, DCLIK315, DCLK45, DCLK270, DCLK135)의 천이가 이루어진다. 반면에, 펄스 신호(CLK)가 "로우"레벨이면 "로우"레벨의 제어신호(co)와 "하이"레벨의 반전 제어신호(cob)가 발생되면, 인버터(CI1)의 PMOS트랜지스터(P1)가 오프되고, 인버터(CI5)의 NMOS트랜지스터(N2)가 오프되어 지연 클럭신호(DCLK0)의 상승 천이와 지연 클럭신호(DCLK180)의 하강 천이가 방지되게 되고, 인버터들(CI1, CI5) 각각은 하강 천이하는 지연 클럭신호(DCLK0) 및 상승 천이하는 지연 클럭신호(DCLK180)를 발생한다. 그리고, 이들 지연 클럭신호들(DCLK0, DCLK180)의 천이에 응답하여 다른 지연 클럭신호들(DCLK225, DCLK90, DCLK315, DCLK45, DCLK270, DCLK135)의 천이가 이루어진다.
따라서, 도11의 입력 클럭신호(ECLK)의 듀티 사이클이 변화되어 하강 엣지가 점선으로 나타낸 바와 같이 변화되더라도 8개의 지연 클럭신호들(CLK0 ~ CLK315)의 듀티 사이클은 정확하게 50%를 가지게 된다.
본 발명의 지연 동기 루프의 지연기는 입력 클럭신호(ECLK)의 상승(또는 하강) 천이에 응답하여 발생되는 펄스 신호(CLK)에 응답하여 적어도 하나의 지연 클럭신호의 천이가 이루어지고, 인버터들이 링 형태로 구성되어 있음으로 인해서 적어도 하나의 지연 클럭신호의 천이에 응답하여 나머지 지연 클럭신호들의 천이가 자동적으로 이루어지게 된다.
도16은 도3에 나타낸 지연기의 다른 실시예의 구성을 나타내는 것으로, 도11의 지연기의 선택기(110), 지연 회로(112) 및 전압 가변기(114)를 선택기(110'), 지연 회로(112') 및 전압 가변기(114')로 대체하여 구성되어 있다. 지연 회로(112)는 도16의 지연 회로(112)의 인버터들(CI1 ~ CI8)중 짝수번째 인버터들(CI2, CI4, CI6, CI8)을 제거하고, 홀수번째 인버터들(CI1, CI3, CI5, CI7)을 링 형태로 연결하여 구성되어 있다.
도16에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
선택기(110')는 펄스 신호(CLK)가 활성화되면 "로우"레벨의 반전 제어신호들(c0b ~ c270b)과 "하이"레벨의 제어신호들(c0 ~ c270)를 발생하고, 펄스 신호(CLK)가 비활성화되면 선택신호(SCON; s1b, s3b, s5b, s7b)에 응답하여 반전 제어신호들(c0b ~ c270b)중의 하나의 반전 제어신호를 "하이"레벨로 만들고, 제어신호들(c0 ~ c270)중의 하나의 제어신호를 "로우"레벨로 만든다. 이때, 선택신호(SCON; s1b, s3b, s5b, s7b)에 응답하여 "하이"레벨로 천이되는 하나의 반전 제어신호와 "로우"레벨로 천이되는 하나의 제어신호를 발생한다. 예를 들어, 반전 제어신호(c0b)가 "하이"레벨로 천이되면, 제어신호(c0)가 "로우"레벨로 천이된다. 지연 회로(112')의 인버터들(CI1 ~ CI7)은 전압 가변기(114')에 의해서 4개의 지연 클럭신호들(DCLK0 ~ DCLK270)의 지연 시간을 조절하고, 펄스 신호(CLK)가 활성화되는 경우에 "로우"레벨의 반전 제어신호들(c0b ~ c270b)와 "하이"레벨의 제어신호들(c0 ~ c270)에 응답하여 4개의 인버터들(CI1 ~ CI7) 각각의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N2)가 모두 온되어 전단의 인버터의 출력신호를 지연 시간만큼 지연하여 출력하고, 펄스 신호(CLK)가 비활성화되는 경우에 선택신호(SCON; s1b, s3b, s5b, s7b)에 응답하여 "하이"레벨로 천이되는 하나의 반전 제어신호에 응답하여 하나의 인버터의 PMOS트랜지스터(P1)가 오프되고, "로우"레벨로 천이되는 하나의 제어신호에 다른 하나의 인버터의 NMOS트랜지스터(N2)가 오프되어, 서로 180도 의 위상 차를 가지는 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 상승 천이와 다른 하나의 지연 클럭신호의 하강 천이가 이루어지지 않게 된다. 즉, 서로 180도의 위상 차를 가지는 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 하강 천이와 다른 하나의 지연 클럭신호의 상승 천이가 가능하게 되고, 이 2개의 지연 클럭신호들중 하나의 지연 클럭신호의 하강 천이과 다른 하나의 지연 클럭신호의 상승 천이가 이루어지게 되면, 이 2개의 지연 클럭신호들 각각을 지연하여 서로 다른 위상을 가지고 동일한 위상 차를 가지는 나머지 2개의 지연 클럭신호들이 지연 회로(112')에 의해서 발생된다. 전압 가변기(114')는 제어신호(CON1)에 응답하여 지연 회로(112')로 공급되는 전압(Vv)을 가변한다.
도시하지는 않았지만, 선택기(110') 및 전압 가변기(114')는 상술한 실시예의 선택기(110) 및 전압 가변기(114)와 유사하게 구성될 수 있다.
도11 및 도16에 나타낸 바와 같이 본 발명의 지연기의 지연 회로는 짝수개의 인버터들을 링 형태로 연결하여 구성하면 된다. 그리고, 짝수개의 인버터들중 하나의 인버터로부터 발생되는 지연 클럭신호의 상승 천이(또는 하강 천이)가 입력 클럭신호(ECLK)의 상승 천이(또는 하강 천이)에 응답하여 이루어지게 되고, 다른 지연 클럭신호들의 상승 천이 또는 하강 천이는 짝수개의 인버터들중 하나의 인버터로부터 발생되는 지연 클럭신호의 상승 천이(또는 하강 천이)에 응답하여 이루어지게 된다. 그리고, 짝수개의 인버터들중 하나의 인버터로부터 발생되는 지연 클럭신호의 하강 천이(또는 상승 천이)가 입력 클럭신호(ECLK)의 하강 천이(또는 상승 천이)에 응답하여 이루어지게 되고, 다른 지연 클럭신호들의 상승 천이 또는 하강 천 이는 짝수개의 인버터들중 하나의 인버터로부터 발생되는 지연 클럭신호의 하강 천이(또는 상승 천이)에 응답하여 이루어지게 된다.
따라서, 입력 클럭신호(ECLK)의 하강 천이(또는 상승 천이)와 무관하게 지연 클럭신호들의 천이가 이루어지기 때문에 입력 클럭신호(ECLK)에 타이밍 지터가 발생되어 듀티 사이클이 변화되더라도 지연 클럭신호들은 안정적이고 정확하게 발생될 수 있다.
상술한 실시예의 지연기들의 지연시간은 인버터들로 공급되는 전압을 가변함에 의해서 가변되도록 구성되어 있으나, 인버터들 각각의 출력라인의 캐패시턴스가 가변되도록 구성될 수도 있다.
또한, 도시하지는 않았지만, 도3의 입력 클럭신호(ECLK)를 분주하여 제1 및 제2위상 검출기들(10, 22)로 인가하기 위하여 분주기를 추가하여 구성하고, 지연 및 궤환 클럭신호들(DCLK, FCLK) 각각을 분주하여 제1 및 제2위상 검출기들(10, 22)로 인가하기 위한 분주기를 추가하여 구성할 수도 있다.
상술한 실시예의 지연 동기 루프는 디지털 지연 동기 루프의 구성을 나타내었으나, 아날로그 지연 동기 루프에도 본 발명의 지연기를 적용하는 것이 가능하다.
도17은 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 것으로, 도3의 제어신호 발생기(12) 및 가변 지연기(14')를 전하 펌프(12') 및 가변 지연기(14")로 대체하여 구성되는 것을 제외하면 도3의 구성과 동일하게 구성되어 있다.
도17의 전하 펌프(12')는 업 신호(UP)에 응답하여 공급 전압(Vv)의 레벨을 상승하고 다운 신호(DN)에 응답하여 공급 전압(Vv)의 레벨을 하강한다. 가변 지연기(14")는 공급 전압(Vv)에 응답하여 지연시간이 가변되고, 펄스 신호(CLK) 및 선택신호(SCON)에 응답하여 펄스 신호(CLK)가 활성화되면 n개의 지연 클럭신호들(DCLK1 ~ DCLKn)중 선택신호(SCON)에 응답하여 선택된 적어도 하나의 지연 클럭신호의 상승 천이(또는 하강 천이)가 이루어지고, 펄스 신호(CLK)가 비활성화되면 선택된 적어도 하나의 지연 클럭신호의 하강 천이(또는 상승 천이)가 이루어지고, 선택되지 않은 나머지 지연 클럭신호들의 상승 천이 또는 하강 천이는 선택된 지연 클럭신호의 천이에 응답하여 이루어진다.
도18은 도17에 나타낸 전하 펌프의 실시예의 구성을 나타내는 것으로, 공급 및 방전 정전류원들(IS1, IS2), PMOS트랜지스터(P3), 및 NMOS트랜지스터(N3)로 구성되어 있다.
도18에 나타낸 전하 펌프의 동작을 설명하면 다음과 같다.
"로우"레벨의 반전 업 신호(UPB)가 인가되면, PMOS트랜지스터(P3)가 온되어 공급 정전류원(IS1)의 전류가 PMOS트랜지스터(P3)를 통하여 출력단으로 공급되어 공급 전압(Vv)의 레벨을 상승한다. 반면에, "하이"레벨의 다운 신호(DN)가 인가되면, NMOS트랜지스터(N3)가 온되어 출력단으로부터의 전류가 NMOS트랜지스터(N3)를 통하여 방전되어 방전 정전류원(IS2)으로 흐르게 되어 공급 전압(Vv)의 레벨을 하강한다. 그리고, 록 상태에서 "로우"레벨의 반전 업 신호(UPB) 및 "하이"레벨의 다운 신호(DN)가 인가되면, PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)가 모두 온되 어 공급 정전류원(IS1)으로부터 출력단으로 공급되는 전류의 양과 출력단으로부터 방전 정전류원(IS2)으로 방전되는 전류의 양이 동일하게 되어 공급 전압(Vv)의 레벨이 그대로 유지된다.
도19는 도17에 나타낸 가변 지연기의 실시예의 구성을 나타내는 것으로, 도11의 가변 지연기의 전압 가변기(114)를 제거하여 구성되어 있다.
도19의 구성들 각각의 기능은 도11의 기능 설명을 참고로 하면 쉽게 이해될 것이므로 생략하기로 한다.
도17에 나타낸 지연 동기 루프는 아날로그 지연 동기 루프를 나타내는 것으로, 상술한 바와 같은 본 발명의 지연 동기 루프의 지연기는 디지털 지연 동기 루프 및 아날로그 지연 동기 루프에 모두 적용이 가능하다.
도20은 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(200), 병직렬 변환회로(202), 데이터 출력버퍼(204), 지연 동기 루프(206), 출력 데이터 스트로우브 신호 발생회로(208), 및 출력 데이터 스트로우브 신호 버퍼(210)로 구성되어 있다.
도20에 나타낸 반도체 메모리 장치는 버스트 길이가 4로 동작하는 장치로서, 4개의 출력 데이터 스트로우브 신호들(DQS1 ~ DQS4)에 응답하여 4비트씩의 출력 데이터(DQ1 ~ DQ4)를 발생하는 장치를 나타낸 것이다.
도20에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(200)는 리드 동작시에 16비트의 데이터를 출력한다. 병직렬 변환회로(102)는 16비트의 병렬 데이터를 4비트의 직렬 데이터로 변환하여 출력 한다. 데이터 출력버퍼(204)는 데이터 스트로우브 신호(DQS1 ~ DQS4) 각각에 응답하여 4비트의 직렬 데이터를 출력 데이터(DQ1 ~ DQ4)로 순차적으로 출력한다. 지연 동기 루프(206)는 장치 외부로부터 인가되는 입력 클럭신호(ECLK)를 입력하여 4개의 출력 클럭신호들(OCLK0, OCLK90, OCLK180, OCLK270)을 발생한다. 출력 데이터 스트로우브 신호 발생회로(208)는 4개의 출력 클럭신호들(OCLK0, OCLK90, OCLK180, OCLK270)을 2개씩 조합하여 4개의 데이터 스트로우브 신호(DQS1 ~ DQS4)를 발생한다. 예를 들면, 출력 클럭신호들(OCLK0, OCLK270)을 논리곱하여 데이터 스트로우브 신호(DQS1)를 발생하고, 출력 클럭신호들(OCLK0, OCLK90)을 논리곱하여 데이터 스트로우브 신호(DQS1)를, 출력 클럭신호들(OCLK90, OCLK180)을 논리곱하여 데이터 스트로우브 신호(DQS2)를, 출력 클럭신호들(OCLK180, OCLK270)을 논리곱하여 데이터 스트로우브 신호(DQS3)를 발생한다. 출력 데이터 스트로우브 신호 버퍼(210)는 4개의 출력 데이터 스트로우브 신호(DQS1 ~ DQS4)를 버퍼하여 출력 데이터 스트로우브 신호(DQSO1 ~ DQSO4)를 발생한다.
즉, 본 발명의 지연 동기 루프는 도20과 같은 반도체 메모리 장치에 적용되어 입력 클럭신호(CLK)가 변화하더라도 정확하게 90도 위상 차를 가지는 4개의 출력 클럭신호들을 발생하고, 4개의 출력 클럭신호들을 조합하여 안정된 4개의 데이터 스트로우브 신호를 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
본 발명의 지연 동기 루프는 입력 클럭신호가 변화하더라도 정확하게 50%의 듀티 사이클을 가지는 복수개의 클럭신호들을 발생하는 것이 가능하다.
또한, 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치는 복수개의 클럭신호들이 정확하게 발생됨으로 인해서 동작의 신뢰성이 향상된다.

Claims (26)

  1. 입력 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 입력 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 제1제어신호를 가변하는 제1제어부; 및
    링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 입력 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 지연 동기 루프는
    짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제2제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부; 및
    상기 제2제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 추가적으로 구비하는 것을 특징으로 하는 지연 동기 루프.
  3. 제1항에 있어서, 상기 제1제어부는
    상기 입력 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 입력 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기;
    상기 제1업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제1제어신호를 감소하는 제1제어신호 발생기; 및
    상기 입력 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  4. 제2항에 있어서, 상기 제2제어부는
    상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부;
    상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 입력 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기;
    상기 제2업 신호에 응답하여 상기 제2제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제2제어신호를 감소하고, 상기 제2제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제2제어신호중의 나머지 비트를 제2선택신호로 발생하는 제2제어신호 발생기; 및
    상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  5. 제4항에 있어서, 상기 선택 및 위상 혼합부는
    상기 제2선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기; 및
    상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  6. 제4항에 있어서, 상기 지연기는
    상기 제1제어신호에 응답하여 공급 전압의 레벨을 가변하는 전압 가변기;
    상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제3제어신호들중의 하나의 제3제어신호와 짝수개의 반전 제3제어신호들중의 하나의 반전 제3제어신호를 선택하는 제2선택기; 및
    상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제3제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제3제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 하는 지연 동기 루프.
  7. 제6항에 있어서, 상기 전압 가변기는
    전원전압과 접지전압사이에 직렬 연결된 복수개의 저항들을 구비하고, 복수개의 분배된 전압들을 발생하는 전압 분배기;
    상기 제1제어신호에 응답하여 상기 복수개의 분배된 전압들중 하나의 분배된 전압을 선택하여 출력하는 제3선택기; 및
    상기 제3선택기로부터 출력되는 전압과 상기 공급 전압의 차를 증폭하여 상기 공급 전압을 발생하는 증폭기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  8. 입력 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위 상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 입력 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 공급 전압의 레벨을 가변하는 제1제어부; 및
    링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 공급 전압에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 입력 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  9. 제8항에 있어서, 상기 지연 동기 루프는
    짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제1제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부; 및
    상기 제1제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상 을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 추가적으로 구비하는 것을 특징으로 하는 지연 동기 루프.
  10. 제8항에 있어서, 상기 제1제어부는
    상기 입력 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 입력 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기;
    상기 제1업 신호에 응답하여 상기 공급 전압의 레벨을 높이고, 상기 제2다운 신호에 응답하여 상기 공급 전압의 레벨을 낮추는 전하 펌프; 및
    상기 입력 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  11. 제9항에 있어서, 상기 제2제어부는
    상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부;
    상기 입력 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 입력 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기;
    상기 제2업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제1제어신호를 감소하고, 상기 제1제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제1제어신호중의 나머지 비트를 제2선택신호로 발생하는 제1제어신호 발생기; 및
    상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  12. 제11항에 있어서, 상기 선택 및 위상 혼합부는
    상기 제2선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기; 및
    상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  13. 제12항에 있어서, 상기 지연기는
    상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제2제어신호들중의 하나의 제2제어신호와 짝수개의 반전 제2제어신호들중의 하나의 반전 제2제어신호를 선택하는 제2선택기; 및
    상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제2제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제2제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 하는 지연 동기 루프.
  14. 라이트 동작시에 병렬 데이터를 저장하고, 리드 동작시에 상기 병렬 데이터를 출력하는 메모리 셀 어레이;
    상기 리드 동작시에 상기 병렬 데이터를 직렬로 변환하여 직렬 데이터를 발생하는 병직렬 변환기;
    복수개의 출력 데이터 스트로우브 신호 각각에 응답하여 상기 직렬 데이터를 버퍼하여 외부로 출력하는 데이터 출력 버퍼;
    외부 클럭신호를 입력하여 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프; 및
    상기 복수개의 출력 클럭신호들을 조합하여 상기 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고,
    상기 지연 동기 루프는
    상기 외부 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호 의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 외부 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 제1제어신호를 가변하는 제1제어부와, 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 외부 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지연기를 구비하는 주기 동기부; 및
    짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제2제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부와, 상기 제2제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 보상 지연 시간은
    상기 데이터 출력 버퍼의 지연 시간인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제1제어부는
    상기 외부 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 외부 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 외부 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기;
    상기 제1업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제1제어신호를 감소하는 제1제어신호 발생기; 및
    상기 외부 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 제2제어부는
    상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부;
    상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 외부 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 외부 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기;
    상기 제2업 신호에 응답하여 상기 제2제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제2제어신호를 감소하고, 상기 제2제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제2제어신호중의 나머지 비트를 제2선택신호로 발생하는 제2제어신호 발생기; 및
    상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 선택 및 위상 혼합부는
    상기 제2선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기; 및
    상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 지연기는
    상기 제1제어신호에 응답하여 공급 전압의 레벨을 가변하는 전압 가변기;
    상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제3제어신호들중의 하나의 제3제어신호와 짝수개의 반전 제3제어신호들중의 하나의 반전 제3제어신호를 선택하는 제2선택기; 및
    상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제3제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제3제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 전압 가변기는
    전원전압과 접지전압사이에 직렬 연결된 복수개의 저항들을 구비하고, 복수개의 분배된 전압들을 발생하는 전압 분배기;
    상기 제1제어신호에 응답하여 상기 복수개의 분배된 전압들중 하나의 분배된 전압을 선택하여 출력하는 제3선택기; 및
    상기 제3선택기로부터 출력되는 전압과 상기 공급 전압의 차를 증폭하여 상기 공급 전압을 발생하는 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 라이트 동작시에 병렬 데이터를 저장하고, 리드 동작시에 상기 병렬 데이터 를 출력하는 메모리 셀 어레이;
    상기 리드 동작시에 상기 병렬 데이터를 직렬로 변환하여 직렬 데이터를 발생하는 병직렬 변환기;
    복수개의 출력 데이터 스트로우브 신호 각각에 응답하여 상기 직렬 데이터를 버퍼하여 외부로 출력하는 데이터 출력 버퍼;
    외부 클럭신호를 입력하여 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프; 및
    상기 복수개의 출력 클럭신호들을 조합하여 상기 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고,
    상기 지연 동기 루프는
    상기 외부 클럭신호와 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여 제1업 신호 및 제1다운 신호를 발생하고, 상기 외부 클럭신호의 상승 엣지와 하강 엣지중의 하나의 엣지를 검출하여 펄스 신호를 발생하고, 상기 제1업 신호 및 상기 제1다운 신호에 응답하여 공급 전압의 레벨을 가변하는 제1제어부와, 링 형태로 종속 연결된 짝수개의 지연 셀들을 구비하고, 상기 공급 전압에 응답하여 상기 짝수개의 지연 셀들의 지연 시간이 가변되어 상기 외부 클럭신호의 주기와 동일한 주기를 가지는 짝수개의 지연 클럭신호들을 발생하고, 짝수개의 제1선택신호들중 활성화된 하나의 제1선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중의 적어도 하나의 지연 클럭신호의 천이가 제어되고 나머지 지연 클럭신호들의 천이가 상기 적어도 하나의 지연 클럭신호의 천이에 응답하여 천이되는 지 연기를 구비하는 주기 동기부; 및
    짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 제2업 신호 및 제2다운 신호를 발생하고, 상기 제2업 신호 및 상기 제2다운 신호에 응답하여 제1제어신호를 가변하고, 상기 짝수개의 제1선택신호들을 발생하는 제2제어부와, 상기 제1제어신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하고, 선택된 2개씩의 지연 클럭신호들사이의 위상을 혼합하여 짝수개의 출력 클럭신호들을 발생하는 선택 및 위상 혼합부를 구비하는 지연 동기부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 보상 지연 시간은
    상기 데이터 출력 버퍼의 지연 시간인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제21항에 있어서, 상기 제1제어부는
    상기 외부 클럭신호와 상기 짝수개의 지연 클럭신호들중의 하나의 지연 클럭신호의 위상을 비교하여, 상기 외부 클럭신호의 위상이 상기 하나의 지연 클럭신호의 위상보다 앞서면 상기 제1업 신호를 발생하고, 상기 하나의 지연 클럭신호의 위상이 상기 외부 클럭신호의 위상보다 앞서면 상기 제1다운 신호를 발생하는 위상 검출기;
    상기 제1업 신호에 응답하여 상기 공급 전압의 레벨을 높이고, 상기 제2다운 신호에 응답하여 상기 공급 전압의 레벨을 낮추는 전하 펌프; 및
    상기 외부 클럭신호의 상승 엣지와 하강 엣지중 하나의 엣지를 검출하여 상기 펄스 신호를 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제21항에 있어서, 상기 제2제어부는
    상기 짝수개의 출력 클럭신호들중 하나의 출력 클럭신호를 보상 지연 시간만큼 지연하여 지연된 출력 클럭신호를 발생하는 보상 지연부;
    상기 외부 클럭신호와 상기 지연된 출력 클럭신호의 위상을 비교하여 상기 외부 클럭신호의 위상이 상기 지연된 출력 클럭신호의 위상보다 앞서면 상기 제2업 신호를 발생하고, 상기 지연된 출력 클럭신호의 위상이 상기 외부 클럭신호의 위상보다 앞서면 상기 제2다운 신호를 발생하는 위상 검출기;
    상기 제2업 신호에 응답하여 상기 제1제어신호를 증가하고, 상기 제2다운 신호에 응답하여 상기 제1제어신호를 감소하고, 상기 제1제어신호중의 일부 비트를 가중치 신호로 발생하고, 상기 제1제어신호중의 나머지 비트를 제2선택신호로 발생하는 제1제어신호 발생기; 및
    상기 제2업 신호 및 상기 제2다운 신호에 응답하여 상기 짝수개의 제1선택신호들중의 하나의 선택신호를 활성화하는 제1선택신호 발생기를 구비하는 것을 특징 으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 선택 및 위상 혼합부는
    상기 제2선택신호에 응답하여 상기 짝수개의 지연 클럭신호들중 대응하는 2개씩의 지연 클럭신호들을 선택하여 출력하는 제1선택기; 및
    상기 제1선택기로부터 출력되는 대응하는 2개씩의 지연 클럭신호들의 위상을 혼합하여 상기 짝수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 지연기는
    상기 짝수개의 제1선택신호들과 상기 펄스 신호에 응답하여 짝수개의 제2제어신호들중의 하나의 제2제어신호와 짝수개의 반전 제2제어신호들중의 하나의 반전 제2제어신호를 선택하는 제2선택기; 및
    상기 지연 셀들 각각이 인버터를 구비하고, 상기 인버터들 각각이 상기 공급 전압과 접지전압사이에 직렬 연결된 제1 및 제2풀업 트랜지스터들과 제1 및 제2풀다운 트랜지스터들을 구비하고, 상기 인버터들 각각의 상기 제1풀업 트랜지스터들 각각의 게이트로 상기 짝수개의 반전 제2제어신호들 각각이 인가되고, 상기 인버터들 각각의 제2풀다운 트랜지스터들 각각의 게이트로 상기 짝수개의 제2제어신호들이 인가되는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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