JP4237211B2 - 遅延同期ループ装置 - Google Patents
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Description
(レベル変動)∝(消費電流)
11 入力バッファ
12 位相検知器
13 カウンタ(アップダウンカウンタ)
14 選択回路
15 微調整遅延回路(位相インタポレータ)
16 マルチプレクサ
17 マルチプレクサ(データマルチプレクサ・バッファ)
18 ダミー回路
90、90A セレクタ
91 モード判定回路
92 マルチプレクサ(MUX・sel)
93 デューティ比検出回路
95 バッファ・スイッチ
101〜115 インバータ
111〜147 NAND回路
151〜181 NOR回路
201〜218、233、234 インバータ
221〜232 トライステートインバータ
241、242、243、244 OR回路
901、902、905、905 マルチプレクサ
903、904 AND回路
911 D型フリップフロップ
921、922 マルチプレクサ
923 SRフルフリップフロップ
931 チャージポンプ
932 比較器(正転バッファ)
I0 入力信号
I1〜I12 第1の遅延回路列の各段の出力
O0 出力信号
O1〜O12 第2の遅延回路列の各段の出力
Claims (14)
- 入力クロック信号に同期した内部クロック信号を生成する遅延同期ループ装置において、
前記入力クロック信号の立ち上がりと前記内部クロック信号の立ち上がりの位相を比較する第1の位相検知回路と、
前記入力クロック信号の立ち下がりと前記内部クロック信号の立ち下がりの位相を比較する第2の位相検知回路と、
前記第1及び第2の位相検知回路での位相比較結果により、遅延が可変される第1及び第2の可変遅延回路と、
を備え、
前記第1及び第2の可変遅延回路からの出力を多重して得られる前記内部クロック信号の立ち上がりと立ち下がりがそれぞれ独立に調整自在とされ、
クロック周期と初期遅延量を比較判定するモード判定回路と、
前記モード判定回路でのモード判定結果に基づき、前記第1及び第2の位相検知回路の位相比較結果を、前記第1及び第2の可変遅延回路のいずれの制御に用いるか選択する第1の選択回路と、
前記第1及び第2の可変遅延回路から出力される信号を多重して前記内部クロック信号を生成するにあたり、前記モード判定結果に基づき、前記第1及び第2の可変遅延回路からそれぞれ出力される信号の立ち上がりと立ち下がりを、前記内部クロック信号の立ち上がりと立ち下がりのいずれに用いるか切替える第2の選択回路と、
を備えている、ことを特徴とする遅延同期ループ装置。 - 入力クロック信号に同期した内部クロック信号を生成する遅延同期ループ装置において、
前記入力クロック信号の立ち上がりと前記内部クロック信号の立ち上がりの位相を比較する第1の位相検知回路と、
前記入力クロック信号の立ち下がりと前記内部クロック信号の立ち下がりの位相を比較する第2の位相検知回路と、
前記第1及び第2の位相検知回路での位相比較結果により、遅延が可変される第1及び第2の可変遅延回路と、
を備え、
前記第1及び第2の可変遅延回路からの出力を多重して得られる前記内部クロック信号の立ち上がりと立ち下がりがそれぞれ独立に調整自在とされ、
クロック周期と初期遅延量を比較判定するモード判定回路をさらに備え、
前記第1の位相検知回路が、前記モード判定結果により、前記内部クロック信号の立ち上がりと前記入力クロック信号の立ち下がりの位相と比較するよう変更する手段を備え、
前記第2の位相比較回路が、前記モード判定結果により、前記内部クロック信号の立ち下がりと前記基準クロック信号の立ち上がりの位相とを比較するよう変更する手段を備え、
前記モード判定結果により、前記内部クロックの位相を反転する手段を備えている、ことを特徴とする遅延同期ループ装置。 - 前記第1、第2の位相検知回路のうちの少なくとも1つを、前記内部クロック信号のデューティ比を検出する回路で構成してなる、ことを特徴とする請求項1記載の遅延同期ループ装置。
- 前記内部クロック信号のデューティ比を検出する回路と、
前記モード判定結果と、入力されるデューティ比検出イネーブル信号とにより制御され、前記第1、第2位相検知回路および前記デューティ比検出回路による判定結果を、前記第1及び第2の可変遅延回路のいずれの制御に用いるかを選択するセレクタ回路と、
を備えている、ことを特徴とする請求項1記載の遅延同期ループ装置。 - 入力信号を入力し入力信号の立ち上がり及び立ち下がりのタイミングを可変に遅延させて出力する可変遅延回路と、
前記可変遅延回路で遅延された信号の立ち上がりと立ち下がりでパルス幅が規定される出力信号を出力する多重化回路と、
前記入力信号の立ち上がり及び立ち下がりと、前記出力信号の立ち上がり及び立ち下がりの位相をそれぞれ比較し、それぞれの前記位相比較結果に基づき、前記可変遅延回路の遅延時間を可変に制御する制御回路と、
を備え、
前記多重化回路は、動作モードを制御する制御信号に基づき、前記可変遅延回路から出力される信号の立ち上がりと立ち下がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、あるいは、前記可変遅延回路から出力される信号の立ち下がりと立ち上がりに基づき、前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、を切替制御する回路を備え、
前記制御回路は、前記制御信号に基づき、前記入力信号の立ち上がりと前記出力信号の立ち上がりの位相比較結果と、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、前記可変遅延回路における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させるか、あるいは、前記入力信号の立ち上がりと前記出力信号の立ち上がり、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、前記可変遅延回路における出力信号の立ち下がりのタイミングと立ち上がりのタイミングの遅延量をそれぞれ可変させるように切替制御する回路を備えている、ことを特徴とする遅延同期ループ装置。 - 入力信号を入力し入力信号の立ち上がり及び立ち下がりのタイミングを可変に遅延させて出力する可変遅延回路と、
前記可変遅延回路で遅延された信号の立ち上がりと立ち下がりでパルス幅が規定される出力信号を出力する多重化回路と、
前記入力信号の立ち上がり及び立ち下がりと、前記出力信号の立ち上がり及び立ち下がりの位相をそれぞれ比較し、それぞれの前記位相比較結果に基づき、前記可変遅延回路の遅延時間を可変に制御する制御回路と、
前記出力信号のデューティ比を検出しデューティ比検出信号を出力するデューティ比検出回路と、
を備え、
前記多重化回路は、動作モードを制御する制御信号に基づき、前記可変遅延回路から出力される信号の立ち上がりと立ち下がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、あるいは、前記可変遅延回路から出力される信号の立ち下がりと立ち上がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、を切替制御する回路を備え、
前記制御回路は、前記入力信号の立ち上がりと前記出力信号の立ち上がりの第1の位相比較結果と、前記入力信号の立ち下がりと前記出力信号の立ち下がりの第2の位相比較結果と、前記デューティ比検出信号のうち、前記制御信号に基づき、2つを選択出力する選択回路を備え、
前記選択された2つの信号に基づき、前記可変遅延回路における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させる、ことを特徴とする遅延同期ループ装置。 - 前記選択回路は、入力されるデューティ比検出イネーブル信号が非活性状態のときは、動作モードを制御するモード判定信号に基づき、前記可変遅延回路における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ、前記第1の位相比較結果と前記第2の位相比較結果、又は、前記第2の位相比較結果と前記第1の位相比較結果にしたがって可変させるように制御し、
前記デューティ比検出イネーブル信号が活性状態のときは、前記モード判定信号に基づき、前記可変遅延回路における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ、前記第1の位相比較結果と前記デューティ比検出信号、又は、前記デューティ比検出信号と前記第1の位相比較結果にしたがって可変させることを特徴とする請求項6記載の遅延同期ループ装置。 - 遅延時間が可変とされ、入力クロック信号の立ち上がりを遅延させた信号を出力する第1の遅延回路と、
遅延時間が可変とされ、入力クロック信号の立ち下がりを遅延させた信号を出力する第2の遅延回路と、
前記第1の遅延回路から出力される信号を入力し位相を微調整して信号を出力する第3の遅延回路と、
前記第2の遅延回路から出力される信号を入力し位相を微調整して信号を出力する第4の遅延回路と、
前記第3の遅延回路の出力信号と前記第4の遅延回路の出力信号とを入力して多重化し1本の出力クロック信号を出力するにあたり、入力されたモード判定信号にしたがって、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち上がりと立ち下がりのタイミングが規定される出力クロック信号を出力するか、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち下がりと立ち上がりのタイミングが規定される出力クロック信号を出力する多重化回路と、
前記出力クロック信号の遷移に基づき、帰還クロック信号を出力する遅延調整用のダミー回路と、
前記入力クロック信号と前記帰還クロック信号との立ち上がりエッジの位相を比較し第1の位相比較結果を出力する第1の位相検知回路と、
入力クロック信号と前記帰還クロック信号との立ち下がりエッジの位相を比較し第2の位相比較結果を出力する第2の位相検知回路と、
第1のカウンタと、
第2のカウンタと、
前記第1、第2の位相検知回路から出力される第1、第2の位相比較結果を入力し、入力されるモード判定信号の値にしたがって、前記第1の位相比較結果を前記第1のカウンタに供給し前記第2の位相比較結果を前記第2のカウンタに供給するか、あるいは、前記第2の位相比較結果を前記第1のカウンタに供給し前記第1の位相比較結果を前記第2のカウンタに供給する、ように切替制御するセレクタ回路と、
前記第1のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第1の選択回路と、
前記第2のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第2の選択回路と、
を備えている、ことを特徴とする遅延同期ループ装置。 - 遅延時間が可変とされ、入力クロック信号の立ち上がりを遅延させた信号を出力する第1の遅延回路と、
遅延時間が可変とされ、入力クロック信号の立ち下がりを遅延させた信号を出力する第2の遅延回路と、
前記第1の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第3の遅延回路と、
前記第2の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第4の遅延回路と、
前記第3の遅延回路の出力信号と前記第4の遅延回路の出力信号とを入力して多重化し1本の出力クロック信号を出力するにあたり、入力されたモード判定信号にしたがって、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち上がりと立ち下がりのタイミングが規定される出力クロック信号を出力するか、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち下がりと立ち上がりのタイミングが規定される出力クロック信号を出力する多重化回路と、
前記出力クロック信号の遷移に基づき、帰還クロック信号を出力する遅延調整用のダミー回路と、
前記入力クロック信号と前記帰還クロック信号との立ち上がりエッジの位相を比較し第1の位相比較結果を出力する第1の位相検知回路と、
入力クロック信号と前記帰還クロック信号との立ち下がりエッジの位相を比較し第2の位相比較結果を出力する第2の位相検知回路と、
第1のカウンタと、
第2のカウンタと、
前記第1のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第1の選択回路と、
前記第2のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第2の選択回路と、
前記帰還クロック信号を入力してデューティ比を検出し、デューティ比検出信号を出力するデューティ比検出回路と、
前記第1、第2の位相検知回路から出力される第1、第2の位相比較結果を入力し、前記モード判定信号の値にしたがって、前記第1及び第2の位相比較結果のうち、一方を第1の出力から出力し、他方を第2の出力から出力する切替回路と、前記デューティ比検出回路がイネーブル状態を示す制御信号、前記モード判定信号に基づき、前記切替回路の前記第1の出力と前記デューティ比検出回路からのデューティ比検出信号の一方を前記第1のカウンタに出力するマルチプレクサと、前記デューティ比検出回路がイネーブル状態を示す制御信号、前記モード判定信号に基づき、前記切替回路の前記第2の出力と前記デューティ比検出回路からのデューティ比検出信号の一方を前記第2のカウンタに出力するマルチプレクサと、を有するセレクタ回路と、
を備えている、ことを特徴とする遅延同期ループ装置。 - 前記第1、第2の位相検知回路から出力される前記第1の位相比較結果、及び/又は、前記第2の位相比較結果に基づき、動作モードを判定し、前記モード判定信号の値を確定して出力するモード判定回路を備えている、ことを特徴とする請求項8又は9記載の遅延同期ループ装置。
- 遅延時間が可変とされ、入力クロック信号の立ち上がりを遅延させた信号を出力する第1の遅延回路と、
遅延時間が可変とされ、入力クロック信号の立ち下がりを遅延させた信号を出力する第2の遅延回路と、
前記第1の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第3の遅延回路と、
前記第2の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第4の遅延回路と、
前記第3の遅延回路の出力信号と前記第4の遅延回路の出力信号とを入力して多重化し1本の出力クロック信号を出力するにあたり、入力されたモード判定信号にしたがって、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち上がりと立ち下がりのタイミングが規定される出力クロック信号を出力するか、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち下がりと立ち上がりのタイミングが規定される出力クロック信号を出力する多重化回路と、
前記出力クロック信号の遷移に基づき、帰還クロック信号を出力する遅延調整用のダミー回路と、
前記入力クロック信号と前記帰還クロック信号との立ち上がりエッジの位相を比較し第1の位相比較結果を出力する第1の位相検知回路と、
前期帰還クロック信号を入力してデューティ比を検出し、デューティ比検出信号を出力するデューティ比検出回路を備え、
第1のカウンタと、
第2のカウンタと、
前記第1のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第1の選択回路と、
前記第2のカウンタでのカウント出力に基づき、前記第2の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第2の選択回路と、
前記第1の位相検知回路から出力される第1の位相比較結果と、前記デューティ比検出回路からのデューティ比検出信号を入力し、前記モード判定信号の値にしたがって、前記第1の位相比較結果と前記第1のカウンタに出力し前記デューティ比検出信号を前記第2のカウンタに出力するか、前記第1の位相比較結果と前記第2のカウンタに出力し前記デューティ比検出信号を前記第1のカウンタに出力するセレクタ回路と、
を備えている、ことを特徴とする遅延同期ループ装置。 - 前記第1の位相検知回路から出力される前記第1の位相比較結果に基づき、動作モードを判定し、前記モード判定信号の値を確定して出力するモード判定回路を備えている、ことを特徴とする請求項11記載の遅延同期ループ装置。
- 遅延時間が可変とされ、入力クロック信号の立ち上がりを遅延させた信号を出力する第1の遅延回路と、
遅延時間が可変とされ、入力クロック信号の立ち下がりを遅延させた信号を出力する第2の遅延回路と、
前記第1の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第3の遅延回路と、
前記第2の遅延回路から出力される信号を入力し位相を微調整した信号を出力する第4の遅延回路と、
前記第3の遅延回路の出力信号と前記第4の遅延回路の出力信号とを入力して多重化し1本の出力クロック信号を出力するにあたり、入力されたモード判定信号にしたがって、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち上がりと立ち下がりのタイミングが規定される出力クロック信号を出力するか、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち下がりと立ち上がりのタイミングが規定される出力クロック信号を出力する多重化回路と、
前記出力クロック信号の遷移に基づき、前記出力クロック信号と位相が同相及び逆相の帰還クロック信号を生成し、前記モード判定信号に基づき、一方を選択出力する遅延調整用のダミー回路と、
前記入力クロック信号と前記帰還クロック信号の立ち上がりエッジの位相を比較し、正転及び反転の位相比較結果を出力し、モード判定信号に基づき、正転及び反転の位相比較結果の一方を第1の位相比較結果として出力する第1の位相検知回路と、
前記入力クロック信号と前記帰還クロック信号の立ち下がりエッジの位相を比較し、正転及び反転の位相比較結果を出力し、前記モード判定信号に基づき、正転及び反転の位相比較結果の一方を第2の位相比較結果として出力する第1の位相検知回路と、
前記第1の位相比較結果を計数する第1のカウンタと、
前記第1の位相比較結果を計数する第2のカウンタと、
前記第1のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第1の選択回路と、
前記第2のカウンタでのカウント出力に基づき、前記第1の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第2の選択回路と、
を備えている、ことを特徴とする遅延同期ループ装置。 - 前記第1、第2の位相検知回路から出力される前記第1の位相比較結果、及び/又は、前記第2の位相比較結果に基づき、動作モードを判定し、前記モード判定信号の値を確定して出力するモード判定回路を備えている、ことを特徴とする請求項13記載の遅延同期ループ装置。
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