CN101102109A - 延迟锁定环、半导体存储器件、及延迟时钟信号生成方法 - Google Patents

延迟锁定环、半导体存储器件、及延迟时钟信号生成方法 Download PDF

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CN101102109A CNA2007101278279A CN200710127827A CN101102109A CN 101102109 A CN101102109 A CN 101102109A CN A2007101278279 A CNA2007101278279 A CN A2007101278279A CN 200710127827 A CN200710127827 A CN 200710127827A CN 101102109 A CN101102109 A CN 101102109A
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Abstract

一种延迟锁定环，可以包括周期锁定环部分。该周期锁定环部分可以包括延迟。该延迟可以包括以环的形式相互连接的、被配置来生成偶数个延迟时钟信号的偶数个延迟单元。配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变，以及配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。

Description

延迟锁定环、半导体存储器件、及延迟时钟信号生成方法
技术领域
本发明的示例实施例涉及延迟锁定环，例如可以生成具有不同相位的多个时钟信号的延迟锁定环，包含其的半导体存储器件，和/或生成具有不同相位的多个延迟时钟信号的方法。
背景技术
延迟锁定环可以用于诸如控制器件和/或半导体存储器件等器件，用来生成具有不同相位的多个时钟信号。每个器件可以利用从延迟锁定环生成的多个时钟信号，生成频率比外部时钟信号高的内部时钟信号，并且可以响应于内部时钟信号输出数据。
图1为显示常规延迟锁定环的方框图。图1的延迟锁定环可以包括周期锁定环部分PL和/或延迟锁定环部分DL。周期锁定环部分PL可以包括：第一相差检测器10、控制信号生成器12、和/或延迟14。延迟锁定环部分DL可以包括：选择部分16、混相器20、选择与权重信号生成器22、第二相差检测器24、和/或延迟补偿器26。
以下解释图1的常规延迟锁定环的组件的功能。
周期锁定环部分PL可以接收输入时钟信号ECLK，以生成n个延迟时钟信号DCLK1至DCLKn(DCLK)，在其间具有相同的相位差，但是有不同的相位。例如，n个延迟时钟信号DCLK1至DCLKn(DCLK)中的每一个可以与其他的每一个不同相，但是n个延迟时钟信号DCLK1至DCLKn(DCLK)之间的相位差可以为恒定。周期锁定环部分PL可以调整n个延迟时钟信号DCLK1至DCLKn(DCLK)的周期，使之与输入时钟信号ECLK的周期相同。延迟锁定环部分DL可以接收输入时钟信号ECLK和/或n个延迟时钟信号DCLK1至DCLKn(DCLK)，以生成k个输出时钟信号OCLK1至OCLKk(OCKL)，在其间具有相同的相位差，但是有不同的相位。延迟锁定环部分DL可以调整通过延迟k个输出时钟信号OCLK1至OCLKk中的一个输出时钟信号(OCLK)而生成的延迟输出时钟信号OCKL′的相位，使之与输入时钟信号ECLK的相位相同。
第一相差检测器10可以检测输入时钟信号ECLK与n个延迟时钟信号DCLK1至DCLKn(DCLK)中的一个延迟时钟信号(DCLK)之间的相差，以生成第一向上与向下信号UP与DN。例如，如果输入时钟信号ECLK的相位先于延迟时钟信号(DCLK)的相位，则第一相差检测器10可以生成第一向上信号UP；和/或如果延迟时钟信号(DCLK)的相位先于输入时钟信号ECLK的相位，则第一相差检测器10可以生成第一向下信号DN。响应于第一向上与向下信号UP与DN，控制信号生成器12可以改变控制信号CON。例如，响应于第一向上信号UP，控制信号生成器12可以向上计数信号CON；和/或响应于第一向下信号DN，控制信号生成器12可以向下计数信号CON。利用响应于控制信号CON调整的延迟时间，延迟14可以生成n个延迟时钟信号DCLK1至DCLKn(DCLK)，在其间具有相同的相位差，但是有不同的相位。选择部分16可以接收n个延迟时钟信号DCLK1至DCLKn(DCLK)，以生成相互对应的k个第一时钟信号ICLK1与k个第二时钟信号ICLK2。混相器20可以逐一混合k个第一时钟信号ICLK1与k个第二时钟信号ICLK2，以生成k个输出时钟信号OCLK1至OCLKk(OCKL)。延迟补偿器26可以延迟k个输出时钟信号OCLK1至OCLKk中的一个输出时钟信号(OCLK)，以生成延迟输出时钟信号OCKL′。延迟补偿器26的延迟时间可以设置为所希望的时间，或者可替换地，设置为响应于输出时钟信号OCLK1至OCLKk中的一个而内部生成的数据被输出到外部部件所需的时间。第二相差检测器24可以检测输入时钟信号ECLK与延迟输出时钟信号OCKL′之间的相位差，以生成第二向上与向下信号CUP与CDN。例如，如果输入时钟信号ECLK的相位先于延迟输出时钟信号OCKL′的相位，则第二相差检测器24可以生成第二向上信号CUP；和/或如果延迟输出时钟信号OCKL′的相位先于输入时钟信号ECLK的相位，则第二相差检测器10可以生成第二向下信号CDN。响应于第二向上与向下信号CUP与CDN，选择与权重信号生成器22可以执行计数操作，以改变权重信号W和/或选择信号S。响应于第二向上与向下信号CUP与CDN，选择与权重信号生成器22可以将权重信号W从较低值改变为较高值，如果改变后的权重信号W超过所述较高值，则提高选择信号S；和/或如果改变后的权重信号W小于所述较低值，则降低选择信号S。
图2为显示图1的常规延迟锁定环的延迟14的电路图。图2的延迟可以包括：电压变换器30和/或延迟电路32。延迟电路32可以包括相互彼此连接的8个反相器I1到I8。例如，反相器I1到I8可以串联，并且串联中的第一反相器I1可以接收输入时钟信号。
以下解释图2的组件的功能。
响应于控制信号CON，电压变换器30可以接收电源电压VCC和/或改变提供给延迟电路32的电压。延迟电路32可以基于从电压变换器30提供的电压，改变反相器I1到I8的延迟时间，以生成8个时钟信号CLK45、CLK90、...、CLK360(FCLK)，在其间具有相同的相位差，但是有不同的相位。例如，8个时钟信号CLK45、CLK90、...、CLK360(FCLK)可以为8个时钟信号DCLK1至DCLKn(DCLK)。
在上述延迟锁定环中，因为响应于输入时钟信号ECLK的上升转变与下降转变，可以出现延迟的n个延迟时钟信号DCLK1至DCLKn(DCLK)的上升转变(例如上升沿)与下降转变(例如下降沿)，所以在输入时钟信号ECLK中可以出现定时抖动。相应地，如果输入时钟信号ECLK的占空比畸变，则在n个延迟时钟信号DCLK1至DCLKn(DCLK)中可以出现相同的畸变。相应地，n个延迟时钟信号的占空比可以不是所希望的那样精确。例如，n个延迟时钟信号的占空比可以不精确到50％。例如，如果输入时钟信号ECLK因噪声畸变，则n个延迟时钟信号DCLK1至DCLKn(DCLK)中可以畸变，和/或在从混相器生成的输出时钟信号OCLK1至OCLKk(OCKL)中可以出现畸变。
例如，常规延迟锁定环可以对输入时钟信号ECLK的畸变有反应，和/或常规延迟锁定环可以不能生成如所希望的那样精确的n个延迟时钟信号。
发明内容
示例实施例可以提供对输入时钟信号的畸变不敏感、和/或更稳定更精确地生成多个延迟时钟信号的延迟锁定环。
示例实施例可以提供半导体存储器件，其包含对输入时钟信号的畸变不敏感、和/或更稳定更精确地生成多个延迟时钟信号的延迟锁定环。
示例实施例可以提供更稳定更精确地生成多个延迟时钟信号的方法。
根据示例实施例，延迟锁定环可以包括周期锁定环部分，该周期锁定环部分包括延迟。该延迟可以包括以环的形式相互连接的、被配置来生成偶数个延迟时钟信号的偶数个延迟单元。
根据示例实施例，可以配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变。可以配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。
根据示例实施例，周期锁定环部分还可以包括周期部分控制器。该周期部分控制器可以被配置来：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期部分向上与向下信号，改变第一控制信号。可以响应于第一控制信号，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号。该偶数个延迟时钟信号可以具有与输入时钟信号的周期相同的周期。
根据示例实施例，所述周期部分控制器可以包括：周期部分相差检测器、第一控制信号生成器、和/或脉冲生成器。周期部分相差检测器可以被配置来：比较输入时钟信号的相位与所述一个延迟时钟信号的相位；如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；和/或如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号。第一控制信号生成器可以被配置来：响应于周期部分向上信号，提高第一控制信号；和/或响应于周期部分向下信号，降低第一控制信号。脉冲生成器可以被配置来：检测输入时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
根据示例实施例，延迟可以包括：电压变换器、第一选择器、和/或延迟电路。电压变换器可以被配置来：响应于第一控制信号，改变供应电压的电平。第一选择器可以被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号。延迟电路可以包括所述偶数个延迟单元，每个延迟单元都包括反相器，和/或每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管。所述偶数个反相第二控制信号可以被施加到第一上拉晶体管的栅极，和/或所述偶数个第二控制信号可以被施加到所述下拉晶体管的栅极。
根据示例实施例，电压变换器可以包括：分压器、第二选择器、和/或放大器。分压器可以包括多个串联连接在电源电压与地电压之间、被配置来生成多个分压的多个电阻器。第二选择器可以被配置来：响应于第一控制信号，选择与输出所述多个分压中的一个分压。放大器可以被配置来：通过放大从第二选择器输出的所述一个分压与供应电压之间的差异，生成供应电压。
根据示例实施例，延迟锁定环还可以包括延迟锁定环部分。延迟锁定环部分可以包括延迟部分控制器和/或选择与混相部分。延迟部分控制器可以被配置来：按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；比较输入时钟信号的相位与延迟输出时钟信号的相位，以生成延迟部分向上与向下信号；响应于延迟部分向上与向下信号，改变选择与权重控制信号；和/或生成所述偶数个第一选择信号。选择与混相部分可以被配置来：响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号；和/或混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
根据示例实施例，延迟部分控制器可以包括：延迟补偿器、延迟部分相差检测器、选择与权重控制信号生成器、和/或选择信号生成器。延迟补偿器可以被配置来：按照补偿延迟时间，延迟所述偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号。延迟部分相差检测器可以被配置来：比较输入时钟信号的相位与延迟输出时钟信号的相位；如果输入时钟信号的相位先于延迟输出时钟信号的相位，则生成延迟部分向上信号，和/或如果延迟输出时钟信号的相位先于输入时钟信号的相位，则生成延迟部分向下信号。选择与权重控制信号生成器可以被配置来：响应于延迟部分向上信号，提高选择与权重控制信号；响应于延迟部分向下信号，降低选择与权重控制信号；生成作为权重信号的选择与权重控制信号的多个比特；和/或生成作为第二选择信号的选择与权重控制信号的剩余比特。选择信号生成器可以被配置来：响应于延迟部分向上与向下信号，激活所述偶数个第一选择信号中的一个第一选择信号。
根据示例实施例，选择与混相部分可以包括：选择部分与混相器。选择部分可以被配置来：从所述偶数个延迟时钟信号中，两两选择对应的延迟时钟信号；和/或响应于第二选择信号，输出该两个对应的延迟时钟信号。混相器可以被配置来：响应于权重信号，混合从第一选择器输出的两个对应的延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
根据示例实施例，周期锁定环部分还可以包括周期部分控制器。周期部分控制器可以被配置来：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期部分向上与向下信号，改变供应电压的电平。可以响应于供应电压，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号。该偶数个延迟时钟信号可以具有与输入时钟信号的周期相同的周期。
根据示例实施例，所述周期部分控制器可以包括：周期部分相差检测器、电荷泵、和/或脉冲生成器。周期部分相差检测器可以被配置来：比较输入时钟信号的相位与所述一个延迟时钟信号的相位；如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；和/或如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号。电荷泵可以被配置来：响应于周期部分向上信号，提高供应电压的电平；以及响应于周期部分向下信号，降低供应电压的电平。脉冲生成器可以被配置来：检测输入时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
根据示例实施例，延迟还可以包括：第一选择器和/或延迟电路。第一选择器可以被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号。延迟电路可以包括所述偶数个延迟单元，每个延迟单元都可以包括反相器，和/或每个反相器都可以包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管。所述偶数个反相控制信号可以被施加到第一上拉晶体管的栅极，和/或所述偶数个控制信号可以被施加到所述下拉晶体管的栅极。
根据示例实施例，半导体存储器件可以包括：存储单元阵列、并串转换器、数据输出缓冲器、延迟锁定环、和/或输出数据选通信号生成器。存储单元阵列可以被配置来：在写入操作中存储并行数据；和/或在读取操作中输出该并行数据。并串转换器可以被配置来：转换所述并行数据，以在读取操作中生成串行数据。数据输出缓冲器可以被配置来：响应于多个输出数据选通信号中每一个，缓冲所述串行数据；和/或将所缓冲的串行数据输出到外部部件。延迟锁定环可以被配置来：接收外部时钟信号，以基于偶数个延迟时钟信号，生成偶数个输出时钟信号。输出数据选通信号生成器可以被配置来组合所述偶数个输出时钟信号，以生成多个数据选通信号。
根据示例实施例，可以配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变。可以配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。
根据示例实施例，周期锁定环部分还可以包括周期部分控制器。该周期部分控制器可以被配置来：比较外部时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测外部时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期部分向上与向下信号，改变第一控制信号。可以响应于第一控制信号，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号，该偶数个延迟时钟信号具有与外部时钟信号的周期相同的周期。
根据示例实施例，所述周期部分控制器可以包括：周期部分相差检测器、第一控制信号生成器、和/或脉冲生成器。周期部分相差检测器可以被配置来：比较外部时钟信号的相位与所述一个延迟时钟信号的相位；如果外部时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；和/或如果所述一个延迟时钟信号的相位先于外部时钟信号的相位，则生成周期部分向下信号。第一控制信号生成器可以被配置来：响应于周期部分向上信号，提高第一控制信号；和/或响应于周期部分向下信号，降低第一控制信号。脉冲生成器可以被配置来：检测外部时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
根据示例实施例，延迟可以包括：电压变换器、第一选择器、和/或延迟电路。电压变换器可以被配置来：响应于第一控制信号，改变供应电压的电平。第一选择器可以被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号。延迟电路可以包括所述偶数个延迟单元，每个延迟单元都包括反相器，和/或每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管。所述偶数个反相第二控制信号可以被施加到第一上拉晶体管的栅极，和/或所述偶数个第二控制信号可以被施加到所述下拉晶体管的栅极。
根据示例实施例，电压变换器可以包括：分压器、第二选择器、和/或放大器。分压器可以包括多个串联连接在电源电压与地电压之间、被配置来生成多个分压的多个电阻器。第二选择器可以被配置来：响应于第一控制信号，选择与输出所述多个分压中的一个分压。放大器可以被配置来：通过放大从第二选择器输出的所述一个分压与供应电压之间的差异，生成供应电压。
根据示例实施例，延迟锁定环还可以包括延迟锁定环部分。延迟锁定环部分可以包括延迟部分控制器和/或选择与混相部分。延迟部分控制器可以被配置来：按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；比较外部时钟信号的相位与延迟输出时钟信号的相位，以生成延迟部分向上与向下信号；响应于延迟部分向上与向下信号，改变选择与权重控制信号；和/或生成所述偶数个第一选择信号。选择与混相部分可以被配置来：响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号；和/或混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
根据示例实施例，补偿延迟时间可以为数据输出缓冲器的延迟时间。
根据示例实施例，延迟部分控制器可以包括：延迟补偿器、延迟部分相差检测器、选择与权重控制信号生成器、和/或选择信号生成器。延迟补偿器可以被配置来：按照补偿延迟时间，延迟所述偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号。延迟部分相差检测器可以被配置来：比较外部时钟信号的相位与延迟输出时钟信号的相位；如果外部时钟信号的相位先于延迟输出时钟信号的相位，则生成延迟部分向上信号，和/或如果延迟输出时钟信号的相位先于外部时钟信号的相位，则生成延迟部分向下信号。选择与权重控制信号生成器可以被配置来：响应于延迟部分向上信号，提高选择与权重控制信号；响应于延迟部分向下信号，降低选择与权重控制信号；生成作为权重信号的选择与权重控制信号的多个比特；和/或生成作为第二选择信号的选择与权重控制信号的剩余比特。选择信号生成器可以被配置来：响应于延迟部分向上与向下信号，激活所述偶数个第一选择信号中的一个第一选择信号。
根据示例实施例，选择与混相部分可以包括：选择部分与混相器。选择部分可以被配置来：从所述偶数个延迟时钟信号中，两两选择对应的延迟时钟信号；和/或响应于第二选择信号，输出该两个对应的延迟时钟信号。混相器可以被配置来：响应于权重信号，混合从第一选择器输出的两个对应的延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
根据示例实施例，周期锁定环部分还可以包括周期部分控制器。周期部分控制器可以被配置来：比较外部时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测外部时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期部分向上与向下信号，改变供应电压的电平。可以响应于供应电压，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号。该偶数个延迟时钟信号可以具有与外部时钟信号的周期相同的周期。
根据示例实施例，所述周期部分控制器可以包括：周期部分相差检测器、电荷泵、和/或脉冲生成器。周期部分相差检测器可以被配置来：比较外部时钟信号的相位与所述一个延迟时钟信号的相位；如果外部时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；和/或如果所述一个延迟时钟信号的相位先于外部时钟信号的相位，则生成周期部分向下信号。电荷泵可以被配置来：响应于周期部分向上信号，提高供应电压的电平；以及响应于周期部分向下信号，降低供应电压的电平。脉冲生成器可以被配置来：检测外部时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
根据示例实施例，延迟还可以包括：第一选择器和/或延迟电路。第一选择器可以被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号。延迟电路可以包括所述偶数个延迟单元，每个延迟单元都可以包括反相器，和/或每个反相器都可以包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管。所述偶数个反相控制信号可以被施加到第一上拉晶体管的栅极，和/或所述偶数个控制信号可以被施加到所述下拉晶体管的栅极。
根据示例实施例，一种生成多个延迟时钟信号的方法可以包括：响应于偶数个第一选择信号中的被激活的一个第一选择信号，控制偶数个延迟时钟信号中的至少一个延迟时钟信号的转变；和/或响应于所述至少一个延迟时钟信号，转变剩余延迟的时钟信号。
根据示例实施例，该方法还可以包括：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期向上与向下信号，改变第一控制信号，以调整所述偶数个延迟时钟信号的延迟时间，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
根据示例实施例，该方法还可以包括：如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期向上信号；以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期向下信号；响应于周期向上信号，提高第一控制信号，和/或响应于周期向下信号，降低第一控制信号。
根据示例实施例，该方法还可以包括：响应于第一控制信号，改变供应电压的电平；响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号。可以响应于所述一个第二控制信号以及一个反相第二控制信号，进行至少一个延迟时钟信号的控制转变。
根据示例实施例，该方法还可以包括：按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；比较输入时钟信号的相位与延迟输出时钟信号的相位，以生成延迟向上与向下信号；响应于延迟向上与向下信号，改变选择与权重控制信号；基于延迟向上与向下信号，生成所述偶数个第一选择信号；响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号，以及混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
根据示例实施例，该方法还可以包括：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；和/或响应于周期向上与向下信号，改变供应电压的电平，以调整所述偶数个延迟时钟信号的延迟时间，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
根据示例实施例，该方法还可以包括：如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期向上信号，以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号；和/或响应于周期向上信号，提高供应电压的电平，以及响应于周期向下信号，降低供应电压的电平。
根据示例实施例，该方法还可以包括：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号。可以响应于所述一个控制信号以及一个反相控制信号，进行至少一个延迟时钟信号的控制转变。
附图说明
从以下结合附图的详细描述，可以看出本发明的以上与其他目的、特征、以及优点，其中：
图1为显示常规延迟锁定环的方框图；
图2为显示图1的延迟锁定环的延迟的电路图；
图3为显示根据示例实施例的延迟锁定环的方框图；
图4a为显示根据示例实施例的图3的延迟锁定环的脉冲生成器的电路图；
图4b为显示根据另一示例实施例的脉冲生成器的电路图；
图5为显示图3的延迟锁定环的第一或第二相差检测器的电路图；
图6为显示图3的延迟锁定环的控制信号生成器的示意图；
图7为显示图3的延迟锁定环的选择与权重信号生成器的方框图；
图8为显示图3的延迟锁定环的选择部分的方框图；
图9为显示图3的延迟锁定环的混相器的方框图；
图10为显示图3的延迟锁定环的选择信号生成器的示意图；
图11为显示根据示例实施例的图3的延迟锁定环的延迟的电路图；
图12为显示图11的延迟的选择器的电路图；
图13为显示图11的延迟的电压变换器的电路图；
图14为显示图13的电压变换器的可变电压生成器的电路图；
图15为显示图11的延迟的操作的示例时序图；
图16为显示根据另一示例实施例的图3的延迟锁定环的延迟的电路图；
图17为显示根据另一示例实施例的延迟锁定环的方框图；
图18为显示根据另一示例实施例的图17的延迟锁定环的电荷泵的电路图；
图19为显示根据另一示例实施例的图17的延迟锁定环的可变延迟的电路图；和
图20为显示包含根据示例实施例的延迟锁定环的半导体存储器件的方框图。
具体实施方式
现在参照附图更全面地描述示例实施例。但是实施例可以许多不同形式实现，并且不应该被理解为限于此处所列的示例实施例。提供这些示例实施例是为了使本公开彻底完全，并且向本领域技术人员完全表达其范围。在附图中，为了清楚，夸大了层与区域的厚度。
应该理解：当称一组件为“在...上”、“连接到”、或者“耦合至”另一组件时，其可以直接在该另一组件上、直接连接到或者耦合至该另一组件，或者可以存在中间组件。相反，当称一组件为“直接在...上”、“直接连接到”、或者“直接耦合至”另一组件时时，不存在中间组件。此处所用的术语“和/或”包含所列项目中的一或多个的任意全部组合。
应该理解，虽然此处使用术语第一、第二、第三等等来描述各种元件、组件、区域、层和/或分段，但是这些元件、组件、区域、层和/或分段不应该受这些术语限制。这些术语只是用来从其他元件、组件、区域、层或分段中区分一个元件、组件、区域、层或分段。由此，以下讨论的第一元件、组件、区域、层或分段可以被称为第二元件、组件、区域、层或分段，而不会脱离示例实施例的教导。
空间上相对的术语，例如“在...之下”、“在...下”、“低于”、“在...上”、“高于”等等，此处用来使描述简单，其描述一个组件或者特征与另外(多个)组件或者特征的关系，如附图所示。应该理解：空间上相对的术语意在除附图中所示的方向之外还覆盖使用或者操作中的器件的不同方向。
此处使用的术语仅用来描述示例实施例，不非限定性的。除非上下文清楚地指示另外的情况，否则单数形式意在也包含复数形式。还应该理解：本说明书中使用的术语“包含”指明存在所述特征、整数、步骤、操作、元件、和/或组件，但是不排除存在或者添加有一或更多个其他特征、整数、步骤、操作、元件、和/或组件。
除非另外定义，此处使用所有术语(包括科技术语)都具有与示例实施例所属的领域的技术人员普遍理解的相同的含义。还应该理解：常用字典中定义的术语应该被解释为具有与其在相关技术的上下文中的含义一致的含义，而不应该以理想化或者过于形式化的意义解释，除非此处明确定义。
现在参照示例实施例，其在附图中显示，其中相同的附图标记表示相同的组件。
图3为显示根据示例实施例的延迟锁定环的方框图。在图3中，图1的周期锁定环部分PL和/或延迟锁定环部分DL可以分别替换为周期锁定环部分PL′和/或延迟锁定环部分DL′。在周期锁定环部分PL′中，图1的周期锁定环部分PL的延迟14可以替换为延迟14′，和/或周期锁定环部分PL′可以包括脉冲生成器40。延迟锁定环部分DL′可以包括选择信号生成器42。第一相差检测器10、控制信号生成器12、以及脉冲生成器40可以构成周期部分控制器PPC。延迟补偿器26、第二相差检测器24、选择信号生成器42、和/或选择与权重信号生成器22可以构成延迟部分控制器PPC。选择部分16、和/或混相器20可以构成选择与混相部分SPM。
图3中组件的功能类似于图1的对应的组件。相应地，在以下解释图3的组件的功能时，将特别关注于图3所特有的组件的功能。即，以下描述周期锁定环部分PL′、延迟锁定环部分DL′、延迟14′、脉冲生成器40、以及选择信号生成器42的功能。
脉冲生成器40可以检测输入时钟信号ECLK的上升沿与下降沿，以生成脉冲信号CLK。选择信号生成器42可以响应于第二向上信号CUP进行向上计数操作，并且响应于第二向下信号CDN进行向下计数操作，以生成选择信号SCON。选择信号SCON可以包含所希望的、或者可替换地--预定的比特的数据，和/或可以仅将该数据的一个比特改变为高或低电平。在延迟14′中，可以响应于控制信号CON，调整n个延迟时钟信号DCLK1至DCLKn(DCLK)的延迟时间，如果响应于输入时钟信号ECLK激活脉冲信号CLK，则可以出现响应于选择信号SCON选择的n个延迟时钟信号DCLK1至DCLKn中的至少一个的上升转变(例如上升沿)或下降转变(例如下降沿)，如果去激活脉冲信号CLK，则可以出现所述至少一个所选延迟时钟信号的上升转变或下降转变，和/或响应于所选延迟时钟信号的转变，可以出现未被选择的剩余延迟时钟信号的上升转变或下降转变。
图3的延迟锁定环可以检测输入时钟信号ECLK的上升沿与下降沿、以生成脉冲信号CLK，响应于控制信号CON、调整n个延迟时钟信号DCLK1至DCLKn(DCLK)的延迟时间，响应于选择信号SCON和/或脉冲信号CLK、进行n个延迟时钟信号DCLK1至DCLKn中的至少一个的转变，和/或通过所述至少一个所选延迟时钟信号的转变、自动造成剩余延迟时钟信号的转变。例如，可以调整n个延迟时钟信号DCLK1至DCLKn(DCLK)的延迟时间，使之具有不同的相位，但是具有相同的相位差，并且如果锁定周期，则n个延迟时钟信号DCLK1至DCLKn(DCLK)的周期可以变得与输入时钟信号ECLK的周期相同。例如，n个延迟时钟信号DCLK1至DCLKn(DCLK)的每一个可以相互不同相，但是n个延迟时钟信号DCLK1至DCLKn(DCLK)之间的相位差可以为恒定。
相应地，即使在输入时钟信号ECLK中可以出现定时抖动(其可以使输入时钟信号ECLK的占空比畸变)，也可以由延迟14′精确地补偿n个延迟时钟信号DCLK1至DCLKn(DCLK)的占空比，例如到50％，从而在n个延迟时钟信号DCLK1至DCLKn(DCLK)中不出现输入时钟信号ECLK的畸变。
图4a为显示根据示例实施例的图3的延迟锁定环的脉冲生成器40的电路图。图4a的脉冲生成器40可以包括反相与延迟50、和/或与门AND。
以下解释图4a的组件的功能。
反相与延迟50可以反相与延迟输入时钟信号ECLK，以生成反相延迟输入时钟信号。与门AND可以将输入时钟信号ECLK与反相延迟输入时钟信号逻辑相乘，以产生脉冲信号CLK。
图4a的脉冲生成器40可以检测输入时钟信号ECLK的上升沿，以用正脉冲产生脉冲信号CLK，其脉冲宽度对应于反相与延迟50的延迟时间。
图4b为显示根据另一示例实施例的图3的延迟锁定环的脉冲生成器40的电路图。图4b的脉冲生成器可以包括反相与延迟52、和/或或门OR。
以下解释图4b的组件的功能。
反相与延迟52可以反相与延迟输入时钟信号ECLK，以生成反相延迟输入时钟信号。或门OR可以将输入时钟信号ECLK与反相延迟输入时钟信号逻辑相加，以产生脉冲信号CLK。
图4b的脉冲生成器可以检测输入时钟信号ECLK的下升沿，以用负脉冲产生脉冲信号CLK，其脉冲宽度对应于反相与延迟50的延迟时间。
图5为显示图3的延迟锁定环的第一或第二相差检测器10或24的电路图。图5的第一或第二相差检测器10或24可以包括D型触发器DF1与DF2，和/或与非门NAND。D型触发器DF1与DF2的每一个的输入端可以接收电源电压VCC，和/或D型触发器DF1与DF2的输出可以由与非门NAND接收。
以下解释图5的组件的功能。
D型触发器DF1可以在输入时钟信号ECLK的上升沿处生成具有高电平的第一向上信号UP(或第二向上信号CUP)，和/或如果与非门NAND的输出信号变为低电平，则可以重置D型触发器DF1以生成具有低电平的第一向上信号UP(或第二向上信号CUP)。D型触发器DF2可以在延迟时钟信号(DCLK)的上升沿处(或者在输出时钟信号OCLK′的上升沿处)生成具有高电平的第一向下信号DN(或第二向下信号CDN)，和/或如果与非门NAND的输出信号变为低电平，则可以重置D型触发器DF2以生成具有低电平的第一向下信号DN(或第二向下信号CDN)。如果第一向上与向下信号UP与DN两者(或第二向上与向下信号CUP与CDN两者)都变为高电平，则与非门NAND可以生成具有低电平的第一向上与向下信号UP与DN(或第二向上与向下信号CUP与CDN)。
图6为显示图3的延迟锁定环的控制信号生成器12的示意图。图6的控制信号生成器12可以包括计数器60和/或解码器62。
图6显示可以生成6比特控制信号CON(例如c1到c6)的控制信号生成器12。
以下解释图6的组件的功能。
计数器60可以响应于向上信号UP进行向上计数操作，并且响应于向下信号DN进行向下计数操作，以生成3比特计数信号cnt1到cnt3。解码器62可以解码3比特计数信号cnt1到cnt3，以使6比特控制信号CON中的一个比特(例如c1到c6中的一个比特)变为高电平。
例如，计数器60可以被配置来：响应于向上信号UP从″000″到″101″计数3比特计数信号cnt1到cnt3，以及响应于向下信号DN从″101″到″000″计数计数信号cnt1到cnt3。解码器62可以由典型解码器实现。例如，解码器62可以被配置来：将计数信号cnt1到cnt3与计数信号cnt1到cnt3的反相信号逻辑组合，从而：如果计数信号cnt1到cnt3为″000″，则使控制信号c1变为高电平；如果计数信号cnt1到cnt3为″001″，则使控制信号c2变为高电平；如果计数信号cnt1到cnt3为″010″，则使控制信号c3变为高电平；如果计数信号cnt1到cnt3为″011″，则使控制信号c4变为高电平；如果计数信号cnt1到cnt3为″100″，则使控制信号c5变为高电平；和/或如果计数信号cnt1到cnt3为″101″，则使控制信号c6变为高电平。
图7为显示图3的延迟锁定环的选择与权重信号生成器22的方框图。图7的选择与权重信号生成器22可以包括：选择信号生成器70、权重控制信号生成器72、权重信号生成器74、最大权重与最小权重检测器76、和/或选择控制信号生成器78。
图7显示可以生成3比特选择信号s1到s3和/或6比特权重信号W(例如w1到w6)的选择与权重信号生成器24。
以下解释图7的组件的功能。
选择信号生成器70可以响应于选择信号向上信号SUP进行向上计数，和/或响应于选择信号向下信号SDN进行向下计数，以生成选择信号s1到s3。例如，选择信号生成器70可以为计数器，其响应于向上信号SUP进行向上计数以重复地从“000”计数到“111”，并且进行向下计数以重复地从“111”计数到“000”。如果检测到选择信号s1到s3的变化，则权重控制信号生成器72可以响应于从第二相差检测器24输出的第二向上信号CUP或者第二向下信号CDN，生成权重向上信号WUP或者权重向下信号WDN。例如，如果选择信号s1到s3为“000”或“111”，则权重控制信号生成器72可以响应于第二向上信号CUP生成权重向上信号WUP，并且响应于第二向下信号CDN生成权重向下信号WDN；和/或如果选择信号s1到s3为“001”、“010”、“011”、“100”、“101”、或“110”，则权重控制信号生成器72可以响应于第二向上信号CUP生成权重向下信号WDN，并且响应于第二向下信号CDN生成权重向上信号WUP。权重信号生成器74可以响应于权重向上信号WUP进行向上计数，并且响应于权重向下信号WDN进行向下计数，以生成包含所希望的、或者可替换地--预定的比特数据的权重信号W(例如w1到w6)。最大权重与最小权重检测器76检测权重信号W的较高值以生成最大权重检测信号WMAX，和/或检测权重信号W的较低值以生成最小权重检测信号WMIN。例如，如果权重信号W全为“1”的数据(例如w1到w6为“111111”)，则最大权重与最小权重检测器76可以生成最大权重检测信号WMAX，和/或如果权重信号W全为“0”的数据(例如w1到w6为“000000”)，则最大权重与最小权重检测器76可以生成最小权重检测信号WMIN。选择控制信号生成器78可以响应于最大权重检测信号WMAX与最小权重检测信号WMIN、和/或权重向上信号WUP与权重向下信号WDN，生成选择信号向上信号SUP和/或选择信号向下信号SDN。
图8为显示图3的延迟锁定环的选择部分16的方框图。图8的选择部分16可以包括选择电路80-1到80-8。
选择电路80-1与80-2可以分别接收其间具有45°相差的延迟时钟信号DCLK0、DCLK45、DCLK90、DCLK135、DCLK180、DCLK225、DCLK270、以及DCLK315，和/或响应于3比特选择信号S(s1到s3)，选择其间具有45°相差的两个时钟信号，以分别生成时钟信号ICLK0与ICLK0′。选择电路80-3与80-4可以分别接收其间具有45°相差的延迟时钟信号DCLK0、DCLK45、DCLK90、DCLK135、DCLK180、DCLK225、DCLK270、以及DCLK315，和/或响应于3比特选择信号S(s1到s3)，选择其间具有90°相差的时钟信号ICLK0与ICLK0′以及其间具有45°相差的两个时钟信号，以分别生成时钟信号ICLK90与ICLK90′。选择电路80-5与80-6可以分别接收其间具有45°相差的延迟时钟信号DCLK0、DCLK45、DCLK90、DCLK135、DCLK180、DCLK225、DCLK270、以及DCLK315，和/或响应于3比特选择信号S，选择其间具有45°相差的时钟信号ICLK0与ICLK0′以及其间具有180°相差的两个时钟信号，以分别生成时钟信号ICLK180与ICLK180′。选择电路80-7与80-8可以分别接收其间具有45°相差的延迟时钟信号DCLK0、DCLK45、DCLK90、DCLK135、DCLK180、DCLK225、DCLK270、以及DCLK315，和/或响应于3比特选择信号S，选择其间具有45°相差的时钟信号ICLK0与ICLK0′以及其间具有270°相差的两个时钟信号，以分别生成时钟信号ICLK270与ICLK270′。
如果时钟信号ICLK0、ICLK90、ICLK180、以及ICLK270之间的相差为90°，并且时钟信号ICLK0′、ICLK90′、ICLK180′、以及ICLK270′之间的相差也为90°，则图8的选择部分16可以生成两个时钟信号ICLK0与ICLK0′、ICLK90与ICLK90′、ICLK180与ICLK180′、以及ICLK270与ICLK270′，其中每对在其间具有45°相差。
图8的选择部分16被配置来生成8个时钟信号，但是其可以被配置来生成16个时钟信号。例如，选择部分可以被配置来生成少于或多于8个的时钟信号。
图9为显示图3的延迟锁定环的混相器20的方框图。图9的混相器20可以包含混相电路90-1到90-4。
以下解释图9的组件的功能。
混相电路90-1可以混合时钟信号ICLK0与ICLK0′的相位，以响应于权重信号W生成输出时钟信号OCLK0，混相电路90-2可以混合时钟信号ICLK90与ICLK90′的相位，以响应于权重信号W生成输出时钟信号OCLK90，混相电路90-3可以混合时钟信号ICLK180与ICLK180′的相位，以响应于权重信号W生成输出时钟信号OCLK180，和/或混相电路90-4可以混合时钟信号ICLK270与ICLK270′的相位，以响应于权重信号W生成输出时钟信号OCLK270。例如，ICLK0、ICLK90、ICLK180、和/或ICLK270可以为第一时钟信号ICLK1，和/或ICLK0′、ICLK90′、ICLK180′、和/或ICLK270′可以为第二时钟信号ICLK2。
混相电路90-1到90-4中的每一个可以由典型混相电路实现。
图10为显示图3的延迟锁定环的选择信号生成器42的示意图。图10的选择信号生成器42可以包括：计数器100、解码器102、和/或反相器I10-1到I10-8。
图10显示可以生成8比特选择信号SCON(例如s1到s8)的选择信号生成器42。
以下解释图10的组件的功能。
计数器100可以响应于第二向上信号SUP进行向上计数，和/或响应于第二向下信号SDN进行向下计数，以生成3比特计数信号cnt1到cnt3。解码器102可以解码3比特计数信号cnt1到cnt3，以使8比特选择信号SCON(例如s1到s8)中的一个变为高电平。反相器I10-1到I10-8可以反相8比特选择信号SCON，和/或使反相后的8比特选择信号s1b到s8b中的一个信号变为低电平。
例如，计数器90可以被配置来：响应于第二向上信号CUP从″000″到″111″计数3比特计数信号cnt1到cnt3，以及响应于第二向下信号CDN从″111″到″000″计数3比特计数信号cnt1到cnt3。解码器92可以由类似于图6的解码器62的典型解码器实现。
图10的选择信号生成器42可以被配置来：利用从第二相差检测器2 4输出的第二向上信号CUP与第二向下信号CDN，生成计数信号cnt1到cnt3。在另一个例子中，选择信号生成器42可以被配置来：利用从第一相差检测器10输出的第一向上信号UP与第一向下信号DN，生成计数信号cnt1到cnt3。
示例实施例的图10的选择信号生成器42可以被配置来：利用计数器100(例如，离散计数器)，生成计数信号cnt1到cnt3。另一示例实施例的选择信号生成器42可以被配置来：不使用图10的计数器100，通过解码器102解码图6的计数器60的输出信号或者图7的权重生成器74的输出信号，来生成选择信号。
图11为显示图3的延迟锁定环的延迟14′的电路图。图11的延迟14′可以包括：选择器110、延迟电路112、和/或电压变换器114。延迟电路112可以包括以环的形式相互彼此连接的反相器CI1到CI8，并且反相器CI1到CI8中的每一个可以包括相互串联的两个PMOS晶体管P1与P2和/或两个NMOS晶体管N1与N2。
以下解释图11的组件的功能。
如果激活脉冲信号CLK，则选择器110可以生成具有低电平的反相控制信号c0b到c315b，以及具有高电平的控制信号c0到c315。如果去激活脉冲信号CLK，则响应于选择信号SCON(例如s1b到s8b)，选择器110可以使反相控制信号c0b到c315b中的一个变为高电平，以及使控制信号c0到c315中的一个变为低电平。例如，可以生成转变到高电平的反相控制信号c0b到c315b中的一个反相控制信号、以及响应于选择信号SCON(例如s1b到s8b)转变到低电平的控制信号c0到c315中的一个控制信号。例如，如果反相控制信号(例如在本情况下为c45b)转变到高电平，则控制信号c45可以转变到低电平。延迟电路112的反相器CI1到CI8可以响应于电压变换器114，调整8个延迟时钟信号DCLK0到DCKL315的延迟时间，和/或反相器CI1到CI8中的每一个可以在输出输出信号之前，延迟紧接先前的反相器的输出信号，从而如果激活脉冲信号CLK，则响应于具有低电平的反相控制信号c0b到c315b以及具有高电平的控制信号c0到c315，导通反相器CI1到CI8中的每一个的PMOS晶体管P1与NMOS晶体管N2。在另一方面，如果去激活脉冲信号CLK，则可以响应于转变到高电平的一个反相控制信号c45b、截止一个反相器CI6的PMOS晶体管P1，以及可以响应于转变到低电平的一个控制信号c45、截止一个另一个反相器CI1的NMOS晶体管N2，从而在具有180°相差的两个延迟时钟信号中(例如在本情况下为DCLK45与DCLK225)，可以不出现一个延迟时钟信号DCLK45的上升转变以及另一个延迟时钟信号DCLK225的下降转变。例如，在具有180°相差的两个延迟时钟信号DCLK45与DCLK225中，可以有一个延迟时钟信号DCLK45的下降转变以及另一个延迟时钟信号DCLK225的上升转变，和/或如果出现一个延迟时钟信号DCLK45的下降转变以及另一个延迟时钟信号DCLK225的上升转变，则可以通过相应延迟具有180°相差的这两个延迟时钟信号DCLK45与DCLK225，由延迟电路112生成剩余的6个延迟时钟信号(例如在本情况下为DCLK0、DCLK90、DCLK135、DCLK180、DCLK270、与DCLK315)。电压变换器114可以接收供应电压VCC和/或响应与控制信号CON而改变提供给延迟电路112的供应电压Vv。
图11的延迟的反相器CI1到CI8可以响应于从电压变换器114提供的供应电压Vv，调整8个延迟时钟信号的延迟时间，如果激活脉冲信号CLK，则可以响应于从紧接先前的反相器输出的延迟时钟信号，在延迟时间期间延迟反相器CI1到CI8的每一个，并且响应于从紧接先前的反相器输出的延迟时钟信号的上升转变或下降转变，可以出现8个延迟时钟信号中的具有180°相差的两个延迟时钟信号的上升转变或下降转变，从而可以出现其他6个延迟时钟信号DCLK0、DCLK90、DCLK135、DCLK180、DCLK270、与DCLK315的上升转变或下降转变。相应地，因为无关于输入时钟信号ECLK的下降转变、可以出现8个延迟时钟信号的转变，所以即使在输入时钟信号ECLK中可以出现定时抖动，8个延迟时钟信号也可以具有更精确的占空比，例如精确为50％的占空比，而无关于输入时钟信号ECLK的变化，即使占空比可以变化也如此。
虽然以上参照反相控制信号c45b以及控制信号c45描述了图11的示例实施例，但是如果去激活脉冲信号CLK，则响应于选择信号SCON，反相控制信号c0b到c315b中的任何一个反相控制信号都可以变为高电平，并且控制信号c0b到c315中的一个对应的控制信号可以变为低电平。相应地，对于具有180°相差的任意两个延迟时钟信号，可以不出现一个时钟信号的上升转变以及另一个时钟信号的下降转变。
图12为显示图11的延迟14′的选择器110的电路图。图12的选择器110可以包括8个选择电路SEL1到SEL8。8个选择电路SEL1到SEL8中的每一个可以包括或门OR和/或反相器I12。
以下解释图12的选择器110的操作。
选择电路SEL1到SEL8的或门OR可以将时钟信号CLK与选择信号SCON(例如s1b到s8b)逻辑相加，以生成8个控制信号c0到c315。选择电路SEL1到SEL8的反相器I12可以反相8个控制信号c0到c315，以生成8个反相控制信号c0b到c315b。
如果生成具有高电平的脉冲信号CLK，选择信号s1b具有低电平，并且选择信号s2b到s8b具有高电平，则可以生成具有高电平的控制信号c0到c315以及具有低电平的反相控制信号c0b到c315b。如果生成具有低电平的脉冲信号CLK，选择信号s1b具有低电平，并且选择信号s2b到s8b具有高电平，则可以生成具有低电平的控制信号c0以及具有高电平的反相控制信号c0b，剩余控制信号可以维持高电平，和/或剩余反相控制信号可以维持低电平。例如，如果成具有低电平的脉冲信号CLK，则响应于选择信号选择的一个控制信号与反相控制信号可以分别转变到低电平与高电平。
图13为显示图11的延迟的电压变换器114的电路图。图13的电压变换器114可以包括可变电压生成器130和/或放大器132。
以下解释图13的组件的功能。
可变电压生成器可以接收电源电压VCC。可变电压生成器130可以响应于控制信号CON改变可变电压Vac。放大器132可以放大可变电压Vac与供应电压Vv之间的电压差，以改变供应电压Vv的电平。
图11的延迟14′的反相器CI1到CI8的延迟时间可以依赖于从图13的电压变换器提供的供应电压Vv的电平。
供应电压Vv的电平较高的情况下的反相器的延迟时间比供应电压Vv的电平较低的情况下的反相器的延迟时间短。
图14为显示图13的电压变换器的可变电压生成器130的电路图。图14的可变电压生成器130可以包括分压器140和/或切换部分142。分压器140可以包括电阻器R，其串联在电源电压VCC与地电压之间，和/或切换部分142可以包括反相器I9-1到I9-6和/或CMOS传送门T1到T6。
图14显示可变电压生成器130可以接收从图6的控制信号生成器12输出的6比特c1到c6的控制信号CON。
分压器140可以利用电阻器R分压，和/或通过节点“a”到“f”，生成分压6VCC /7、5VCC/7、4VCC/7、3VCC/7、2VCC/7、以及VCC/7。例如，分压器140可以包括7个电阻器，其中节点“a”到“f”在电阻器之间。CMOS传送门T1到T6可以分别接收来自节点“a”到“f”的分压。响应于6比特信号c1到c6，可以导通CMOS传送门T1到T6中的一个，从而切换部分142可以生成可变电压Vac。
例如，如果控制信号c1到c6是“100000”，则CMOS传输门T1可以导通，可以产生处于节点“a”的分压6VCC/7作为可变电压Vac。
图15为显示根据示例实施例的图11的延迟14′的操作的示例时序图，其中除控制信号c0之外的控制信号具有高电平，除反相控制信号c0b之外的反相控制信号具有低电平，并且生成其间具有45°相差的8个时钟信号。
在图15中，如果检测到输入时钟信号ECLK的上升沿、并且生成脉冲信号CLK，则可以响应于脉冲信号CLK，生成具有180°相差的控制信号c0和/或反相控制信号c0b。例如，如果脉冲信号CLK具有高电平，则可以生成具有高电平的控制信号c0以及具有低电平的反相控制信号c0b。在另一方面，如果脉冲信号CLK具有低电平，则可以生成具有低电平的控制信号c0以及具有高电平的反相控制信号c0b。如果生成具有高电平的控制信号c0以及具有低电平的反相控制信号c0b，则可以使能所有反相器CI1到CI8，从而每个反相器CI1到CI8都可以在输出其之前反相紧接先前的反相器的输出信号。如图15所示，响应于具有高电平的脉冲信号CLK，反相器CI1与CI5可以分别生成进行上升转变的延迟时钟信号DCLK0、以及进行下降转变的延迟时钟信号DCLK180，并且响应于延迟时钟信号DCLK0与DCLK180的转变，可以出现其他延迟时钟信号DCLK225、DCLK90、DCLK315、DCLK45、DCLK270、以及DCLK135的转变。在另一方面，如果脉冲信号CLK具有低电平，则可以生成具有低电平的控制信号c0以及具有高电平的反相控制信号c0b，可以截止反相器CI1的PMOS晶体管P1，和/或可以截止反相器CI5的NMOS晶体管N2，从而可以防止延迟时钟信号DCLK0的上升转变、以及DCLK180的下降转变，和/或反相器CI1与CI5可以分别生成进行下降转变的延迟时钟信号DCLK0、以及进行上升转变的延迟时钟信号DCLK180。响应于延迟时钟信号DCLK0与DCLK180的转变，可以出现其他延迟时钟信号DCLK225、DCLK90、DCLK315、DCLK45、DCLK270、以及DCLK135的转变。
相应地，8个延迟时钟信号CLK0到CLK315可以具有精确的占空比，例如精确为50％的占空比，即使输入时钟信号ECLK的占空比和/或输入时钟信号的下降沿可以变化也如此，如图15中虚线所示。
根据示例实施例的延迟锁定环的延迟14′可以响应于脉冲信号CLK、进行至少一个延迟时钟信号的转变，和/或因为可以环的形式连接反相器，响应于该至少一个延迟时钟信号的转变、自动进行剩余延迟时钟信号的转变，其中脉冲信号CLK响应于输入时钟信号ECLK的上升或者下降转变生成。
图16为显示根据另一示例实施例的图3的延迟锁定环的延迟14′的电路图。可以通过用选择器110′、延迟电路112′、和/或电压变换器114′替换图11的选择器110、延迟电路112、和/或电压变换器114，配置图16的延迟14′。可以配置延迟电路112′，从而去除图11的延迟电路112的偶数标号反相器CI2、CI4、CI6、以及CI8，和/或以环的形式连接奇数标号反相器CI1、CI3、CI5、以及CI7。
以下解释图16的组件的功能。
如果激活脉冲信号CLK，则选择器110′可以生成具有低电平的反相控制信号c0b到c270b、以及具有高电平的控制信号c0到c270，如果去激活脉冲信号CLK，则响应于选择信号SCON(例如s1b、s3b、s5b、以及s7b)，选择器110′可以使反相控制信号c0b到c270b中的一个变为高电平、以及控制信号c0到c27中的一个变为低电平。可以生成响应于选择信号SCON(例如s1b、s3b、s5b、以及s7b)转变到高电平的一个反相控制信号以及转变到低电平的一个控制信号。例如，如果反相控制信号c0b转变到高电平，则控制信号c0可以转变到低电平。延迟电路112′的反相器CI1到CI7可以通过电压变换器114′，调整4个延迟时钟信号DCLK0到DCLK270的延迟时间，和/或在输出其之前延迟紧接先前的反相器的输出信号，从而如果激活脉冲信号CLK，则响应于具有低电平的反相控制信号c0b到c270b、以及具有高电平的控制信号c0到c270，导通4个反相器CI1到CI7的每一个的PMOS晶体管P1以及NMOS晶体管N2。在另一方面，如果去激活脉冲信号CLK，则响应于选择信号SCON(例如s1b、s3b、s5b、以及s7b)，一个反相器CI1的PMOS晶体管P1可以响应于转变到高电平的一个反相控制信号c0b截止，并且另一个反相器CI5的NMOS晶体管N2可以响应于转变到低电平的一个控制信号c0截止，从而在具有180°相差的两个延迟时钟信号DCLK0与DCLK180中，可以不出现一个延迟时钟信号DCLK0的上升转变以及另一个延迟时钟信号DCLK180的下降转变。例如，在具有180°相差的两个延迟时钟信号DCLK0与DCLK180中，可以有一个延迟时钟信号DCLK0的下降转变以及另一个延迟时钟信号DCLK180的上升转变，并且如果出现一个延迟时钟信号DCLK0的下降转变以及另一个延迟时钟信号DCLK180的上升转变，则可以通过分别延迟这两个延迟时钟信号DCLK0与DCLK180，由延迟电路112′生成剩余的2个延迟时钟信号，其具有不同的相位，但是有相同的相位差(例如在本情况下为DCLK90与DCLK270)。电压变换器114′可以响应与控制信号CON，改变提供给延迟电路112′的供应电压Vv。
虽然以上未描述，但是可以类似于上述选择器110与电压变换器114地配置选择器110′与电压变换器114′。
如图11与图16所示，通过以环的形式连接偶数个反相器，可以配置根据另一示例实施例的延迟14′的延迟电路112或112′。例如，以环的形式相互连接的任意偶数个反相器可以构成延迟14′的延迟电路112。响应于输入时钟信号ECLK的上升转变或者下降转变，可以出现从偶数个反相器中的一个生成的延迟时钟信号的上升转变或者下降转变，和/或响应于所述从偶数个反相器中的一个生成的延迟时钟信号的上升转变或者下降转变，可以出现其他延迟时钟信号的上升转变或者下降转变。响应于输入时钟信号ECLK的上升转变或者下降转变，可以出现所述从偶数个反相器中的一个生成的延迟时钟信号的上升转变或者下降转变，和/或响应于所述从偶数个反相器中的一个生成的延迟时钟信号的上升转变或者下降转变，可以出现其他延迟时钟信号的上升转变或者下降转变。
相应地，因为可以出现延迟时钟信号的上升转变或者下降转变、而无关于输入时钟信号ECLK的上升转变或者下降转变，可以在输入时钟信号ECLK中出现定时抖动，并且即使输入时钟信号ECLK的占空比可能改变，也可以稳定精确地生成延迟时钟信号DCLK1到DCLKn(DCLK)。
可以配置上述延迟、使得可以通过改变施加到反相器的电压、调整其延迟时间，但是可以配置上述延迟、使得可以通过反相器的相应输出线可以变化。
虽然未显示，但是根据示例实施例的延迟锁定环可以包括：第一分频器，其分割输入时钟信号ECLK，和/或将所分割的输入时钟信号施加到第一相差检测器10与第二相差检测器24；和/或第二分频器，其分割延迟时钟信号DCLK与反馈时钟信号FCLK，和/或将所分割的延迟时钟信号DCLK与反馈时钟信号FCLK施加到第一相差检测器10与第二相差检测器24。
在上述示例实施例中，显示数字延迟锁定环的配置为延迟锁定环，但是示例实施例的延迟可以用于模拟延迟锁定环。
图17为显示根据另一示例实施例的延迟锁定环的方框图。可以配置图17的延迟锁定环，使得将图4的控制信号生成器12与延迟14′替换为电荷泵12′以及可变延迟14″。例如，周期部分控制器PPC可以包括第一相差检测器10、脉冲生成器40、和/或电荷泵12′。
图17中的组件的功能可以类似于图3中的对应组件。相应地，在以下解释图17的组件的功能，尤其关注与图3b相比为图17所特有的那些组件。即，以下描述电荷泵12′以及可变延迟14″的功能。
电荷泵12′可以响应于向上信号UP、提高供应电压Vv的电平，和/或响应于向下信号DN、降低供应电压Vv的电平。可变延迟14″可以操作使得延迟时间响应于供应电压Vv地变化，如果激活脉冲信号CLK，则可以出现响应于选择信号SCON选择的n个延迟时钟信号DCLK1至DCLKn中的至少一个的上升转变或下降转变，如果去激活脉冲信号CLK，则可以不出现所述至少一个所选延迟时钟信号的上升转变或下降转变，和/或响应于所选延迟时钟信号的转变，可以出现剩余未被选择的延迟时钟信号的上升转变或下降转变。
图18为显示图17的延迟锁定环的电荷泵12′的电路图。图18的电荷泵12′可以包括供应与释放恒定电流源IS1与IS2、PMOS晶体管P3、和/或NMOS晶体管N3。电荷泵12′可以接收供应电压VCC。供应恒定电流源IS1、PMOS晶体管P3、NMOS晶体管N3、和/或释放恒定电流源IS2可以串联在供应电压VCC与地电压之间。
以下描述图18的电荷泵的操作。
如果施加具有低电平的反相向上信号UPB，则可以导通PMOS晶体管P3，和/或供应恒定电流源IS1可以通过PMOS晶体管P3提供给输出端子，以提高供应电压Vv的电平。在另一方面，如果施加具有高电平的向下信号DN，则可以导通NMOS晶体管N3，并且来自输出端子的电流可以通过NMOS晶体管N3释放，并且流至释放恒定电流源IS2，以降低供应电压Vv的电平。如果在锁定状态下施加具有低电平的反相向上信号UPB以及具有高电平的向下信号DN，则可以导通PMOS晶体管P3与NMOS晶体管N3两者，从而从供应恒定电流源IS1流至输出端子的电流可以在量上变得与释放到释放恒定电流源IS2的电流相同，由此将供应电压Vv维持在其当前状态下。
图19为显示图17的延迟锁定环的可变延迟14″的电路图。可以配置图19的可变延迟使得去除图11的可变延迟的电压变换器114。
参照图11的描述，容易理解图19的组件的功能，由此省略其描述。
图17显示根据示例实施例的模拟延迟锁定环，并且示例实施例的延迟锁定环的延迟可以用于示例实施例的数字延迟锁定环与示例实施例的模拟延迟锁定环两者。
图20为显示包含根据示例实施例的延迟锁定环的半导体存储器件的方框图。图20的半导体存储器件可以包括：存储单元阵列200、并串转换电路202、数据输出缓冲器204、延迟锁定环206、输出数据选通信号生成电路208、和/或输出数据选通信号缓冲器210。
在图20的半导体存储器件中，脉冲串长度可以为4，和/或可以响应于从输出数据选通信号生成电路208输出的4个输出数据选通信号DQS1到DQS4，由数据输出缓冲器204生成4比特输出数据DQ1到DQ4。
以下解释图20的组件的功能。
在读取操作中，存储单元阵列200可以输出16比特数据。并串转换电路202可以将16比特并行数据转换为4比特串行数据，和/或输出4比特串行数据。数据输出缓冲器204可以响应于数据选通信号DQS1到DQS4，依次输出4比特串行数据，作为输出数据DQ1到DQ4。延迟锁定环206接收从外部部件施加的输入时钟信号ECLK，以生成4个输出时钟信号OCLK0、OCLK90、OCLK180、以及OCLK270(OCLK)。输出数据选通信号生成电路208可以两两组合4个输出时钟信号OCLK0、OCLK90、OCLK180、以及OCLK270，以生成4个数据选通信号DQS1到DQS4。例如，可以将输出时钟信号OCLK0与OCLK270相与、以生成数据选通信号DQS1，将输出时钟信号OCLK0与OCLK90相与、以生成数据选通信号DQS2、将输出时钟信号OCLK0与OCLK90相与、以生成数据选通信号DQS2、将输出时钟信号OCLK90与OCLK180相与、以生成数据选通信号DQS3、和/或将输出时钟信号OCLK180与OCLK270相与、以生成数据选通信号DQS4。输出数据选通信号缓冲器210可以缓冲4个输出数据选通信号DQS1到DQS4，以生成缓冲的输出数据选通信号DQS1到DQS4。
例如，可以如图20所示的半导体存储器件中采用延迟锁定环，并且即使输入时钟信号ECLK可能变化，延迟锁定环也可以生成具有90°精确相位差的4个输出时钟信号OCLK0至OCLK270，和/或组合4个输出时钟信号以生成4个输出数据选通信号DQS1到DQS4。
如上所述，示例实施例的延迟锁定环可以生成具有更精确的占空比的多个时钟信号，例如50％精确占空比，即使输入时钟信号可以变化也如此。
具有示例实施例的延迟锁定环的半导体存储器件可以具有改进的可靠性，这是因为更精确地生成了多个时钟信号。
虽然在本说明书与附图中显示并且描述了示例实施例，但是本领域技术人员应该理解：在不脱离所示/所述示例实施例的精神与原理的前提下，可以对其进行改变。

Claims (31)

1.一种延迟锁定环，包括：
周期锁定环部分，其包括延迟，该延迟包括以环的形式相互连接的、被配置来生成偶数个延迟时钟信号的偶数个延迟单元，其中
配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变，以及
配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。
2.如权利要求1所述的延迟锁定环，其中所述周期锁定环部分还包括：
周期部分控制器，被配置来：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；以及响应于周期部分向上与向下信号，改变第一控制信号；其中
响应于第一控制信号，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
3.如权利要求2所述的延迟锁定环，其中所述周期部分控制器包括：
周期部分相差检测器，被配置来：比较输入时钟信号的相位与所述一个延迟时钟信号的相位；如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号；
第一控制信号生成器，被配置来：响应于周期部分向上信号，提高第一控制信号；以及响应于周期部分向下信号，降低第一控制信号；以及
脉冲生成器，被配置来：检测输入时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
4.如权利要求2所述的延迟锁定环，其中所述延迟还包括：
电压变换器，被配置来：响应于第一控制信号，改变供应电压的电平；
第一选择器，被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号；以及
延迟电路，包括所述偶数个延迟单元，每个延迟单元都包括反相器，每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管，其中所述偶数个反相第二控制信号被施加到第一上拉晶体管的栅极，并且所述偶数个第二控制信号被施加到所述下拉晶体管的栅极。
5.如权利要求4所述的延迟锁定环，其中所述电压变换器包括：
分压器，包括多个串联连接在电源电压与地电压之间、被配置来生成多个分压的多个电阻器；
第二选择器，被配置来：响应于第一控制信号，选择与输出所述多个分压中的一个分压；以及
放大器，被配置来：通过放大从第二选择器输出的所述一个分压与供应电压之间的差异，生成供应电压。
6.如权利要求1所述的延迟锁定环，还包括：
延迟锁定环部分，包括：
延迟部分控制器，被配置来：按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；比较输入时钟信号的相位与延迟输出时钟信号的相位，以生成延迟部分向上与向下信号；响应于延迟部分向上与向下信号，改变选择与权重控制信号；以及生成所述偶数个第一选择信号；
选择与混相部分，被配置来：响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号；以及混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
7.如权利要求6所述的延迟锁定环，其中所述延迟部分控制器包括：
延迟补偿器，被配置来：按照补偿延迟时间，延迟所述偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；
延迟部分相差检测器，被配置来：比较输入时钟信号的相位与延迟输出时钟信号的相位；如果输入时钟信号的相位先于延迟输出时钟信号的相位，则生成延迟部分向上信号；以及如果延迟输出时钟信号的相位先于输入时钟信号的相位，则生成延迟部分向下信号；
选择与权重控制信号生成器，被配置来：响应于延迟部分向上信号，提高选择与权重控制信号；响应于延迟部分向下信号，降低选择与权重控制信号；生成作为权重信号的选择与权重控制信号的多个比特；以及生成作为第二选择信号的选择与权重控制信号的剩余比特；以及
选择信号生成器，被配置来：响应于延迟部分向上与向下信号，激活所述偶数个第一选择信号中的一个第一选择信号。
8.如权利要求7所述的延迟锁定环，其中所述选择与混相部分包括：
选择部分，被配置来：从所述偶数个延迟时钟信号中，两两选择对应的延迟时钟信号；并且响应于第二选择信号，输出该两个对应的延迟时钟信号；以及
混相器，被配置来：响应于权重信号，混合从第一选择器输出的两个对应的延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
9.如权利要求1所述的延迟锁定环，其中所述周期锁定环部分还包括：
周期部分控制器，被配置来：比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；以及响应于周期部分向上与向下信号，改变供应电压的电平；其中
响应于供应电压，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
10.如权利要求9所述的延迟锁定环，其中所述周期部分控制器包括：
周期部分相差检测器，被配置来：比较输入时钟信号的相位与所述一个延迟时钟信号的相位；如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号；
电荷泵，被配置来：响应于周期部分向上信号，提高供应电压的电平；以及响应于周期部分向下信号，降低供应电压的电平；以及
脉冲生成器，被配置来：检测输入时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
11.如权利要求10所述的延迟锁定环，其中所述延迟还包括：
第一选择器，被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号；以及
延迟电路，包括所述偶数个延迟单元，每个延迟单元都包括反相器，每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管，其中所述偶数个反相控制信号被施加到第一上拉晶体管的栅极，并且所述偶数个控制信号被施加到所述下拉晶体管的栅极。
12.一种半导体存储器件，包括：
存储单元阵列，被配置来：在写入操作中存储并行数据；以及在读取操作中输出该并行数据；
并串转换器，被配置来：转换所述并行数据，以在读取操作中生成串行数据；
数据输出缓冲器，被配置来：响应于多个输出数据选通信号中每一个，缓冲所述串行数据；以及将所缓冲的串行数据输出到外部部件；
如权利要求1所述的延迟锁定环，该延迟锁定环被配置来：接收外部时钟信号，以基于偶数个延迟时钟信号，生成偶数个输出时钟信号；以及
输出数据选通信号生成器，被配置来组合所述偶数个输出时钟信号，以生成多个数据选通信号，其中
配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变，以及
配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。
13.如权利要求12所述的半导体存储器件，其中所述周期锁定环部分包括：
周期部分控制器，被配置来：比较外部时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测外部时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；以及响应于周期部分向上与向下信号，改变第一控制信号；其中
响应于第一控制信号，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号，该偶数个延迟时钟信号具有与外部时钟信号的周期相同的周期。
14.如权利要求13所述的半导体存储器件，其中所述周期部分控制器包括：
周期部分相差检测器，被配置来：比较外部时钟信号的相位与所述一个延迟时钟信号的相位；如果外部时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；以及如果所述一个延迟时钟信号的相位先于外部时钟信号的相位，则生成周期部分向下信号；
第一控制信号生成器，被配置来：响应于周期部分向上信号，提高第一控制信号；以及响应于周期部分向下信号，降低第一控制信号；以及
脉冲生成器，被配置来：检测输入时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
15.如权利要求13所述的半导体存储器件，其中所述延迟包括：
电压变换器，被配置来：响应于第一控制信号，改变供应电压的电平；
第一选择器，被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号；以及
延迟电路，包括所述偶数个延迟单元，每个延迟单元都包括反相器，每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管，其中所述偶数个反相第二控制信号被施加到第一上拉晶体管的栅极，并且所述偶数个第二控制信号被施加到所述下拉晶体管的栅极。
16.如权利要求15所述的半导体存储器件，其中所述电压变换器包括：
分压器，包括多个串联连接在电源电压与地电压之间、被配置来生成多个分压的多个电阻器；
第二选择器，被配置来：响应于第一控制信号，选择与输出所述多个分压中的一个分压；以及
放大器，被配置来：通过放大从第二选择器输出的所述一个分压与供应电压之间的差异，生成供应电压。
17.如权利要求12所述的半导体存储器件，其中所述延迟锁定环还包括：
延迟锁定环部分，包括：
延迟部分控制器，被配置来：按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；比较外部时钟信号的相位与延迟输出时钟信号的相位，以生成延迟部分向上与向下信号；响应于延迟部分向上与向下信号，改变选择与权重控制信号；以及生成所述偶数个第一选择信号；
选择与混相部分，被配置来：响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号；以及混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
18.如权利要求17所述的半导体存储器件，其中所述补偿延迟时间为数据输出缓冲器的延迟时间。
19.如权利要求17所述的半导体存储器件，其中所述延迟部分控制器包括：
延迟补偿器，被配置来：按照补偿延迟时间，延迟所述偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；
延迟部分相差检测器，被配置来：比较外部时钟信号的相位与延迟输出时钟信号的相位；如果外部时钟信号的相位先于延迟输出时钟信号的相位，则生成延迟部分向上信号；以及如果延迟输出时钟信号的相位先于外部时钟信号的相位，则生成延迟部分向下信号；
选择与权重控制信号生成器，被配置来：响应于延迟部分向上信号，提高选择与权重控制信号；响应于延迟部分向下信号，降低选择与权重控制信号；生成作为权重信号的选择与权重控制信号的多个比特；以及生成作为第二选择信号的选择与权重控制信号的剩余比特；以及
选择信号生成器，被配置来：响应于延迟部分向上与向下信号，激活所述偶数个第一选择信号中的一个第一选择信号。
20.如权利要求19所述的半导体存储器件，其中所述选择与混相部分包括：
选择部分，被配置来：从所述偶数个延迟时钟信号中，两两选择对应的延迟时钟信号；并且响应于第二选择信号，输出该两个对应的延迟时钟信号；以及
混相器，被配置来：响应于权重信号，混合从第一选择器输出的两个对应的延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
21.如权利要求12所述的半导体存储器件，其中所述周期锁定环部分还包括：
周期部分控制器，被配置来：比较外部时钟信号的相位与偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期部分向上与向下信号；检测外部时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；以及响应于周期部分向上与向下信号，改变供应电压的电平；其中
响应于供应电压，改变所述偶数个延迟单元的延迟时间，以生成所述偶数个延迟时钟信号，该偶数个延迟时钟信号具有与外部时钟信号的周期相同的周期。
22.如权利要求21所述的半导体存储器件，其中所述周期部分控制器包括：
周期部分相差检测器，被配置来：比较外部时钟信号的相位与所述一个延迟时钟信号的相位；如果外部时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期部分向上信号；以及如果所述一个延迟时钟信号的相位先于外部时钟信号的相位，则生成周期部分向下信号；
电荷泵，被配置来：响应于周期部分向上信号，提高供应电压的电平；以及响应于周期部分向下信号，降低供应电压的电平；以及
脉冲生成器，被配置来：检测外部时钟信号的上升沿或下降沿中的至少一个，以生成所述脉冲信号。
23.如权利要求22所述的半导体存储器件，其中所述延迟还包括：
第一选择器，被配置来：响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号；以及
延迟电路，包括所述偶数个延迟单元，每个延迟单元都包括反相器，每个反相器都包括连接在供应电压与地电压之间的第一与第二上拉晶体管、以及第一与第二下拉晶体管，其中所述偶数个反相控制信号被施加到第一上拉晶体管的栅极，并且所述偶数个控制信号被施加到所述下拉晶体管的栅极。
24.一种生成多个延迟时钟信号的方法，该方法包括：
响应于偶数个第一选择信号中的被激活的一个第一选择信号，控制偶数个延迟时钟信号中的至少一个延迟时钟信号的转变；并且其中
响应于所述至少一个延迟时钟信号，转变剩余延迟的时钟信号。
25.如权利要求24所述的方法，还包括：
比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期向上与向下信号；
检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；
响应于周期向上与向下信号，改变第一控制信号，以调整所述偶数个延迟时钟信号的延迟时间，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
26.如权利要求25所述的方法，还包括：
如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期向上信号；以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期向下信号；
响应于周期向上信号，提高第一控制信号，以及响应于周期向下信号，降低第一控制信号。
27.如权利要求26所述的方法，还包括：
响应于第一控制信号，改变供应电压的电平；
响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个第二控制信号中的一个第二控制信号、以及偶数个反相第二控制信号中的一个反相第二控制信号；以及其中
响应于所述一个第二控制信号以及一个反相第二控制信号，控制至少一个延迟时钟信号的转变。
28.如权利要求24所述的方法，还包括：
按照补偿延迟时间，延迟偶数个输出时钟信号中的一个输出时钟信号，以生成延迟输出时钟信号；
比较输入时钟信号的相位与延迟输出时钟信号的相位，以生成延迟向上与向下信号；
响应于延迟向上与向下信号，改变选择与权重控制信号；
基于延迟向上与向下信号，生成所述偶数个第一选择信号；
响应于选择与权重控制信号，从所述偶数个延迟时钟信号，两两生成对应的延迟时钟信号，以及混合所选的两个延迟时钟信号的相位，以生成所述偶数个输出时钟信号。
29.如权利要求24所述的方法，还包括：
比较输入时钟信号的相位与所述偶数个延迟时钟信号中的一个延迟时钟信号的相位，以生成周期向上与向下信号；
检测输入时钟信号的上升沿与下降沿中的至少一个，以生成脉冲信号；
响应于周期向上与向下信号，改变供应电压的电平，以调整所述偶数个延迟时钟信号的延迟时间，该偶数个延迟时钟信号具有与输入时钟信号的周期相同的周期。
30.如权利要求29所述的方法，还包括：
如果输入时钟信号的相位先于所述一个延迟时钟信号的相位，则生成周期向上信号，以及如果所述一个延迟时钟信号的相位先于输入时钟信号的相位，则生成周期部分向下信号；
响应于周期向上信号，提高供应电压的电平，以及响应于周期向下信号，降低供应电压的电平。
31.如权利要求30所述的方法，还包括：
响应于所述偶数个第一选择信号以及脉冲信号，选择偶数个控制信号中的一个控制信号、以及偶数个反相控制信号中的一个反相第二控制信号；以及其中
响应于所述一个控制信号以及一个反相控制信号，控制至少一个延迟时钟信号的转变。
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