KR19990078371A

KR19990078371A - 펄스지연회로및펄스제어회로

Info

Publication number: KR19990078371A
Application number: KR1019990010861A
Authority: KR
Inventors: 하야시고지; 아끼야마도루
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1998-03-30
Filing date: 1999-03-29
Publication date: 1999-10-25
Also published as: US6567490B1; JPH11284496A; JP3338363B2

Abstract

지연 소자를 복수단 접속하여 이루어지는 지연 회로만을 이용하여, 복수의 입력 펄스 신호를 각각 다른 량만큼 지연시키는 것을 가능하게 하고, 회로 구성을 소규모로 함과 동시에, 고속의 클럭을 이용하는 일 없이 펄스 지연 회로를 실현한다.

인버터 또는 비교기에 의해 이루어지는 지연 소자를 복수단 접속하여 구성한 지연 회로(11)에 의해서 입력 클럭 신호 CK를 지연시키고, 이 지연 회로에 복수단의 지연 소자 출력 중 어느 하나를 각 셀렉트 신호에 따라 선택하여 지연 클럭 신호로서 출력하는 복수의 셀렉터(12, 13, 14)를 병렬로 접속하고, 복수의 D-FF(15, 16, 17)로 입력되는 복수의 각 펄스 신호 DATD1, DATD2, DATD3을 복수의 셀렉터로부터의 각 지연 클럭 신호 CK1, CK2, CK3에 각각 동기시키고, 입력된 복수의 펄스 신호를 각각 다른 량만큼 지연한다.

Description

펄스 지연 회로 및 펄스 제어 회로{PULSE DELAY CIRCUIT AND PULSE CONTROL CIRCUIT}

본 발명은 지연 소자를 복수단 접속한 지연 회로를 이용하여 구성한 펄스 지연 회로 및 이 펄스 지연 회로를 이용하여 입력 신호와 동기하고 또한 소정의 관계를 갖는 펄스 신호를 출력하는 펄스 제어 회로에 관한 것이다.

입력 신호를 지연시키는 지연 회로로서는 종래에서부터 지연 소자를 복수단 직렬로 접속한 것이 이용되고 있다. CM0S 구성의 반도체 장치에서는 통상 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 종속 접속하여 이루어지는 인버터에 의해 지연 소자가 구성된다. 그리고, 셀렉터에 의해 복수의 지연 소자단 중 어느 하나의 지연 출력을 선택함으로써 입력 신호의 지연량이 결정된다. 또한, 지연 소자로서는 인버터 대신에 비교기를 이용하는 경우도 있다.

또한, 지연 회로로서는 클럭 신호에 동기하여 동작하는 D 플립플롭 (D-FF)을 복수단 직렬로 접속하여 구성할 수도 있다.

종래의 지연 회로를 이용하여, 복수의 입력 펄스 신호를 각각 다른 량만큼 지연시키기 위해서는 통상 입력 펄스 신호의 수와 동일한 수의 지연 회로 및 셀렉터를 준비할 필요가 있으며 회로 구성이 대규모로 된다.

더욱, D-FF를 이용한 경우 지연량을 정밀하게 설정하기 위해서는 고속의 클럭이 필요해지며, 실제로는 이러한 고속의 클럭을 공급하는 것 및 이러한 고속 클럭에 동기하여 안정되게 동작하는 D-FF를 만드는 것도 매우 어렵다.

본 발명은 지연 소자를 복수단 접속하여 클럭 신호를 지연시키는 지연 회로와, 상기 복수단의 지연 소자 출력 중 어느 하나를 각 셀렉트 신호에 따라 선택하여 지연 클럭 신호로서 출력하는 복수의 셀렉터와, 입력되는 복수의 각 펄스 신호를 상기 복수의 셀렉터로부터의 각 지연 클럭 신호에 각각 동기시키는 복수의 동기 회로를 갖으며, 상기 입력된 복수의 펄스 신호를 각각 다른 량만큼 지연 가능하게 한 것을 특징으로 한다.

또한, 본 발명에서는 상기 지연 회로는 지연 소자를 복수단 링형으로 접속하여 구성되며, 각 단의 지연량이 입력되는 제어 전압에 의해 제어되는 VCO, 해당 VCO의 출력 신호 혹은 그 분주 신호와 기준 신호를 입력하여 양 신호의 위상을 비교하는 위상 비교기, 해당 위상 비교기에서 검출된 위상차에 따른 상기 제어 전압을 발생하는 저역 통과 필터, 및 상기 VCO의 지연 소자와 동일 구성의 지연 소자를 복수단 접속하여 구성되며, 상기 클럭 신호를 지연시켜서 출력함과 동시에 각 단의 지연량이 상기 제어 전압에 의해 제어되는 딜레이 라인을 구비한 것을 특징으로 한다.

또한, 본 발명은 입력 신호를 클럭 신호에 동기시키는 제1 동기 회로, 해당 제1 동기 회로의 출력 신호를 파형 정형하는 파형 정형 회로, 복수의 입력 펄스 신호를 상기 클럭 신호에 동기시키는 복수의 제2 동기 회로, 지연 소자를 복수단 접속하여 상기 클럭 신호를 지연시키는 지연 회로, 상기 복수단의 지연 소자 출력 중 어느 하나를 각 셀렉트 신호에 따라서 선택하여 지연 클럭 신호로서 출력하는 복수의 셀렉터, 상기 복수의 제2 동기 회로의 각 출력 펄스 신호를 상기 복수의 셀렉터로부터의 각 지연 클럭 신호에 각각 동기시키는 복수의 제3 동기 회로와 해당 복수의 제3 동기 회로의 각 출력 신호 및 상기 파형 정형 회로의 출력 신호를 입력하는 복수의 논리 회로를 구비하고, 상기 파형 정형 회로의 출력 신호에 동기하는 복수의 펄스 신호를 출력하는 것을 특징으로 한다.

도 1은 본 발명에 따른 펄스 지연 회로의 실시예를 나타내는 블럭도.

도 2는 본 발명에 따른 펄스 제어 회로의 실시예를 나타내는 블럭도.

도 3은 도 1에 도시하는 실시예의 동작을 설명하기 위한 타이밍차트.

도 4는 도 2에 도시하는 실시예의 개략 동작을 설명하기 위한 타이밍차트.

도 5는 도 2에 도시하는 실시예의 상세 동작을 설명하기 위한 타이밍차트.

도 6은 도 2에 도시하는 실시예의 상세 동작을 설명하기 위한 타이밍차트.

도 7은 지연 회로의 다른 실시예를 나타내는 블럭도.

도 8은 지연 셀의 구체적인 구성을 나타내는 회로도.

도 9는 도 7에서의 VCO의 동작을 설명하기 위한 타이밍차트.

도 10은 도 7에서의 VCO 특성 및 지연 특성을 나타내는 특성도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11, 350 : 지연 회로

2 : 딜레이 라인

3 : PLL 회로

4 : VCO

5 : 프로그래머블 디바이더

6 : 기준 디바이더

7 : 위상 비교기

8 : 저역 통과 필터

10 : 펄스 지연 회로

12, 13, 14, 351, 20 : 셀렉터

15, 16, 17, 31, 32, 33, 34 : D-FF

30 : 펄스 제어 회로

35 : 파형 정형 회로

36, 37, 38, 352 : AND 게이트

40 : 지연 셀

101, 102 : 인버터

105, 106, 107, 108 : 전류 제어용 트랜지스터

110 : 제1 제어 단자

111 : 제2 제어 단자

도 1은 본 발명의 실시예를 나타내는 펄스 지연 회로(10)의 블럭도이며, 11은 인버터로 이루어지는 지연 소자(40)를 복수단 직렬로 접속하여 구성되며, 입력되는 클럭 신호 CK를 지연시키는 지연 회로에 있어서, 이 지연 회로(11)에 셀렉터(12, 13, 14)가 병렬로 접속되어 있다. 각 셀렉터는 지연 회로(11)에서의 복수단의 지연 소자(40)의 각 출력 신호를 입력하고, 셀렉트 신호 SEL1, SEL2, SEL3에 따라서 어느 하나를 선택하여 지연 클럭으로서 송출하는 것이며, 각 지연 클럭 CK1, CK2, CK3은 각각 D-FF(15, 16, 17)의 클럭 단자 CL에 인가되어 있다. 또한, D-FF(15, 16, 17)의 데이타 단자 D에는 펄스 신호 DATD1, DATD2, DATD3이 각각 입력되어 있다.

지연 회로(11)는 보다 구체적으로는 지연 소자(40)을 16단 접속하여 이루어지며, 클럭 신호 CK의 주기를 T라고 하면, 각 지연 소자의 지연량 dt는 T/16로 설정되어 있다. 따라서, 예를 들면 셀렉트 신호 SEL로서 「4」가 입력되면, 4단째의 지연 소자(40)의 출력 신호가 선택되며, 그 지연 출력의 지연량은 4T/16=0.25T가 된다.

그래서, 도 3a에 도시한 바와 같은 클럭 신호 CK가 지연 회로(11)에 입력되며, D-FF(15, 16, 17)에 입력 펄스 신호 DATD1, DATD2, DATD3으로서 각각 도 3b, 도 3e, 도 3h에 도시하는 다른 데이타 신호가 입력되며, 더욱 셀렉터(12, 13, 14)에 셀렉트 신호 SEL1, SEL2, SEL3으로서 각각 「12」「8」「4」가 공급되었다고 한다.

그렇게 하면, 셀렉터(12)에서는 12단째의 지연 클럭 CK1(도 3c)이 선택되며, 그 지연량 dt1=12T/16=0.75T가 된다. 그리고, D-FF(15)에서는 입력 펄스 신호 DATD1을 이 지연 클럭 CK1에 동기시키기 때문에, 출력 펄스 신호 FFO1은 도 3d에 도시한 바와 같이 입력 펄스 신호 DATD1을 0.75T만큼 지연시킨 신호가 된다. 마찬가지로, 셀렉터(13)에서는 8단째의 지연 클럭 CK2(도 3f)가 선택되며, 그 지연량 dt2=8T/16=0.5T가 된다. 그리고, D-FF(16)에서는 입력 펄스 신호 DATD2를 이 지연 클럭 CK2에 동기시키기 때문에, 출력 펄스 신호 FFO2는 도 3g에 도시한 바와 같이 입력 펄스 신호 DATD2를 0.5T만큼 지연시킨 신호가 된다. 또한, 셀렉터(14)에서는 4단째의 지연 클럭 CK3(도 3i)이 선택되며 그 지연량 dt3=4T/16=0.25T가 된다. 그리고, D-FF(17)에서는 입력 펄스 신호 DATD3을 이 지연 클럭 CK3에 동기시키기 때문에, 출력 펄스 신호 FFO3은 도 3j에 도시한 바와 같이 입력 펄스 신호 DATD3을 0.25T만큼 지연시킨 신호가 된다.

이와 같이, 펄스 지연 회로(10)에서는 다른 입력 펄스 신호를 각각 다른 지연량만큼 지연시킬 수 있다.

다음에, 이상 설명한 펄스 지연 회로의 응용예에 대해서 설명한다.

예를 들면 CD-R 등의 기록 가능한 광 디스크 장치에서는 데이타를 기록하는 미디어의 종류나 디스크의 회전 속도에 의해서 기록 상태가 변화하기 때문에, EFM 신호에 지연 처리를 실시하여 파형 정형하고, 파형 정형 후의 EFM 신호를 레이저 장치에 송출하여, 원하는 기록 마크를 기록하도록 하고 있다. 또한, 레이저 출력의 모니터용으로서 파형 정형 후의 EFM 신호에 동기하고 또한 이 EFM 신호와 소정의 관계를 갖는 복수의 펄스 신호를 출력해야만 하며, 이러한 복수의 펄스 신호를 생성하기 위해서 상술한 펄스 지연 회로(10)가 이용된다.

즉, 도 2는 CD-R용 기록 재생 장치에 이용되는 펄스 제어 회로(30)를 나타내는 블럭도이며, 도 1에 도시하는 펄스 지연 회로(10)를 포함하여 구성되고 있다. 펄스 지연 회로(10)의 전단에는 복수의 펄스 신호 DAT1, DAT2, DAT3을 각각 데이타 단자 D에 입력하고, 클럭 단자 CL에 클럭 신호 CK가 인가되는 3개의 D-FF(31, 32, 33)가 설치되며, 각 D-FF의 출력이 펄스 지연 회로(10)로의 입력 신호 DATD1, DATD2, DATD3이 된다. 또한, EFM 신호를 데이타 단자 D에 입력하고 클럭 단자 CL에 클럭 신호가 인가되는 D-FF(34)와, 이 D-FF(34)의 출력 신호를 파형 정형하는 파형 정형 회로(35)와, 펄스 지연 회로(10)의 각 D-FF(15, 16, 17)의 출력 신호 FFO1, FFO2, FFO3을 각각 일단에 입력하고, 타단에 파형 정형 회로(30)의 출력 신호 WDAT를 입력하는 AND 게이트(36, 37, 38)가 설치되고 있다.

파형 정형 회로(30)는 지연 회로(10)와 마찬가지이며, 인버터로 이루어지는 지연 소자(40)를 복수단 직렬로 접속하여 구성되며, 입력되는 EFM 신호를 지연시키는 지연 회로(350)와, 지연 회로(350)에서의 복수단의 지연 소자(40)의 각 출력 신호를 입력하고, 셀렉트 신호 SEL0에 따라 어느 하나를 선택하는 셀렉터(351)와, 셀렉터(351)로부터의 지연 출력과 EFMD 신호와 논리곱을 취하는 AND 게이트(352)로 구성되고 있다.

그리고, 이상의 구성에 의해 도 4에 도시한 바와 같이 입력된 EFM 신호(도 4a)에 기초하여, 지연 처리에 의한 파형 정형을 실시한 출력 펄스 신호 WDAT(도 4b), 신호 WDAT의 상승으로부터 일정 기간 T1 경과 후에 상승하며, WDAT와 동시에 하강하는 펄스 신호 OUT1(도 4c) 및 신호 WDAT와 동시에 상승하고 일정 펄스폭 T2를 갖는 펄스 신호 OUT2(도 4d)를 출력한다.

이하, 도 5, 도 6을 참조하여 이들 복수의 펄스 신호의 생성 과정을 설명한다.

우선, 도 5b에 도시한 바와 같은 펄스폭 6T의 EFM 신호가 입력되면 D-FF(34)에 의해 EFM 신호는 1T 지연되어 신호 EFMD(도 5c)가 된다. 여기서, 셀렉트 신호 SEL0로서 「4」가 공급되고 있다고 한다면, 지연 회로(350)에서는 4단째의 지연 소자(40)로부터의 지연 출력이 셀렉터(351)로 선택되며, 그 지연량 dt4는 「0.25T」가 된다. 이 지연 출력은 AND 게이트(352)에서 신호 EFMD와 논리곱이 취해지므로, 결국 도 5d에 도시한 바와 같이, EFMD 신호에서 상승이 0.25T 지연하고, EFMD와 동시에 하강하는 신호 WDAT가 얻어진다.

또한, EFM 신호와 동시에 상승하고 EFM 신호에서 1T만큼 신장된 펄스 ODAT1(도 5e)를 준비하고, 이 신호를 1T 지연시킨 신호 DAT-1을 D-FF(31)로의 입력 펄스 신호로 한다. D-FF(31)에서는 입력 신호가 1T 지연되므로, 그 출력 신호 DATD1은 도 5g와 같이 된다.

한편, D-FF(32)의 입력용으로서 도 6e에 도시한 바와 같이 펄스폭이 일정치 2T에서 EFM 신호의 상승과 동시에 하강하는 펄스 신호 ODAT2를 준비하고, 이 신호를 1T 지연시킨 신호 DAT2를 D-FF(32)로의 입력 펄스 신호로 한다. D-FF(32)에서는 입력 신호가 1T 지연되므로 그 출력 신호 DATD2는 도 6g와 같이 된다.

여기서, 도 4, 도 5에서의 출력 신호 OUT1의 소정 기간 T1을 「1.5T」, 도 4, 도 6에서의 출력 신호 OUT2의 펄스폭 T2를 「1.25T」로 하고자 하는 경우는 셀렉트 신호 SEL1로서 「12」, SEL2로서 「8」을 공급한다.

그렇게 하면, 셀렉트 신호 SEL1이 「12」이기 때문에 셀렉터(12)에서는, 도 5h에 도시한 바와 같이 12T/16=0.75T 지연된 지연 클럭 CK1이 선택되며 D-FF(15)에 출력되고, 또한 셀렉트 신호 SEL2가 「8」이기 때문에 셀렉터(13)에서는, 도 6h에 도시한 바와 같이 8T / 16 = 0.5T 지연된 지연 클럭 CK2가 선택되며 D-FF(16)에 출력된다. 이 때문에, D-FF(15)에서는 펄스 신호 DATD1이 0.75T 지연되어 출력 신호 FFO1(도 5i)이 되며 D-FF(16)에서는 펄스 신호 DATD2가 0.5T 지연되어 출력 신호 FFO2(도 6i)가 된다. 그리고, 출력 신호 FFO1과 신호 WDAT와의 논리곱이 AND 게이트(36)로 취해지므로, 그 출력 펄스 신호 OUT1은 도 5j에 도시한 바와 같이 신호 FFO1과 동시에 상승하고 신호 WDAT와 동시에 하강하는 신호가 된다. 여기서, 신호 DAT1의 상승에서부터 신호 DATD1의 상승까지는 「1T」, 신호 DATD1의 상승에서부터 신호 FFO1의 상승까지는 「0.75T」, 신호 DAT1의 상승에서부터 신호 WDAT의 상승까지는 「0.25T 」 이므로, 신호 WDAT의 상승에서부터 신호 OUT1이 상승까지의 기간 T1은 T1 = (1.0T + 0.75T) - 0.25T = 1.5T로, 원하는 기간이 된다.

한편, 출력 신호 FFO2는 신호 WDAT와의 논리곱이 AND 게이트(37)로 취해지므로, 그 출력 펄스 신호 OUT2는 도 6j에 도시한 바와 같이 신호 WDAT와 동시에 상승하고 신호 FFO2와 동시에 하강하는 신호가 된다. 여기서, 신호 DATD2의 상승에서부터 신호 EFMD의 상승까지는 「1T」, 신호 DATD2의 상승에서부터 신호 FFO2의 상승까지는 「0.5T」이므로, 신호 FFO2의 상승에서부터 신호 EFMD의 상승까지는 「0.5T」가 된다. 또한, 신호 EFMD의 상승에서부터 신호 WDAT의 상승까지는 「0.25T」이므로, 신호 FFO2의 상승에서부터 신호 WDAT의 상승까지는 「0.75T」가 된다. 그리고, 신호 FFO2의 펄스폭은 「2T」이므로, 신호 WDAT와 동시에 상승하는 신호 OUT2의 펄스폭 T2는 T2 = 2T - 0.75T = 1.25T로, 원하는 폭이 된다.

이상 설명한 바와 같이, 펄스폭 제어 회로(30)에서는 파형 정형 회로(35)의 출력 신호 WDAT에 동기하고, 이 신호와 소정의 관계를 갖는 복수의 펄스 신호 출력을 얻을 수 있다. 또한, 파형 정형 회로(35)에서는 지연 회로나 셀렉터 및 논리 회로를 추가하여, 상승뿐만아니라 하강도 소정량 지연시키도록 해도 좋다.

그런데, 도 1, 도 2에 도시한 지연 회로(11, 350)를 구성하는 지연 소자(40)는 제조 변동에 의해 지연 소자를 구성하는 트랜지스터의 특성이 균일해지지 않기 때문에, 지연량에 변동이 생긴다. 그래서, 지연량을 고정밀도로 설정하고자 하는 경우는 지연 회로(11, 350)로서 도 7에 도시하는 지연 회로(1)를 이용하면 좋다. 또한, 도 7에 도시하는 셀렉터(20)는 도 1, 도 2에서의 셀렉터(12, 13, 14, 351)와 동등한 셀렉터를 나타낸다.

도 7에 도시하는 지연 회로(1)는 입력 신호를 지연하기 위한 딜레이 라인(2)과, 이 딜레이 라인(2)의 지연량을 제어하기 위한 PLL 회로(3)로 이루어진다. PLL 회로(3)는 입력되는 제어 전압 Vt에 의해 출력 신호 주파수가 변화하는 VCO(4)와, VCO(4)의 출력 신호를 1/N로 분주하는 프로그래머블 디바이더(5)와, 입력되는 기준 신호 RFCK를 1/M로 분주하는 기준 디바이더(6)와, 양 디바이더(5, 6)의 출력 신호의 위상을 비교하는 위상 비교기(7)와, 위상 비교기(7)에 의해 검출된 위상차에 따른 제어 전압 Vt를 VCO(3)에 공급하는 저역 통과 필터(8)를 구비하고 있으며, 양 디바이더(5, 6)와도 분주비가 변경 가능한 디바이더이다. 또한 위상 비교기(7)의 출력단에는 차지 펌프가 설치되어 있다.

이 PLL 회로(3) 중 VCO(4)는 도 7에 도시한 바와 같이, 지연 셀(40)을 복수단 직렬로 접속하고, 더욱 최종단의 지연 셀(41)의 출력을 초단으로 마이너스 귀환하는 링형의 구성에 있어서, 최종단의 출력을 버퍼(45)를 통해 프로그래머블 디바이더(5)에 송출하고 있다. 또한, 각 지연 셀은 제1 및 제2 제어 단자를 구비하고, 제1 제어 단자에 바이어스 회로(46)로부터의 일정 바이어스 Vb가 공급되며, 제2 제어 단자에 저역 통과 필터(8)로부터의 제어 전압 Vt가 공급되고 있다.

한편, 딜레이 라인(2)은 VCO(4)를 구성하는 지연 셀과 동일 구성의 지연 셀(40)을 복수단 직렬로 접속하여 구성되며, VCO(4)와는 달리 초단의 지연 셀에는 외부로부터 입력 신호 SIN이 인가되고 있다. 그리고, 셀렉터(20)로 각 단의 지연셀로부터의 출력 중 어느 하나를 선택하고, 지연 신호 SOUT으로서 추출하도록 하고 있다. 또한, 도 7에 도시하는 회로는 동일 칩 내의 근방에 구성되어 있으며, 이 때문에 지연 셀의 지연 특성은 VCO(4)와 딜레이 라인에서 거의 동일해진다.

여기서, 도 8을 참조하여 지연 셀(40)의 구체적인 구성에 대해서 설명한다.

지연 셀(40)은 기본적으로는 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 종속 접속하여 이루어지는 인버터(101, 102)를 2단 직렬로 접속하여 구성되고 있으며, 각 인버터(101, 102) 뒤에 버퍼(103, 104)가 접속되어 있다. 또한, 인버터(101, 102)의 전원 전위 간에는 전류 제어용 P 채널 MOS 트랜지스터(105, 106)가 접속되며, 인버터(101, 102)의 접지 전위 간에는 전류 제어용 N 채널 MOS 트랜지스터(107, 108)가 접속되어 있다. 이 전류 제어용 P 채널 MOS 트랜지스터(105)의 게이트는 제1 제어 단자(110)에 접속되며, 전류 제어용 N 채널 MOS 트랜지스터(107)의 게이트는 제2 제어 단자(111)에 접속되어 있다. 또한, 109는 기생 용량을 나타낸다.

그리고, 본 실시예에서는 제1 제어 단자(110)에 바이어스 회로(46)로부터의 일정 바이어스 Vb가 공급되며, 제2 제어 단자(111)에 저역 통과 필터(8)로부터의 제어 전압 Vt가 공급되어 있다. 따라서, 제어 전압 Vt가 커지면 인버터(101, 102)에 흐르는 전류가 증가하여 입력 신호 IN의 지연량 dt는 감소하고, 제어 전압 Vt가 작아지면 인버터(101, 102)로 흐르는 전류가 감소하여 입력 신호 IN의 지연량 dt는 증가한다. 이와 같이, 지연 셀(40)의 지연량 dt는 제어 전압 Vt의 크기에 따라서 변화한다.

그런데, VCO(4)의 최종단은 마이너스 귀환을 걸기 위해서, 지연 셀(40)의 전반 부분만, 즉 인버터(101), 버퍼(103), 제어용 트랜지스터(105, 107)로 구성되어 있으며, 인버터(101)의 출력이 VCO(4)의 초단의 지연 셀(40)에 입력되어 있다.

이하, 도 7에 도시하는 실시예의 동작을 설명한다.

우선, VCO(4)의 출력 신호 주파수 f1은 프로그래머블 디바이더(5)에 의해서 1/N로 분주되어 f1/N이 되며, 기준 신호 주파수 f0은 기준 디바이더(6)에 의해 분주되며 f0/M이 된다. 이들의 분주 신호는 위상 비교기(7)에서 그 위상이 비교되며, 저역 통과 필터(8)로부터는 위상차에 따른 제어 전압 Vt가 VCO(4)에 공급된다. 이에 의해, 양 디바이더의 출력 신호의 위상차를 없애도록 PLL 회로(3)가 동작하고 PLL이 록하면 [식 1]이 성립한다.

한편, VCO(4)에서는 상술한 바와 같이 저역 통과 필터(8)로부터의 제어 전압 Vt에 의해 각 지연 셀의 지연량 dt가 결정되며, 초단의 지연 셀(40)에 입력된 신호 dt0은 도 9에 도시한 바와 같이 각 지연 셀(40)로 순차 dt씩 지연되어 간다. 그리고, 최종단의 지연 셀(41)에서는 신호가 반전되며, 이 반전 신호가 반환 지연 dα 후에 초단으로 귀환된다. 즉, 반환 지연 dα가 dt에 비해서 충분히 작다고 한다면, VCO(4)의 주기 T의 반주기 T/2는 지연량 dt를 지연 셀(40)의 단수 D분만큼 가산한 길이가 된다. 따라서, 지연량 dt는 수학식 2로 표현된다.

여기서, 주기 T는 1/f1이며, 상술한 바와 같이 PLL 회로(3)가 록하면 수학식 1이 성립하므로, 록 상태에서는 지연량 dt는 수학식 3으로 표현된다.

즉, VCO의 지연 셀 단수 D와 분주비 M, N을 결정하면 지연 셀(40)의 지연량 dt는 기준 신호 RFCK의 주파수 f0에만 의존하는 일정치로 된다.

그런데, 도 7에 도시하는 회로에서는 상술한 바와 같이 딜레이 라인(2)을 구성하는 지연 셀은 VCO(4)의 지연 셀과 완전히 동일한 구성이며, 더구나 딜레이 라인(2) 중의 지연 셀에 공급되는 제어 전압도 VCO(4)의 지연 셀(40)에 공급되는 제어 전압 Vt와 완전히 동일하다. 이 때문에, 딜레이 라인(2) 중의 지연 셀의 지연량은 VCO(4)의 지연 셀(40)의 지연량 dt와 완전히 동일해지며, PLL의 록 시에는 기준 신호 주파수 f0에 의존한 일정치로 된다.

딜레이 라인(2)은 입력 신호 SIN을 지연 셀(40)로 순차 지연하여 셀렉터(20)에 의해 원하는 단의 지연 출력을 선택하여, 지연 신호 SOUT으로서 출력하는 구성이며, 이 각 지연 셀단의 지연량 dt가 PLL 록 시에는 일정치로 되므로, 딜레이 라인(2)에서 셀렉터(20)로부터 출력하는 지연 신호의 지연량도 원하는 일정치가 된다. 즉, 이 딜레이 라인(2)에서는 제조 시의 조정은 불필요해지며 또한 PLL 회로(3)로 보증되는 정밀도로 지연량을 설정할 수 있으며, 이 때문에 psec 오더에서의 고정밀도의 설정이 가능해진다. 더구나, PLL에서는 전원 변동이나 온도 변동에 대해서도 보증되므로, 딜레이 라인(2)의 지연량도 이들 변동의 영향을 받지 않게 된다.

또한, 기준 신호 RFCK의 주파수 f0나 분주비 M, N을 변경하는 것만으로, 지연량 dt를 간단하게 변경할 수 있으므로, 딜레이 라인(2)의 분해능의 설정이 용이해진다. 예를 들면, VCO(4)의 단수 D가 「16단」인 경우, 분주비 M, N을 각각 「2」로 하고, f0를 「17.28㎒」라고 하면, 수학식 3으로부터 지연량 dt는 「1.81nsec」가 된다. 그리고, 분주비 M, N을 각각 「4」로 변경하고 f0를 「34.56㎒」로 변경하면, 수학식 3으로부터 지연량 dt는 「0.90nsec」로 psec 오더의 분해능이 된다.

또한, 도 10의 VCO 특성에 도시한 바와 같이, PLL이 록하는 주파수 범위는 넓으며, 이 범위 내에서 지연 셀의 지연량 dt를 변경할 수 있으므로 딜레이 라인(2)의 지연량 가변 범위를 광대역으로 할 수 있다.

이상 설명한 실시예는 지연 셀 내의 지연 소자를 인버터로 구성하는 예를 나타냈지만, 인버터 대신에 비교기를 이용하는 구성도 좋다. 또한, 지연 셀 내의 한쪽 전류 제어용 트랜지스터(105, 106)에는 일정 바이어스를 인가하고, 다른쪽 전류 제어용 트랜지스터(107, 108)에만 저역 통과 필터(8)로부터의 제어 전압 Vt를 공급하도록 했지만, 양쪽의 전류 제어용 트랜지스터에 제어 전압 Vt를 공급하도록 해도 좋다.

본 발명에 따르면, 지연 소자를 복수단 접속하여 이루어지는 지연 회로만을 이용하고, 복수의 입력 펄스 신호를 각각 다른 량만큼 지연시키는 것이 가능해지며, 회로 구성을 소규모로 할 수 있다. 따라서, LSI화한 경우에 면적을 작게 할 수 있다. 또한, 고속의 클럭을 필요로 하지 않으므로 회로의 실현화가 용이해지며 더욱 PLL 회로를 이용한 경우에는 지연량을 고정밀도로 설정할 수 있게 된다.

Claims

펄스 지연 회로에 있어서,

지연 소자를 복수단 접속하여 클럭 신호를 지연시키는 지연 회로,

상기 복수단의 지연 소자 출력 중 어느 하나를 각 셀렉트 신호에 따라서 선택하여 지연 클럭 신호로서 출력하는 복수의 셀렉터, 및

입력되는 복수의 각 펄스 신호를 상기 복수의 셀렉터로부터의 각 지연 클럭 신호에 각각 동기시키는 복수의 동기 회로

를 구비하고,

상기 입력된 복수의 펄스 신호를 각각 다른 양만큼 지연 가능하게 한 것을 특징으로 하는 펄스 지연 회로.
제1항에 있어서, 상기 지연 소자는, 인버터 또는 비교기로 구성되어 있는 것을 특징으로 하는 펄스 지연 회로.
제1항에 있어서, 상기 지연 회로는,

지연 소자를 복수단 링형태로 접속하여 구성되고,

각 단의 지연량이 입력되는 제어 전압에 의해 제어되는 VCO,

해당 VCO의 출력 신호 혹은 그 분주 신호와 기준 신호를 입력하여 양 신호의 위상을 비교하는 위상 비교기,

해당 위상 비교기에서 검출된 위상차에 따른 상기 제어 전압을 발생하는 저역 통과 필터, 및

상기 VCO의 지연 소자와 동일한 구성의 지연 소자

를 복수단 접속하여 구성되며,

상기 클럭 신호를 지연시켜서 출력함과 동시에 각 단의 지연량이 상기 제어 전압에 의해 제어되는 딜레이 라인을 구비한 것을 특징으로 하는 펄스 지연 회로.
펄스 제어 회로에 있어서,

입력 신호를 클럭 신호에 동기시키는 제1 동기 회로,

해당 제1 동기 회로의 출력 신호를 파형 정형하는 파형 정형 회로,

복수의 입력 펄스 신호를 상기 클럭 신호에 동기시키는 복수의 제2 동기 회로,

지연 소자를 복수단 접속하여 상기 클럭 신호를 지연시키는 지연 회로,

상기 복수단의 지연 소자 출력 중 어느 하나를 각 셀렉트 신호에 따라서 선택하여 지연 클럭 신호로서 출력하는 복수의 셀렉터,

상기 복수의 제2 동기 회로의 각 출력 펄스 신호를 상기 복수의 셀렉터로부터의 각 지연 클럭 신호에 각각 동기시키는 복수의 제3 동기 회로, 및

해당 복수의 제3 동기 회로의 각 출력 신호와 상기 파형 정형 회로의 출력 신호를 입력하는 복수의 논리 회로

를 구비하고,

상기 파형 정형 회로의 출력 신호에 동기하는 복수의 펄스 신호를 출력하는 것을 특징으로 하는 펄스 제어 회로.
제4항에 있어서, 상기 파형 정형 회로는,

적어도 지연 소자를 복수단 접속하여 상기 제1 동기 회로의 출력 신호를 지연시키는 제2 지연 회로, 및

해당 제2 지연 회로에서의 복수단의 지연 소자 출력 중 어느 하나를 셀렉트 신호에 따라서 선택하여 지연 클럭 신호로서 출력하는 제2 셀렉터

를 갖는 것을 특징으로 하는 펄스 제어 회로.