JPH11312965A - 遅延回路 - Google Patents
遅延回路Info
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- JPH11312965A JPH11312965A JP10118017A JP11801798A JPH11312965A JP H11312965 A JPH11312965 A JP H11312965A JP 10118017 A JP10118017 A JP 10118017A JP 11801798 A JP11801798 A JP 11801798A JP H11312965 A JPH11312965 A JP H11312965A
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Abstract
(57)【要約】
【課題】 比較的少ない数のインバータ回路でもって、
大きなデューティ変形を伴うことなく、効率的な伝達遅
延を可能にする。 【解決手段】 入力パルス信号をインバータ回路列で遅
延伝達させるとともに、上記入力パルス信号の立ち上が
りタイミングの遅延量が選択的に拡大されるように上記
インバータ回路列内のしきい値をレベルシフトさせた第
１の遅延経路と、上記入力パルス信号をインバータ回路
列で遅延伝達させるとともに、上記入力パルス信号の立
ち下がりタイミングの遅延量が選択的に拡大されるよう
に上記インバータ回路列内のしきい値をレベルシフトさ
せた第２の遅延経路とを有し、第１の遅延経路で遅延伝
達された第１のパルス信号と第２の遅延経路で遅延伝達
された第２のパルス信号を両信号が共にハイまたはロウ
のときに切り換えて交互に出力させる。
大きなデューティ変形を伴うことなく、効率的な伝達遅
延を可能にする。 【解決手段】 入力パルス信号をインバータ回路列で遅
延伝達させるとともに、上記入力パルス信号の立ち上が
りタイミングの遅延量が選択的に拡大されるように上記
インバータ回路列内のしきい値をレベルシフトさせた第
１の遅延経路と、上記入力パルス信号をインバータ回路
列で遅延伝達させるとともに、上記入力パルス信号の立
ち下がりタイミングの遅延量が選択的に拡大されるよう
に上記インバータ回路列内のしきい値をレベルシフトさ
せた第２の遅延経路とを有し、第１の遅延経路で遅延伝
達された第１のパルス信号と第２の遅延経路で遅延伝達
された第２のパルス信号を両信号が共にハイまたはロウ
のときに切り換えて交互に出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延回路、さらに
は半導体集積回路内にて論理インバータ回路を使ってパ
ルス信号の遅延伝達を行う遅延回路に適用して有効な技
術に関するものであって、たとえばＣＭＯＳ型論理ＬＳ
Ｉ（大規模半導体集積回路）に利用して有効な技術に関
するものである。
は半導体集積回路内にて論理インバータ回路を使ってパ
ルス信号の遅延伝達を行う遅延回路に適用して有効な技
術に関するものであって、たとえばＣＭＯＳ型論理ＬＳ
Ｉ（大規模半導体集積回路）に利用して有効な技術に関
するものである。
【０００２】
【従来の技術】比較的大規模な論理半導体集積回路で
は、クロック信号などのパルス信号をタイミング調整し
ながら伝達するために、遅延回路が必要となる場合が多
い。この遅延回路を半導体集積回路内にて実現するため
に、複数のインバータ回路を多段接続してなるインバー
タ回路列が良く使用される。
は、クロック信号などのパルス信号をタイミング調整し
ながら伝達するために、遅延回路が必要となる場合が多
い。この遅延回路を半導体集積回路内にて実現するため
に、複数のインバータ回路を多段接続してなるインバー
タ回路列が良く使用される。
【０００３】ＣＭＯＳトランジスタなどにより形成され
る論理インバータ回路は、ゲート容量の充放電時間など
により、なにがしかの伝達遅延を有する（たとえばコロ
ナ社発行「集積回路工学（２）：回路技術編」柳井久
義、永田 穣 共著、１２３〜１２５ページ（ＣＭＯＳ
インバータ）を参照）。このインバータ回路での１段あ
たりの遅延量はそれほど大きくないが、これを多段接続
することで必要な遅延量を得ることができる。
る論理インバータ回路は、ゲート容量の充放電時間など
により、なにがしかの伝達遅延を有する（たとえばコロ
ナ社発行「集積回路工学（２）：回路技術編」柳井久
義、永田 穣 共著、１２３〜１２５ページ（ＣＭＯＳ
インバータ）を参照）。このインバータ回路での１段あ
たりの遅延量はそれほど大きくないが、これを多段接続
することで必要な遅延量を得ることができる。
【０００４】インバータ回路列による遅延回路は、半導
体集積回路内にて基本回路セルをなすインバータ回路を
用いて簡単に構成できるとともに、遅延量の設定をイン
バータの接続段数だけで簡単に行うことができるなどの
利点があり、とくに半導体集積回路内での使用に適して
いる。
体集積回路内にて基本回路セルをなすインバータ回路を
用いて簡単に構成できるとともに、遅延量の設定をイン
バータの接続段数だけで簡単に行うことができるなどの
利点があり、とくに半導体集積回路内での使用に適して
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００６】すなわち、インバータ回路列による遅延回
路にてある程度以上の遅延量を得ようとすると、必要と
なるインバータ回路数が多くなって、半導体集積回路の
必要レイアウト面積が大きくなってしまうという問題が
生じる。
路にてある程度以上の遅延量を得ようとすると、必要と
なるインバータ回路数が多くなって、半導体集積回路の
必要レイアウト面積が大きくなってしまうという問題が
生じる。
【０００７】また、大きな遅延量を得るためにインバー
タ回路の接続段数を多くすると、個々のインバータ回路
での特性変動分が蓄積されて遅延量に現れるため、精度
を必要とするタイミング調整には使えなくなるという問
題が生じる。
タ回路の接続段数を多くすると、個々のインバータ回路
での特性変動分が蓄積されて遅延量に現れるため、精度
を必要とするタイミング調整には使えなくなるという問
題が生じる。
【０００８】そこで、本発明者は、インバータ回路の接
続段数が少なくても大きな遅延効果が得られる方法とし
て、インバータ回路のしきい値をロウまたはハイ側にシ
フトさせることを検討した。
続段数が少なくても大きな遅延効果が得られる方法とし
て、インバータ回路のしきい値をロウまたはハイ側にシ
フトさせることを検討した。
【０００９】たとえば、図７の（Ａ）に示すように、イ
ンバータ回路のしきい値を標準値Ｖｔｎよりもハイレベ
ル側の値Ｖｔｕに設定すると、パルス入力信号の瞬時値
がしきい値Ｖｔｕに達するまでの時間（ｄｔ１）が長く
なり、この長くなった分がパルス出力信号の立ち上がり
遅れの拡大となる。つまり、入力信号に対する出力信号
の立ち上がり遅延量が増大する。
ンバータ回路のしきい値を標準値Ｖｔｎよりもハイレベ
ル側の値Ｖｔｕに設定すると、パルス入力信号の瞬時値
がしきい値Ｖｔｕに達するまでの時間（ｄｔ１）が長く
なり、この長くなった分がパルス出力信号の立ち上がり
遅れの拡大となる。つまり、入力信号に対する出力信号
の立ち上がり遅延量が増大する。
【００１０】しかし、この場合、遅延が拡大するのは、
入力信号の立ち上がりタイミングだけであって、その立
ち下がりタイミングでは逆に遅延が縮小する（ｄｔ
２）。この結果、遅延された出力信号は、元の入力信号
に対して、ロウレベル期間（Ｗ１１）とハイレベル期間
（Ｗ２１）の比いわゆるデューティが不均衡に変形して
しまっている。しかも、この変形は段を重ねるごとに激
しくなる。つまり、信号の波形情報とくにデューティが
崩れてしまうという問題が生じる。
入力信号の立ち上がりタイミングだけであって、その立
ち下がりタイミングでは逆に遅延が縮小する（ｄｔ
２）。この結果、遅延された出力信号は、元の入力信号
に対して、ロウレベル期間（Ｗ１１）とハイレベル期間
（Ｗ２１）の比いわゆるデューティが不均衡に変形して
しまっている。しかも、この変形は段を重ねるごとに激
しくなる。つまり、信号の波形情報とくにデューティが
崩れてしまうという問題が生じる。
【００１１】パルス信号では、その立ち上がりと立ち下
がりをタイミング基準として利用することが多く、した
がって、信号の遅延伝達過程にて、その立ち上がりと立
ち下がりのタイミングを定めるデューティが不均衡に変
形することは極力回避しなければならない。
がりをタイミング基準として利用することが多く、した
がって、信号の遅延伝達過程にて、その立ち上がりと立
ち下がりのタイミングを定めるデューティが不均衡に変
形することは極力回避しなければならない。
【００１２】本発明の目的は、比較的少ない数のインバ
ータ回路でもって、大きなデューティ変形を伴うことな
く、効率的な伝達遅延を可能にする、という技術を提供
することにある。
ータ回路でもって、大きなデューティ変形を伴うことな
く、効率的な伝達遅延を可能にする、という技術を提供
することにある。
【００１３】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１５】すなわち、入力パルス信号をインバータ回
路列で遅延伝達させるとともに、上記入力パルス信号の
立ち上がりタイミングの遅延量が選択的に拡大されるよ
うに上記インバータ回路列内のしきい値をレベルシフト
させた第１の遅延経路と、上記入力パルス信号をインバ
ータ回路列で遅延伝達させるとともに、上記入力パルス
信号の立ち下がりタイミングの遅延量が選択的に拡大さ
れるように上記インバータ回路列内のしきい値をレベル
シフトさせた第２の遅延経路とを有し、第１の遅延経路
で遅延伝達された第１のパルス信号と第２の遅延経路で
遅延伝達された第２のパルス信号を両信号が共にハイま
たはロウのときに切り換えて交互に出力させる、という
ものである。
路列で遅延伝達させるとともに、上記入力パルス信号の
立ち上がりタイミングの遅延量が選択的に拡大されるよ
うに上記インバータ回路列内のしきい値をレベルシフト
させた第１の遅延経路と、上記入力パルス信号をインバ
ータ回路列で遅延伝達させるとともに、上記入力パルス
信号の立ち下がりタイミングの遅延量が選択的に拡大さ
れるように上記インバータ回路列内のしきい値をレベル
シフトさせた第２の遅延経路とを有し、第１の遅延経路
で遅延伝達された第１のパルス信号と第２の遅延経路で
遅延伝達された第２のパルス信号を両信号が共にハイま
たはロウのときに切り換えて交互に出力させる、という
ものである。
【００１６】上述した手段によれば、しきい値のレベル
シフトによりインバータ回路の遅延効果を大幅に高める
ことができるとともに、その遅延効果を立ち上がり／立
ち下がりの両方で均等に得ることができる。
シフトによりインバータ回路の遅延効果を大幅に高める
ことができるとともに、その遅延効果を立ち上がり／立
ち下がりの両方で均等に得ることができる。
【００１７】これにより、比較的少ない数のインバータ
回路でもって、大きなデューティ変形を伴うことなく、
効率的な伝達遅延を可能にする、という目的が達成され
る。
回路でもって、大きなデューティ変形を伴うことなく、
効率的な伝達遅延を可能にする、という目的が達成され
る。
【００１８】
【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１９】図１は本発明の技術が適用された遅延回路
の一実施態様を示す。
の一実施態様を示す。
【００２０】同図に示す遅延回路は、第１の遅延経路
１、第２の遅延経路２、信号切換回路３により構成さ
れ、入力パルス信号Ｘｉｎは第１および第２の遅延経路
１，２に分岐されて入力され、それぞれに遅延伝達され
る。
１、第２の遅延経路２、信号切換回路３により構成さ
れ、入力パルス信号Ｘｉｎは第１および第２の遅延経路
１，２に分岐されて入力され、それぞれに遅延伝達され
る。
【００２１】第１の遅延経路１は４個の論理インバータ
回路４１，４２，４３，４４を多段接続したものであっ
て、初段と終段のインバータ回路４１，４４は標準しき
い値（Ｖｔｎ）を有するように構成されている。また、
２段目のインバータ回路４２はハイ側にレベルシフトさ
れたしきい値（Ｖｔｕ）を有し、３段目のインバータ回
路４３はロウ側にレベルシフトされたしきい値（Ｖｔ
ｄ）を有するようにそれぞれ構成されている。Ｘ１１，
Ｘ１２，Ｘ１３，Ｘ１４はそれぞれ、各インバータ回路
４１〜４４の伝達出力信号を示す。
回路４１，４２，４３，４４を多段接続したものであっ
て、初段と終段のインバータ回路４１，４４は標準しき
い値（Ｖｔｎ）を有するように構成されている。また、
２段目のインバータ回路４２はハイ側にレベルシフトさ
れたしきい値（Ｖｔｕ）を有し、３段目のインバータ回
路４３はロウ側にレベルシフトされたしきい値（Ｖｔ
ｄ）を有するようにそれぞれ構成されている。Ｘ１１，
Ｘ１２，Ｘ１３，Ｘ１４はそれぞれ、各インバータ回路
４１〜４４の伝達出力信号を示す。
【００２２】第２の遅延経路２は、これも４個の論理イ
ンバータ回路５１，５２，５３，５４を多段接続したも
のであって、初段と終段のインバータ回路５１，５４は
標準しきい値（Ｖｔｎ）を有し、２段目のインバータ回
路５２はロウ側にレベルシフトされたしきい値（Ｖｔ
ｄ）を有し、３段目のインバータ回路５３はハイ側にレ
ベルシフトされたしきい値（Ｖｔｕ）を有するようにそ
れぞれ構成されている。Ｘ２１，Ｘ２２，Ｘ２３，Ｘ２
４はそれぞれ、各インバータ回路５１〜５４の伝達出力
信号を示す。
ンバータ回路５１，５２，５３，５４を多段接続したも
のであって、初段と終段のインバータ回路５１，５４は
標準しきい値（Ｖｔｎ）を有し、２段目のインバータ回
路５２はロウ側にレベルシフトされたしきい値（Ｖｔ
ｄ）を有し、３段目のインバータ回路５３はハイ側にレ
ベルシフトされたしきい値（Ｖｔｕ）を有するようにそ
れぞれ構成されている。Ｘ２１，Ｘ２２，Ｘ２３，Ｘ２
４はそれぞれ、各インバータ回路５１〜５４の伝達出力
信号を示す。
【００２３】第１の遅延経路１と第２の遅延経路２は、
２段目および３段目のインバータ回路４２と５２、４３
と５３の各しきい値のシフト方向が互いに逆になってい
る。第１の遅延経路１では、２段目のインバータ回路４
２のしきい値（Ｖｔｕ）がハイ側にレベルシフトされ、
３段目のインバータ回路４３のしきい値（Ｖｔｄ）がロ
ウ側にレベルシフトされていることにより、入力パルス
信号Ｘｉｎはその立ち上がりタイミングの遅延量が立ち
下がりタイミングのそれよりも選択的に拡大されるよう
になっている。
２段目および３段目のインバータ回路４２と５２、４３
と５３の各しきい値のシフト方向が互いに逆になってい
る。第１の遅延経路１では、２段目のインバータ回路４
２のしきい値（Ｖｔｕ）がハイ側にレベルシフトされ、
３段目のインバータ回路４３のしきい値（Ｖｔｄ）がロ
ウ側にレベルシフトされていることにより、入力パルス
信号Ｘｉｎはその立ち上がりタイミングの遅延量が立ち
下がりタイミングのそれよりも選択的に拡大されるよう
になっている。
【００２４】第２の遅延経路２では、２段目のインバー
タ回路４２のしきい値（Ｖｔｄ）がロウ側にレベルシフ
トされ、３段目のインバータ回路４３のしきい値（Ｖｔ
ｕ）がハイ側にレベルシフトされていることにより、入
力パルス信号Ｘｉｎはその立ち下がりタイミングの遅延
量が立ち上がりタイミングのそれよりも選択的に拡大さ
れるようになっている。
タ回路４２のしきい値（Ｖｔｄ）がロウ側にレベルシフ
トされ、３段目のインバータ回路４３のしきい値（Ｖｔ
ｕ）がハイ側にレベルシフトされていることにより、入
力パルス信号Ｘｉｎはその立ち下がりタイミングの遅延
量が立ち上がりタイミングのそれよりも選択的に拡大さ
れるようになっている。
【００２５】信号切換回路３は、図２に示すように、第
１または第２の遅延経路１，２にて遅延される前の入力
パルス信号Ｘｉｎで相補的に開閉動作する論理ゲートを
用いて構成することができる。
１または第２の遅延経路１，２にて遅延される前の入力
パルス信号Ｘｉｎで相補的に開閉動作する論理ゲートを
用いて構成することができる。
【００２６】図２は上記信号切換回路３の構成例を示
す。
す。
【００２７】同図に示す信号切換回路３は、ＡＮＤ論理
ゲートＧ１，Ｇ２と、ＯＲ論理ゲートＧ３により構成さ
れ、切換信号がハイのときに第１の遅延経路１の出力信
号Ｘ１４がゲートＧ１，Ｇ３を経て出力（Ｘｏｕｔ）に
導出される一方、切換信号がロウのときに第２の遅延経
路２の出力信号Ｘ２４がゲートＧ２，Ｇ３を経て出力
（Ｘｏｕｔ）に導出されるようになっている。切換信号
としては、この実施例では、上記入力パルス信号Ｘｉｎ
が使用される。
ゲートＧ１，Ｇ２と、ＯＲ論理ゲートＧ３により構成さ
れ、切換信号がハイのときに第１の遅延経路１の出力信
号Ｘ１４がゲートＧ１，Ｇ３を経て出力（Ｘｏｕｔ）に
導出される一方、切換信号がロウのときに第２の遅延経
路２の出力信号Ｘ２４がゲートＧ２，Ｇ３を経て出力
（Ｘｏｕｔ）に導出されるようになっている。切換信号
としては、この実施例では、上記入力パルス信号Ｘｉｎ
が使用される。
【００２８】図３は標準しきい値を有するインバータ回
路の構成例を示す。
路の構成例を示す。
【００２９】同図において、（Ａ）はレイアウト概略、
（Ｂ）は回路、（Ｃ）は論理記号をそれぞれ示す。
（Ｂ）は回路、（Ｃ）は論理記号をそれぞれ示す。
【００３０】同図に示すインバータ回路はｐチャンネル
ＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジ
スタＮ１を電源電位Ｖｄｄ−Ｖｓｓの間で縦型接続した
ものであって、入力信号ｉｎは共通ゲートに印加され、
出力信号ｏｕｔ共通ドレインから取り出される。ｐチャ
ンネルＭＯＳトランジスタＰ１は、（Ａ）に示すよう
に、高濃度ｐ型不純物拡散層による２つのソース・ドレ
イン領域６１，６１と、この２つのソース・ドレイン領
域６１，６１の間のチャンネル領域上に薄い酸化膜を置
いて形成されたゲート電極６３により形成される。
ＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジ
スタＮ１を電源電位Ｖｄｄ−Ｖｓｓの間で縦型接続した
ものであって、入力信号ｉｎは共通ゲートに印加され、
出力信号ｏｕｔ共通ドレインから取り出される。ｐチャ
ンネルＭＯＳトランジスタＰ１は、（Ａ）に示すよう
に、高濃度ｐ型不純物拡散層による２つのソース・ドレ
イン領域６１，６１と、この２つのソース・ドレイン領
域６１，６１の間のチャンネル領域上に薄い酸化膜を置
いて形成されたゲート電極６３により形成される。
【００３１】ｎチャンネルＭＯＳトランジスタＮ１は、
同じく（Ａ）に示すように、高濃度ｎ型不純物拡散層に
よる２つのソース・ドレイン領域６２，６２と、この２
つのソース・ドレイン領域６２，６２の間のチャンネル
領域上に薄い酸化膜を置いて形成されたゲート電極６３
により形成される。
同じく（Ａ）に示すように、高濃度ｎ型不純物拡散層に
よる２つのソース・ドレイン領域６２，６２と、この２
つのソース・ドレイン領域６２，６２の間のチャンネル
領域上に薄い酸化膜を置いて形成されたゲート電極６３
により形成される。
【００３２】ｐチャンネルＭＯＳトランジスタＰ１のし
きい値等の特性はチャンネル長Ｌｐとゲート幅Ｗｐに依
存し、ゲート幅／チャンネル長値（Ｗｐ／Ｌｐ）が大き
いほどしきい値は低く、反対の場合は高くなる傾向があ
る。同様に、ｎチャンネルＭＯＳトランジスタＮ１のし
きい値等の特性もチャンネル長Ｌｎとゲート幅Ｗｎに依
存し、ゲート幅／チャンネル長値（Ｗｎ／Ｌｎ）が大き
いほどしきい値は低く、反対の場合は高くなる傾向があ
る。
きい値等の特性はチャンネル長Ｌｐとゲート幅Ｗｐに依
存し、ゲート幅／チャンネル長値（Ｗｐ／Ｌｐ）が大き
いほどしきい値は低く、反対の場合は高くなる傾向があ
る。同様に、ｎチャンネルＭＯＳトランジスタＮ１のし
きい値等の特性もチャンネル長Ｌｎとゲート幅Ｗｎに依
存し、ゲート幅／チャンネル長値（Ｗｎ／Ｌｎ）が大き
いほどしきい値は低く、反対の場合は高くなる傾向があ
る。
【００３３】したがって、ＣＭＯＳインバータ回路をな
すｐチャネルＭＯＳトランジスタＰ１とｎチャネルＭＯ
ＳトランジスタＮ１の各ゲート幅／チャンネル長値（Ｗ
ｐ／Ｌｐ、Ｗｎ／Ｌｎ）の相対比により、そのＣＭＯＳ
インバータ回路のしきい値を設定することができる。図
３に示した例では、標準しきい値（Ｖｔｎ）となるよう
に、Ｗｐ，Ｌｐ，Ｗｎ，Ｌｎがそれぞれに設定されてい
る。
すｐチャネルＭＯＳトランジスタＰ１とｎチャネルＭＯ
ＳトランジスタＮ１の各ゲート幅／チャンネル長値（Ｗ
ｐ／Ｌｐ、Ｗｎ／Ｌｎ）の相対比により、そのＣＭＯＳ
インバータ回路のしきい値を設定することができる。図
３に示した例では、標準しきい値（Ｖｔｎ）となるよう
に、Ｗｐ，Ｌｐ，Ｗｎ，Ｌｎがそれぞれに設定されてい
る。
【００３４】図４は標準しきい値のインバータ回路の入
出力信号波形を示す。
出力信号波形を示す。
【００３５】同図に示すように、標準しきい値（Ｖｔ
ｎ）のインバータ回路では、入力信号の立ち上がりと立
ち下がりがほぼ等しく遅延伝達（ｄｔ１，ｄｔ２）され
る。したがって、入力信号のデューティ（Ｗ１０／Ｗ２
０）はほぼそのまま出力信号のデューティ（Ｗ１１／Ｗ
２１）に反映される。
ｎ）のインバータ回路では、入力信号の立ち上がりと立
ち下がりがほぼ等しく遅延伝達（ｄｔ１，ｄｔ２）され
る。したがって、入力信号のデューティ（Ｗ１０／Ｗ２
０）はほぼそのまま出力信号のデューティ（Ｗ１１／Ｗ
２１）に反映される。
【００３６】図５はしきい値をロウ側にレベルシフトさ
せたインバータ回路の構成例を示す。同図に示すインバ
ータ回路はＣＭＯＳインバータ回路であって、（Ａ）は
そのレイアウト概略、（Ｂ）はその回路、（Ｃ）はその
論理記号をそれぞれ示す。
せたインバータ回路の構成例を示す。同図に示すインバ
ータ回路はＣＭＯＳインバータ回路であって、（Ａ）は
そのレイアウト概略、（Ｂ）はその回路、（Ｃ）はその
論理記号をそれぞれ示す。
【００３７】同図に示すＣＭＯＳインバータ回路では、
ｐチャネルＭＯＳトランジスタＰ１のゲート幅／チャン
ネル長値（Ｗｐ／Ｌｐ）を標準よりも小さくする一方、
ｎチャネルＭＯＳトランジスタＮ１のゲート幅／チャン
ネル長値（Ｗｎ／Ｌｎ）を標準よりも大きくすることに
より、しきい値（Ｖｔｄ）をロウ側（Ｖｓｓ側）にレベ
ルシフトさせている。
ｐチャネルＭＯＳトランジスタＰ１のゲート幅／チャン
ネル長値（Ｗｐ／Ｌｐ）を標準よりも小さくする一方、
ｎチャネルＭＯＳトランジスタＮ１のゲート幅／チャン
ネル長値（Ｗｎ／Ｌｎ）を標準よりも大きくすることに
より、しきい値（Ｖｔｄ）をロウ側（Ｖｓｓ側）にレベ
ルシフトさせている。
【００３８】図６はしきい値をハイ側にレベルシフトさ
せたインバータ回路の構成例を示す。同図に示すインバ
ータ回路もＣＭＯＳインバータ回路であって、（Ａ）は
そのレイアウト概略、（Ｂ）はその回路、（Ｃ）はその
論理記号をそれぞれ示す。
せたインバータ回路の構成例を示す。同図に示すインバ
ータ回路もＣＭＯＳインバータ回路であって、（Ａ）は
そのレイアウト概略、（Ｂ）はその回路、（Ｃ）はその
論理記号をそれぞれ示す。
【００３９】同図に示すＣＭＯＳインバータ回路では、
図５の場合とは逆に、ｐチャネルＭＯＳトランジスタＰ
１のゲート幅／チャンネル長値（Ｗｐ／Ｌｐ）を標準よ
りも大きくする一方、ｎチャネルＭＯＳトランジスタＮ
１のゲート幅／チャンネル長値（Ｗｎ／Ｌｎ）を標準よ
りも小さくすることにより、しきい値（Ｖｔｕ）をハイ
側（Ｖｄｄ側）にレベルシフトさせている。
図５の場合とは逆に、ｐチャネルＭＯＳトランジスタＰ
１のゲート幅／チャンネル長値（Ｗｐ／Ｌｐ）を標準よ
りも大きくする一方、ｎチャネルＭＯＳトランジスタＮ
１のゲート幅／チャンネル長値（Ｗｎ／Ｌｎ）を標準よ
りも小さくすることにより、しきい値（Ｖｔｕ）をハイ
側（Ｖｄｄ側）にレベルシフトさせている。
【００４０】図７はレベルシフトされたしきい値を有す
るインバータ回路の入出力信号波形を示す。
るインバータ回路の入出力信号波形を示す。
【００４１】同図において、（Ａ）はハイ側にレベルシ
フトされたしきい値（Ｖｔｕ）を有するインバータ回路
の入出力波形を示す。この場合、入力信号の立ち上がり
タイミングが立ち下がりタイミングに対して大きく遅延
されている。これにともない、出力信号のデューティ
（Ｗ１１／Ｗ２１）も変化している。
フトされたしきい値（Ｖｔｕ）を有するインバータ回路
の入出力波形を示す。この場合、入力信号の立ち上がり
タイミングが立ち下がりタイミングに対して大きく遅延
されている。これにともない、出力信号のデューティ
（Ｗ１１／Ｗ２１）も変化している。
【００４２】図７（Ｂ）はロウ側にレベルシフトされた
しきい値（Ｖｔｄ）を有するインバータ回路の入出力波
形を示す。この場合、（Ａ）の場合とは逆に、入力信号
の立ち下がりタイミングが立ち立ち上がりタイミングに
対して大きく遅延されている。これにともない、出力信
号のデューティ（Ｗ１１／Ｗ２１）も（Ａ）の場合とは
逆の方向に変化している。
しきい値（Ｖｔｄ）を有するインバータ回路の入出力波
形を示す。この場合、（Ａ）の場合とは逆に、入力信号
の立ち下がりタイミングが立ち立ち上がりタイミングに
対して大きく遅延されている。これにともない、出力信
号のデューティ（Ｗ１１／Ｗ２１）も（Ａ）の場合とは
逆の方向に変化している。
【００４３】図８は図１〜図７により示される本発明の
遅延回路の動作波形チャートを示す。同図において、Ｘ
ｉｎは入力パルス信号、Ｘ１１〜Ｘ１４は第１の遅延経
路１をなすインバータ回路列（４１〜４４）の各段にお
ける伝達出力信号、Ｘ２１〜Ｘ２４は第２の遅延経路２
をなすインバータ回路列（５１〜５４）の各段における
伝達出力信号をそれぞれ示す。
遅延回路の動作波形チャートを示す。同図において、Ｘ
ｉｎは入力パルス信号、Ｘ１１〜Ｘ１４は第１の遅延経
路１をなすインバータ回路列（４１〜４４）の各段にお
ける伝達出力信号、Ｘ２１〜Ｘ２４は第２の遅延経路２
をなすインバータ回路列（５１〜５４）の各段における
伝達出力信号をそれぞれ示す。
【００４４】第１の遅延経路１では、しきい値がハイ側
（Ｖｔｕ）にレベルシフトされたインバータ回路４２
と、しきい値がロウ側（Ｖｔｄ）にレベルシフトされた
インバータ回路４３とで、入力信号が順次遅延伝達され
ることにより、その入力パルス信号の立ち下がりの方の
遅延量が選択的に拡大される。
（Ｖｔｕ）にレベルシフトされたインバータ回路４２
と、しきい値がロウ側（Ｖｔｄ）にレベルシフトされた
インバータ回路４３とで、入力信号が順次遅延伝達され
ることにより、その入力パルス信号の立ち下がりの方の
遅延量が選択的に拡大される。
【００４５】第２の遅延経路２では、しきい値がロウ側
（Ｖｔｄ）にレベルシフトされたインバータ回路５２
と、しきい値がハイ側（Ｖｔｕ）にレベルシフトされた
インバータ回路５３とで、入力信号が順次遅延伝達され
ることにより、第１の遅延経路１とは対称的に、その入
力パルス信号の立ち上がりの方の遅延量が選択的に拡大
される。
（Ｖｔｄ）にレベルシフトされたインバータ回路５２
と、しきい値がハイ側（Ｖｔｕ）にレベルシフトされた
インバータ回路５３とで、入力信号が順次遅延伝達され
ることにより、第１の遅延経路１とは対称的に、その入
力パルス信号の立ち上がりの方の遅延量が選択的に拡大
される。
【００４６】ここで、前記信号切換回路３により、第１
の遅延経路１で遅延伝達された第１のパルス信号Ｘ１４
と第２の遅延経路２で遅延伝達された第２のパルス信号
Ｘ２４を、両信号（Ｘ１４，Ｘ２４）が共にハイまたは
ロウのときに切り換えて交互に出力させると、立ち上が
り／立ち下がりの両タイミングが共に均等に遅延された
出力信号Ｘｏｕｔを得ることができる。
の遅延経路１で遅延伝達された第１のパルス信号Ｘ１４
と第２の遅延経路２で遅延伝達された第２のパルス信号
Ｘ２４を、両信号（Ｘ１４，Ｘ２４）が共にハイまたは
ロウのときに切り換えて交互に出力させると、立ち上が
り／立ち下がりの両タイミングが共に均等に遅延された
出力信号Ｘｏｕｔを得ることができる。
【００４７】この出力信号Ｘｏｕｔは、立ち上がり／立
ち下がりの各タイミングがそれぞれ、レベルシフトされ
たしきい値（Ｖｔｕ，Ｖｔｄ）を有するインバータ回路
（４２，４３，５２，５３）により効率的に遅延させら
れているとともに、入力パルス信号Ｘｉｎとほぼ同じデ
ューティ（Ｗ１／Ｗ２）を有している。
ち下がりの各タイミングがそれぞれ、レベルシフトされ
たしきい値（Ｖｔｕ，Ｖｔｄ）を有するインバータ回路
（４２，４３，５２，５３）により効率的に遅延させら
れているとともに、入力パルス信号Ｘｉｎとほぼ同じデ
ューティ（Ｗ１／Ｗ２）を有している。
【００４８】以上のように、上述した構成によれば、し
きい値のレベルシフトによりインバータ回路の遅延効果
を大幅に高めることができるとともに、その遅延効果を
立ち上がり／立ち下がりの両方で均等に得ることができ
る。これにより、比較的少ない数のインバータ回路でも
って、大きなデューティ変形を伴うことなく、効率的な
伝達遅延を行わせることができる。
きい値のレベルシフトによりインバータ回路の遅延効果
を大幅に高めることができるとともに、その遅延効果を
立ち上がり／立ち下がりの両方で均等に得ることができ
る。これにより、比較的少ない数のインバータ回路でも
って、大きなデューティ変形を伴うことなく、効率的な
伝達遅延を行わせることができる。
【００４９】図９は本発明の遅延回路の好適な応用例を
示す。
示す。
【００５０】同図に示す応用例は、内部に複数の同期回
路１０１，１０２が分散形成された半導体集積回路１０
０であって、外部から与えられるクロック信号ＣＬＫを
各同期回路１０１，１０２に同位相に揃えて与えるタイ
ミング調整手段１０３として、前述した遅延回路が使用
されている。
路１０１，１０２が分散形成された半導体集積回路１０
０であって、外部から与えられるクロック信号ＣＬＫを
各同期回路１０１，１０２に同位相に揃えて与えるタイ
ミング調整手段１０３として、前述した遅延回路が使用
されている。
【００５１】以上説明したように、上記実施例において
は、入力パルス信号（Ｘｉｎ）をインバータ回路列（４
１〜４４）で遅延伝達させるとともに、上記入力パルス
信号（Ｘｉｎ）の立ち上がりタイミングの遅延量が選択
的に拡大されるように上記インバータ回路列内のしきい
値をレベルシフトさせた第１の遅延経路（１）と、上記
入力パルス信号（Ｘｉｎ）をインバータ回路列（５１〜
５４）で遅延伝達させるとともに、上記入力パルス信号
（Ｘｉｎ）の立ち下がりタイミングの遅延量が選択的に
拡大されるように上記インバータ回路列内のしきい値を
レベルシフトさせた第２の遅延経路（２）と、第１の遅
延経路（１）で遅延伝達された第１のパルス信号（Ｘ１
４）と第２の遅延経路（２）で遅延伝達された第２のパ
ルス信号（Ｘ２４）を両信号が共にハイまたはロウのと
きに切り換えて交互に出力させる信号切換手段（３）と
を備えたので、比較的少ない数のインバータ回路でもっ
て、大きなデューティ変形を伴うことなく、効率的な伝
達遅延が可能となる。
は、入力パルス信号（Ｘｉｎ）をインバータ回路列（４
１〜４４）で遅延伝達させるとともに、上記入力パルス
信号（Ｘｉｎ）の立ち上がりタイミングの遅延量が選択
的に拡大されるように上記インバータ回路列内のしきい
値をレベルシフトさせた第１の遅延経路（１）と、上記
入力パルス信号（Ｘｉｎ）をインバータ回路列（５１〜
５４）で遅延伝達させるとともに、上記入力パルス信号
（Ｘｉｎ）の立ち下がりタイミングの遅延量が選択的に
拡大されるように上記インバータ回路列内のしきい値を
レベルシフトさせた第２の遅延経路（２）と、第１の遅
延経路（１）で遅延伝達された第１のパルス信号（Ｘ１
４）と第２の遅延経路（２）で遅延伝達された第２のパ
ルス信号（Ｘ２４）を両信号が共にハイまたはロウのと
きに切り換えて交互に出力させる信号切換手段（３）と
を備えたので、比較的少ない数のインバータ回路でもっ
て、大きなデューティ変形を伴うことなく、効率的な伝
達遅延が可能となる。
【００５２】また、しきい値がハイまたはロウ側にレベ
ルシフトされた第１のインバータ回路（４２，５２）
と、しきい値がロウまたはハイ側にレベルシフトされた
第２のインバータ回路（４３，５３）とで、入力パルス
信号（Ｘｉｎ）を順次遅延伝達させることにより、その
入力パルス信号の立ち上がりまたは立ち下がりのいずれ
か一方の遅延量を選択的に拡大させる遅延経路を形成し
たので、これにより、入力パルス信号の遅延効果を高め
ることができる。
ルシフトされた第１のインバータ回路（４２，５２）
と、しきい値がロウまたはハイ側にレベルシフトされた
第２のインバータ回路（４３，５３）とで、入力パルス
信号（Ｘｉｎ）を順次遅延伝達させることにより、その
入力パルス信号の立ち上がりまたは立ち下がりのいずれ
か一方の遅延量を選択的に拡大させる遅延経路を形成し
たので、これにより、入力パルス信号の遅延効果を高め
ることができる。
【００５３】さらに、上記インバータ回路列をＣＭＯＳ
インバータ回路で構成するとともに、そのＣＭＯＳイン
バータ回路をなすｐチャンネルＭＯＳトランジスタ（Ｐ
１）とｎチャンネルＭＯＳトランジスタ（Ｎ１）の各ゲ
ート幅／チャンネル長値の設定により、しきい値がレベ
ルシフトされたインバータ回路を形成するようにしたの
で、これにより、特別な回路手段を付加することなくイ
ンバータ回路のしきい値をレベルシフトさせることがで
きる。
インバータ回路で構成するとともに、そのＣＭＯＳイン
バータ回路をなすｐチャンネルＭＯＳトランジスタ（Ｐ
１）とｎチャンネルＭＯＳトランジスタ（Ｎ１）の各ゲ
ート幅／チャンネル長値の設定により、しきい値がレベ
ルシフトされたインバータ回路を形成するようにしたの
で、これにより、特別な回路手段を付加することなくイ
ンバータ回路のしきい値をレベルシフトさせることがで
きる。
【００５４】また、上記第１の遅延経路（１）と第２の
遅延経路（２）をそれぞれ同じ段数のインバータ回路で
構成したことを特徴とするものであり、これにより、立
ち上がり／立ち下がりの各タイミング遅延をほぼ均等に
行わせることができる。
遅延経路（２）をそれぞれ同じ段数のインバータ回路で
構成したことを特徴とするものであり、これにより、立
ち上がり／立ち下がりの各タイミング遅延をほぼ均等に
行わせることができる。
【００５５】さらに、上記信号切換手段（３）は第１ま
たは第２の遅延経路（２）にて遅延される前の入力パル
ス信号（Ｘｉｎ）で相補的に開閉動作する論理ゲートを
用いて構成したので、これにより、立ち上がり／立ち下
がりの両タイミングが共に均等に遅延された出力信号
（Ｘｏｕｔ）を得ることができる。
たは第２の遅延経路（２）にて遅延される前の入力パル
ス信号（Ｘｉｎ）で相補的に開閉動作する論理ゲートを
用いて構成したので、これにより、立ち上がり／立ち下
がりの両タイミングが共に均等に遅延された出力信号
（Ｘｏｕｔ）を得ることができる。
【００５６】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、インバータ回路のしきい値は、電圧バイアスな
どの回路的方法でハイまたはロウ側にシフトさせること
も可能である。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、インバータ回路のしきい値は、電圧バイアスな
どの回路的方法でハイまたはロウ側にシフトさせること
も可能である。
【００５７】また、信号切換回路３は、ＭＯＳトランジ
スタによるトランスファゲートスイッチを用いて構成す
ることもできる。さらに、第１の遅延経路１と第２の遅
延回路２の各インバータ回路数は必ずしも同一でなくて
も良く、たとえば出力信号のデューティを制御するため
に意識的に異ならせてもよい。
スタによるトランスファゲートスイッチを用いて構成す
ることもできる。さらに、第１の遅延経路１と第２の遅
延回路２の各インバータ回路数は必ずしも同一でなくて
も良く、たとえば出力信号のデューティを制御するため
に意識的に異ならせてもよい。
【００５８】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ型半導体集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえばバイポー
ラ型半導体集積回路にも適用できる。
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ型半導体集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえばバイポー
ラ型半導体集積回路にも適用できる。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００６０】すなわち、比較的少ない数のインバータ回
路でもって、大きなデューティ変形を伴うことなく、効
率的な伝達遅延が可能になる、という効果が得られる。
路でもって、大きなデューティ変形を伴うことなく、効
率的な伝達遅延が可能になる、という効果が得られる。
【図１】本発明の技術が適用された遅延回路の一実施態
様を示す回路図である。
様を示す回路図である。
【図２】信号切換回路３の構成例を示す回路図である。
【図３】標準しきい値を有するインバータ回路の構成例
を示す複合図である。
を示す複合図である。
【図４】標準しきい値のインバータ回路の入出力信号波
形チャートである。
形チャートである。
【図５】しきい値をロウ側にレベルシフトさせたインバ
ータ回路の構成例を示す複合図である。
ータ回路の構成例を示す複合図である。
【図６】しきい値をハイ側にレベルシフトさせたインバ
ータ回路の構成例を示す複合図である。
ータ回路の構成例を示す複合図である。
【図７】レベルシフトされたしきい値を有するインバー
タ回路の入出力信号波形チャートである。
タ回路の入出力信号波形チャートである。
【図８】本発明の遅延回路の動作波形チャートである。
【図９】本発明の遅延回路の好適な応用例を示すレイア
ウト図である。
ウト図である。
１ 第１の遅延経路 ２ 第２の遅延経路 ３ 信号切換回路 Ｘｉｎ 入力パルス信号 ４１，４４ 論理インバータ回路（標準しきい値Ｖｔ
ｎ） ５１，５４ 論理インバータ回路（標準しきい値Ｖｔ
ｎ） ４２，５３ インバータ回路（ハイ側しきい値Ｖｔｕ） ４３，５２ インバータ回路（ロウ側しきい値Ｖｔｄ） Ｐ１ ｐチャンネルＭＯＳトランジスタ Ｎ１ ｎチャンネルＭＯＳトランジスタ ６１ ｐ型ソース・ドレイン領域 ６２ ｎ型ソース・ドレイン領域 ６３ ゲート電極
ｎ） ５１，５４ 論理インバータ回路（標準しきい値Ｖｔ
ｎ） ４２，５３ インバータ回路（ハイ側しきい値Ｖｔｕ） ４３，５２ インバータ回路（ロウ側しきい値Ｖｔｄ） Ｐ１ ｐチャンネルＭＯＳトランジスタ Ｎ１ ｎチャンネルＭＯＳトランジスタ ６１ ｐ型ソース・ドレイン領域 ６２ ｎ型ソース・ドレイン領域 ６３ ゲート電極
Claims (5)
- 【請求項１】 入力パルス信号をインバータ回路列で遅
延伝達させるとともに、上記入力パルス信号の立ち上が
りタイミングの遅延量が選択的に拡大されるように上記
インバータ回路列内のしきい値をレベルシフトさせた第
１の遅延経路と、上記入力パルス信号をインバータ回路
列で遅延伝達させるとともに、上記入力パルス信号の立
ち下がりタイミングの遅延量が選択的に拡大されるよう
に上記インバータ回路列内のしきい値をレベルシフトさ
せた第２の遅延経路と、第１の遅延経路で遅延伝達され
た第１のパルス信号と第２の遅延経路で遅延伝達された
第２のパルス信号を両信号が共にハイまたはロウのとき
に切り換えて交互に出力させる信号切換手段とを備えた
ことを特徴とする遅延回路。 - 【請求項２】 しきい値がハイまたはロウ側にレベルシ
フトされた第１のインバータ回路と、しきい値がロウま
たはハイ側にレベルシフトされた第２のインバータ回路
とで、入力パルス信号を順次遅延伝達させることによ
り、その入力パルス信号の立ち上がりまたは立ち下がり
のいずれか一方の遅延量を選択的に拡大させる遅延経路
を形成したことを特徴とする請求項１に記載の遅延回
路。 - 【請求項３】 インバータ回路列をＣＭＯＳインバータ
回路で構成するとともに、そのＣＭＯＳインバータ回路
をなすｐチャンネルＭＯＳトランジスタとｎチャンネル
ＭＯＳトランジスタの各ゲート幅／チャンネル長値の設
定により、しきい値がレベルシフトされたインバータ回
路を形成するようにしたことを特徴とする請求項１また
は２に記載の遅延回路。 - 【請求項４】 第１の遅延経路と第２の遅延経路をそれ
ぞれ同じ段数のインバータ回路で構成したことを特徴と
する請求項１から３のいずれかに記載の遅延回路。 - 【請求項５】 信号切換手段は第１または第２の遅延経
路にて遅延される前の入力パルス信号で相補的に開閉動
作する論理ゲートを用いて構成されていることを特徴と
する請求項１から４のいずれかに記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118017A JPH11312965A (ja) | 1998-04-28 | 1998-04-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118017A JPH11312965A (ja) | 1998-04-28 | 1998-04-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312965A true JPH11312965A (ja) | 1999-11-09 |
Family
ID=14726010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10118017A Withdrawn JPH11312965A (ja) | 1998-04-28 | 1998-04-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990078371A (ko) * | 1998-03-30 | 1999-10-25 | 다카노 야스아키 | 펄스지연회로및펄스제어회로 |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
-
1998
- 1998-04-28 JP JP10118017A patent/JPH11312965A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990078371A (ko) * | 1998-03-30 | 1999-10-25 | 다카노 야스아키 | 펄스지연회로및펄스제어회로 |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |