JP5326505B2

JP5326505B2 - 高速レベルシフト回路

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Publication number: JP5326505B2
Application number: JP2008285207A
Authority: JP
Inventors: 裕孝井上; 浩司石井
Original assignee: Toppan Inc
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Priority date: 2008-11-06
Filing date: 2008-11-06
Publication date: 2013-10-30
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Description

本発明は、半導体のＣＭＯＳ回路において、異なる電圧レベルに信号を高速に変換するレベルシフト回路に関する。

ＣＭＯＳ回路の半導体集積回路では、なるべく微細加工を行い素子サイズを小さくすることで高速化と小電力化（電源電圧を下げる）を行っている。しかし、そのままでは出力の振幅が小さく、ノイズなどにより誤動作を起こす為、出力振幅を大きくして出力する。このときに、レベルシフト回路を用いる。図３は、特許文献１に記載されている公知のレベルシフタ回路を示す。この回路では、ソースが接地電位ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタ３および４のドレインにそれぞれ接続されたＮＭＯＳトランジスタ１および２を備え、ソースに約５Ｖの高電圧電源電位ＶＣＣ＿ＨＶが印加された電源側ＰＭＯＳトランジスタ５および６を備えている。ＰＭＯＳトランジスタ３のソースは、電源側ＰＭＯＳトランジスタ５のドレインに接続され、ＰＭＯＳトランジスタ４のソースは、電源側ＰＭＯＳトランジスタ６のドレインに接続される。電源側ＰＭＯＳトランジスタ６のゲートは、ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のドレインに接続し、電源側ＰＭＯＳトランジスタ５のゲートは、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のドレインに接続し、ドライバに接続する出力信号ＯＵＴ１に接続する。

また、入力信号線ＩＮ１が、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のゲートに接続され、入力信号線ＩＮ２が、ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のゲートに接続される。これらの入力信号ＩＮ１とＩＮ２は、入力信号線ＩＮをインバータ１１で反転した（ハイレベルとローレベルを反対にした）結果が入力信号線ＩＮ１に接続され、それを更にインバータ１２で反転してΔｔだけ遅延させた結果が入力信号線ＩＮ２に接続される。このインバータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート同士を接続した点に入力信号を入れて、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン同士を接続した点から出力信号を取り出し、ＰＭＯＳトランジスタのソースを低電圧電源電位ＶＣＣ＿ＬＶに接続しＮＭＯＳトランジスタのソースを接地電位ＶＳＳに接続して構成される。一方、出力信号ＯＵＴ１はドライブ回路の第１のインバータのＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８のゲートに接続される。ドライブ回路は、この第１のインバータと、ＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０から成る第２のインバータで構成される。ドライブ回路のＰＭＯＳトランジスタ８と１０のソースに高電圧電源電位ＶＣＣ＿ＨＶが印加され、ＮＭＯＳトランジスタ７と９のソースに接地電位ＶＳＳが接続される。ドライブ回路の第１のインバータのＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８のドレインが、第２のインバータのＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０のゲートに接続される。第２のインバータのＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０のドレインが出力信号ＯＵＴを出力する。ドライブ回路は、通常の回路よりもゲートのチャンネル幅Ｗの大きなトランジスタで構成されることが多い。

以下に公知文献を記す。
特開２００３−３３０４３４号公報

図４に、立ち上がり時間／立下り時間が１ｎ秒程度の矩形の入力信号ＩＮを図３のレベルシフト回路に加えた場合の、出力信号ＯＵＴの動作波形を示す。図３のレベルシフト回
路は、このような高周波で動作させた場合には、図４に示すように、出力信号ＯＵＴの波形の立ち上がりが遅くなる問題がある。その原因は、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタのキャリアの移動度がＮＭＯＳトランジスタに比べて低く、ＰＭＯＳトランジスタが伝達できる信号の周波数がＮＭＯＳトランジスタよりも劣るため、図３のレベルシフト回路では、高い周波数の信号を伝達できないためである。本発明の課題は、この高周波におけるレベルシフト回路の動作の劣化を改善することにある。

本発明は、上記課題を解決するために、入力信号を、ソースが接地電位に接続されたＮＭＯＳトランジスタのゲートに入力して信号の電圧レベルを変換するレベル変換回路を成すプリ回路と、前記プリ回路と同じ種類のトランジスタで、かつ、前記プリ回路の各トランジスタと同じ耐電圧と同じチャンネル長と同じチャンネル幅を有する同じ数のトランジスタを、ゲートの配線以外の配線は前記プリ回路と同じ配線にして構成した回路を含む第２のレベル変換回路を有し、前記プリ回路における、ゲートが前記ＮＭＯＳトランジスタのドレインに接続されソースが電源電位に接続された電源側ＰＭＯＳトランジスタのゲートを、前記第２のレベル変換回路で対応する電源側ＰＭＯＳトランジスタのゲートに接続し、該第２のレベル変換回路の該電源側ＰＭＯＳトランジスタのソースを前記電源電位に接続し、前記入力信号を遅延回路で遅延させて、前記プリ回路の前記ＮＭＯＳトランジスタに対応する前記第２のレベル変換回路のＮＭＯＳトランジスタのゲートに入力し、該ＮＭＯＳトランジスタのソースを接地電位に接続することで、前記第２のレベル変換回路の前記電源側ＰＭＯＳトランジスタのゲートに入力する信号のタイミングを前記第２のレベル変換回路の前記ＮＭＯＳトランジスタのゲートに入力する信号のタイミングより相対的に早めて前記第２のレベル変換回路の出力信号の波形の立ち上がりと立下りを速くしたことを特徴とする高速レベルシフト回路である。

また、本発明は、上記の高速レベルシフト回路において、上記第２のレベル変換回路が、ソースが接地電位に接続されたＮＭＯＳトランジスタ（１）およびＮＭＯＳトランジスタ（２）と、ＰＭＯＳトランジスタ（３）およびＰＭＯＳトランジスタ（４）と、ソースが前記電源電位に接続された電源側ＰＭＯＳトランジスタ（５）および電源側ＰＭＯＳトランジスタ（６）から構成され、上記プリ回路が、ソースが接地電位に接続されたＮＭＯＳトランジスタ（１ａ）およびＮＭＯＳトランジスタ（２ａ）と、ＰＭＯＳトランジスタ（３ａ）およびＰＭＯＳトランジスタ（４ａ）と、ソースが前記電源電位に接続された電源側ＰＭＯＳトランジスタ（５ａ）および電源側ＰＭＯＳトランジスタ（６ａ）から構成され、前記ＮＭＯＳトランジスタ（１ａ）のドレインと前記ＰＭＯＳトランジスタ（３ａ）のドレインと前記電源側ＰＭＯＳトランジスタ（６ａ）のゲートと前記電源側ＰＭＯＳトランジスタ（６）のゲートが接続され、前記ＮＭＯＳトランジスタ（２ａ）のドレインと前記ＰＭＯＳトランジスタ（４ａ）のドレインと前記電源側ＰＭＯＳトランジスタ（５ａ）のゲートと前記電源側ＰＭＯＳトランジスタ（５）のゲートが接続され、前記ＰＭＯＳトランジスタ（３）のソースが前記電源側ＰＭＯＳトランジスタ（５）のドレインに接続され、前記ＰＭＯＳトランジスタ（４）のソースが前記電源側ＰＭＯＳトランジスタ（６）のドレインに接続され、前記ＮＭＯＳトランジスタ（１）のドレインが前記ＰＭＯＳトランジスタ（３）のドレインに接続され、前記ＮＭＯＳトランジスタ（２）のドレインが前記ＰＭＯＳトランジスタ（４）のドレインに接続され、前記ＰＭＯＳトランジスタ（３）のソースが前記電源側ＰＭＯＳトランジスタ（５）のドレインに接続され、前記ＰＭＯＳトランジスタ（４）のソースが前記電源側ＰＭＯＳトランジスタ（６）のドレインに接続され、前記入力信号が、前記ＰＭＯＳトランジスタ（４ａ）と前記ＮＭＯＳトランジスタ（２ａ）のゲートに接続され、前記入力信号を反転させた信号が前記ＰＭＯＳトランジスタ（３ａ）と前記ＮＭＯＳトランジスタ（１ａ）のゲートに接続され、前記入力信号が上記遅延回路で遅延されて成る遅延入力信号が、前記ＰＭＯＳトランジスタ（４）と前記ＮＭＯＳトランジスタ（２）のゲートに接続され、前記遅延入力信号を反転させた信号が前記ＰＭＯＳトランジスタ（３）と前記ＮＭＯＳトランジスタ（１）のゲートに接続されたことを特徴とする高速レベルシフト回路である。

本発明では、遅延回路とレベル変換回路用のプリ回路を用いて、レベル変換回路のＰＭＯＳトランジスタのゲートに入力する信号のタイミングをＮＭＯＳトランジスタのゲート
に入力する信号のタイミングより相対的に早めて、ＰＭＯＳトランジスタを早めることで、ＮＭＯＳトランジスタの動作に追いつかせることにより、レベル変換回路の高周波動作での、出力信号ＯＵＴの波形の立ち上がりと立下りを速くすることができる効果がある。

以下、図面を用いて本発明の実施例を詳しく説明する。
＜第１の実施形態＞
図１に本発明の第１の実施形態のＣＭＯＳ回路の半導体集積回路の高速レベルシフト回路の回路図を示す。以下の説明では、集積回路内における駆動回路以外の通常の論理回路やメモリ回路（図示せず）は約２Ｖの低電圧電源電位ＶＣＣ＿ＬＶと接地電位ＶＳＳの電源電圧で動作しているものとする。

本実施形態は、図１のように、従来のレベルシフト回路に、耐電圧が１．８Ｖでチャンネル長Ｌが０．１８μｍのＮＭＯＳトランジスタとＰＭＯＳトランジスタから成る遅延回路１００と、耐電圧が５．５Ｖでチャンネル長Ｌが０．６μｍのトランジスタから成るプリ回路２００を加えた構成を有する。従来のレベルシフト回路から引き継いだ構成部分は、インバータ１１と１２と、第２のレベル変換回路３００とドライブ回路である。遅延回路１００は、チャンネル幅Ｗが１５．９μｍのＰＭＯＳトランジスタとチャンネル幅Ｗが４．８μｍのＮＭＯＳトランジスタから成るインバータ１３、１４、１５、１６、１７、１８を順に接続して構成する。プリ回路２００の各トランジスタは、従来のレベルシフト回路（本実施形態の第２のレベル変換回路３００）と同じ規格のトランジスタで構成する。すなわち、ＮＭＯＳトランジスタ１および２と同じ、チャンネル幅Ｗが３２μｍのＮＭＯＳトランジスタ１ａおよび２ａをプリ回路２００が有し、ＰＭＯＳトランジスタ３、４と電源側ＰＭＯＳトランジスタ５、６と同じ、チャンネル幅Ｗが８ｍのＰＭＯＳトランジスタ３ａ、４ａと電源側ＰＭＯＳトランジスタ５ａ、６ａをプリ回路２００が有する。そして、プリ回路２００は、従来のレベルシフト回路と同じ動作を行う。すなわち、レベルシフト回路の入力信号をプリ回路２００のＮＭＯＳトランジスタ１ａと２ａのゲートに入力して信号の電圧レベルを変換するレベル変換回路（その前段機能）をプリ回路２００で構成する。

その一方、第２のレベル変換回路３００は、ＮＭＯＳトランジスタ１、２と、ＰＭＯＳトランジスタ３、４と電源側ＰＭＯＳトランジスタ５、６で構成する。約１．８Ｖの振幅の入力信号ＩＮは、遅延回路１００で遅延させて、それをインバータ１１で反転して出力させた入力信号ＩＮ１を、第２のレベル変換回路３００のＮＭＯＳトランジスタ２のゲートとＰＭＯＳトランジスタ４のゲートに加える。そして、入力信号ＩＮ１をインバータ１２で反転して出力させた入力信号ＩＮ２を、第２のレベル変換回路３００のＮＭＯＳトランジスタ１のゲートとＰＭＯＳトランジスタ３のゲートに加え、第２のレベル変換回路３００に、レベル変換機能の後段の動作をさせる。

第２のレベル変換回路３００はプリ回路２００と同じ規格のトランジスタで構成する。すなわち、第２のレベル変換回路３００は、プリ回路２００のトランジスタと同じ耐電圧と、チャンネル長Ｌと、チャンネル幅Ｗを有するトランジスタで構成する。第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ６のゲートは、その他の第２のレベル変換回路３００のトランジスタから切り離して、プリ回路２００の電源側ＰＭＯＳトランジスタ６ａのゲートに加わる電位を遅延させずに加える。同様に、電源側ＰＭＯＳトランジスタ５のゲートは、その他の第２のレベル変換回路３００のトランジスタから切り離して、プリ回路２００の電源側ＰＭＯＳトランジスタ５ａのゲートに加わる電位を遅延させずに加える回路構成にする。このように、第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ５と６のゲートにはＮＭＯＳトランジスタ１と２のゲートよりも早く信号が加わるように、ＮＭＯＳトランジスタ１と２への入力信号ＩＮ２とＩＮ１は遅らせるが、電源
側ＰＭＯＳトランジスタ５ａと６ａのゲートに加わる電位は遅延させない。これにより、電源側ＰＭＯＳトランジスタ５と６の応答の、ＮＭＯＳトランジスタ１と２の応答からの遅れを補う。

第２のレベル変換回路３００のＮＭＯＳトランジスタ１および２のソースは接地電位ＶＳＳに接続し、電源側ＰＭＯＳトランジスタ５および６のソースに約５Ｖの高電圧電源電位ＶＣＣ＿ＨＶを印加する。そして、ＮＭＯＳトランジスタ１のドレインはＰＭＯＳトランジスタ３のドレインに接続し、ＮＭＯＳトランジスタ２のドレインはＰＭＯＳトランジスタ４のドレインに接続する。ＰＭＯＳトランジスタ３のソースは電源側ＰＭＯＳトランジスタ５のドレインに接続し、ＰＭＯＳトランジスタ４のソースは電源側ＰＭＯＳトランジスタ６のドレインに接続する。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のドレインの接続点から、ドライバのゲートに接続する約５Ｖの振幅の出力信号ＯＵＴ１を出力する。インバータ１１の出力する入力信号ＩＮ１を、第２のレベル変換回路３００のＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のゲートに接続し、インバータ１２の出力する入力信ＩＮ２を第２のレベル変換回路３００のＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のゲートに接続する。こうして、第２のレベル変換回路３００は約２Ｖの低電圧電源電位ＶＣＣ＿ＬＶと接地電位ＶＳＳレベルの信号を約５Ｖの高電圧電源電位ＶＣＣ＿ＨＶと接地電位ＶＳＳレベルの信号に変換した出力信号ＯＵＴ１に変換する。

また、入力信号線ＩＮを、遅延回路１００で遅延させる。すなわち、約０．１ｎ秒から０．２ｎ秒のインバータの遅延時間Δｔに対して、Δｔ×（遅延回路１００を構成するインバータの数ｎ）だけ遅延回路１００で遅延させ、その結果の信号を、遅延回路１００の後ろに接続した、遅延回路１００のインバータと同じ規格のトランジスタで構成するインバータ１１で反転した（ハイレベルとローレベルを反対にした）結果を入力信号ＩＮ１にして第２のレベル変換回路３００に接続し、それを更に（同じ規格のトランジスタで構成する）インバータ１２で反転してΔｔだけ遅延させた結果を入力信号ＩＮ２にして第２のレベル変換回路３００に接続する。これらのインバータ１１、１２、１３、１４、１５、１６、１７、１８は、チャンネル長Ｌが０．１８μｍでチャンネル幅Ｗが１５．９μｍのＰＭＯＳトランジスタとチャンネル幅Ｗが４．８μｍのＮＭＯＳトランジスタのゲート同士を接続した点に入力信号を入れて、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン同士を接続した点から信号を出力させる。これらのインバータのＰＭＯＳトランジスタのソースを約２Ｖの低電圧電源電位ＶＣＣ＿ＬＶに接続しＮＭＯＳトランジスタのソースを接地電位ＶＳＳに接続する。

一方、第２のレベル変換回路３００のＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のドレインの接続点からの出力信号ＯＵＴ１は、ドライブ回路の第１のインバータのＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８のゲートに接続する。ドライブ回路は、耐電圧が５．５Ｖでチャンネル間隔Ｌが０．６μｍのトランジスタから成り、詳しくは、チャンネル幅Ｗが１．２μｍのＮＭＯＳトランジスタ７と、チャンネル幅Ｗが３μｍのＰＭＯＳトランジスタ８から成る第１のインバータと、チャンネル幅Ｗが第１のインバータのトランジスタ２倍のＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０から成る第２のインバータで構成する。この第１のインバータのＰＭＯＳトランジスタ８と第２のインバータのＰＭＯＳトランジスタ１０のソースに５Ｖの高電圧電源電位ＶＣＣ＿ＨＶを印加し、第１のインバータのＮＭＯＳトランジスタ７と第２のインバータのＮＭＯＳトランジスタ９のソースに接地電位ＶＳＳを接続する。第１のインバータのＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８のドレインの接続点を、第２のインバータのＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０のゲートに接続し、第２のインバータのＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０のドレインの接続点から約５Ｖの振幅の出力信号ＯＵＴを出力する。

第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ６のゲートには、プリ回路２００の電源側ＰＭＯＳトランジスタ６ａのゲートと、ＰＭＯＳトランジスタ３ａとＮＭＯＳトランジスタ１ａのドレインを接続し、電源側ＰＭＯＳトランジスタ５のゲートには、プリ回路２００の電源側ＰＭＯＳトランジスタ５ａのゲートと、ＰＭＯＳトランジスタ４ａとＮＭＯＳトランジスタ２ａのドレインを接続する。

プリ回路２００のＮＭＯＳトランジスタ１ａおよび２ａは、ソースが接地電位ＶＳＳに接続し、それぞれのドレインが、ＰＭＯＳトランジスタ３ａおよび４ａのドレインにそれぞれ接続する。電源側ＰＭＯＳトランジスタ５ａおよび６ａは、それらのソースが高電圧電源電位ＶＣＣ＿ＨＶに接続し、電源側ＰＭＯＳトランジスタ５ａおよび６ａのドレインに、ＰＭＯＳトランジスタ３ａおよび４ａのソースをそれぞれ接続する。電源側ＰＭＯＳトランジスタ６ａのゲートは、ＰＭＯＳトランジスタ３ａとＮＭＯＳトランジスタ１ａのドレインに接続する。電源側ＰＭＯＳトランジスタ５ａのゲートは、ＰＭＯＳトランジスタ４ａとＮＭＯＳトランジスタ２ａのドレインに接続する。

本実施形態のレベルシフト回路の入力信号線ＩＮをインバータ１３で反転した出力を入力信号線ＩＮ１ａに接続し、それを更にインバータ１４で反転してΔｔだけ遅延させた出力を入力信号線ＩＮ２ａに接続する。そして、入力信号線ＩＮ１ａをプリ回路２００のＰＭＯＳトランジスタ４ａとＮＭＯＳトランジスタ２ａのゲートに接続し、入力信号線ＩＮ２ａをプリ回路２００のＰＭＯＳトランジスタ３ａとＮＭＯＳトランジスタ１ａのゲートに接続する。

（動作）
図２に入力信号ＩＮと出力信号ＯＵＴの動作波形を示す。ここで、例えば、入力信号ＩＮが立ち上がり時間１ｎ秒で低電位から高電位に変化すると、その入力信号ＩＮがインバータ１３のゲートに加わり、インバータ１３のＰＭＯＳトランジスタが遮断され、ＮＭＯＳトランジスタが導通し、インバータ１３のＭＯＳトランジスタのドレインから取り出す出力信号が低電位になり、それがプリ回路２００の入力信号ＩＮ１ａになる。その入力信号ＩＮ１ａがプリ回路２００のＮＭＯＳトランジスタ２ａのゲートに接続してＮＭＯＳトランジスタ２ａが遮断される。また、その入力信号ＩＮ１ａはＰＭＯＳトランジスタ４ａのゲートにも接続して、そのＰＭＯＳトランジスタ４ａのソースとドレインを導通させる。

一方、入力信号ＩＮ１ａが高電位から低電位に変化した時点からインバータ１４の遅延時間Δｔが経過した時に、入力信号ＩＮ１ａがゲートに接続するインバータ１４のＰＭＯＳトランジスタが導通し、ＮＭＯＳトランジスタが遮断され、インバータ１４の出力信号が低電位状態から高電位状態に変化し、それが入力信号ＩＮ２ａになる。それがＮＭＯＳトランジスタ１ａのゲートに接続するため、ＮＭＯＳトランジスタ１ａのソースとドレインが導通し、そのドレインの電位が低電位になる。そして、そのドレインが接続する電源側ＰＭＯＳトランジスタ６ａのゲートが低電位になり、電源側ＰＭＯＳトランジスタ６ａのソースとドレインが導通する。そのため、先に導通していたＰＭＯＳトランジスタ４ａのドレインが、高電圧電源電位ＶＣＣ＿ＨＶと導通し高電位になる。その電位が電源側ＰＭＯＳトランジスタ５ａのゲートに加わり、電源側ＰＭＯＳトランジスタ５ａを遮断する。それにより、入力信号ＩＮ２ａが接続するＮＭＯＳトランジスタ１ａのドレインの電位が安定した低電位になる。

このプリ回路２００の電源側ＰＭＯＳトランジスタ６ａのゲートの電位を遅延させずに第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ６のゲートに加え、プリ回路２００の電源側ＰＭＯＳトランジスタ５ａのゲートの電位を遅延させずに第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ５のゲートに加える。

一方、入力信号ＩＮの低電位から高電位への変化が、遅延回路１００で遅延されて、インバータ１１のゲートに加わり、インバータ１１の出力信号が低電位になり、それが入力信号ＩＮ１になる。その入力信号ＩＮ１が第２のレベル変換回路３００のＮＭＯＳトランジスタ２のゲートに接続する。一方、入力信号ＩＮ１高電位から低電位に変化した時点からインバータ１２の遅延時間Δｔが経過した時に、入力信号ＩＮ１がゲートに接続するインバータ１２の出力信号が低電位状態から高電位状態に変化し、それが入力信号ＩＮ２となり、第２のレベル変換回路３００のＮＭＯＳトランジスタ１のゲートに接続する。

このように、図１の本実施形態の第２のレベル変換回路３００のＮＭＯＳトランジスタのゲートに入力する入力信号ＩＮ１とＩＮ２を、プリ回路２００のＮＭＯＳトランジスタのゲートに入力する入力信号ＩＮ１ａとＩＮ２ａよりも遅らせる。一方、第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ５と６のゲートには、プリ回路２００の電源側ＰＭＯＳトランジスタ５ａと６ａのゲートの電位を遅延させずに加える。こうして、第２のレベル変換回路３００の電源側ＰＭＯＳトランジスタ５と６のゲートに入力する信号を、ＮＭＯＳトランジスタ１と２のゲートに入力する信号より相対的に早めることで、電源側ＰＭＯＳトランジスタの動作タイミングを早めてＮＭＯＳトランジスタの動作タイミングに合わせて、両種類のトランジスタを同時に動作させることができる。

また、入力信号ＩＮが１ｎ秒程度の立下り時間で高電位から低電位に変化する時の動作も同様に、電源側ＰＭＯＳトランジスタの動作タイミングを早めてＮＭＯＳトランジスタの動作タイミングに合わせることができる。これにより、図２に示すように、本実施形態のレベルシフト回路の第２のレベル変換回路３００を高周波で動作させる場合に、出力信号ＯＵＴの波形の立ち上がりと立下りを従来のレベルシフタの図４の動作より速くできる効果がある。

本実施形態は、バス線の駆動回路やクロック線の駆動回路に限らず、メモリＬＳＩのワード線駆動回路や、論理ＬＳＩのブロック間配線駆動回路にも適用することができる。

本発明の高速レベルシフト回路は、単結晶シリコン基板上に形成したＣＭＯＳ回路から成るレベルシフト回路に限らず、カラー液晶ディスプレイ装置用の、ガラス基板上にポリシリコンで形成したＣＭＯＳ回路から成るレベルシフト回路にも適用できる。

本発明の第１の実施形態に係る高速レベルシフト回路を示す図である。第１の実施形態に係る高速レベルシフト回路の動作波形を示す図である。従来技術のレベルシフト回路を示す図である。従来技術のレベルシフト回路の動作波形を示す図である。

符号の説明

１、１ａ、２、２ａ、７、９・・・ＮＭＯＳトランジスタ
３、３ａ、４、４ａ、８、１０・・・ＰＭＯＳトランジスタ
５、５ａ、６、６ａ・・・電源側ＰＭＯＳトランジスタ
１１、１２、１３、１４、１５、１６、１７、１８・・・インバータ
１００・・・遅延回路
２００・・・プリ回路
３００・・・第２のレベル変換回路
ＩＮ、ＩＮ１、ＩＮ１ａ、ＩＮ２、ＩＮ２ａ・・・入力信号
ＯＵＴ、ＯＵＴ１・・・出力信号
ＶＣＣ＿ＬＶ・・・低電圧電源電位
ＶＣＣ＿ＨＶ・・・高電圧電源電位
ＶＳＳ・・・接地電位

Claims

入力信号を、ソースが接地電位に接続されたＮＭＯＳトランジスタのゲートに入力して信号の電圧レベルを変換するレベル変換回路を成すプリ回路と、前記プリ回路と同じ種類のトランジスタで、かつ、前記プリ回路の各トランジスタと同じ耐電圧と同じチャンネル長と同じチャンネル幅を有する同じ数のトランジスタを、ゲートの配線以外の配線は前記プリ回路と同じ配線にして構成した回路を含む第２のレベル変換回路を有し、前記プリ回路における、ゲートが前記ＮＭＯＳトランジスタのドレインに接続されソースが電源電位に接続された電源側ＰＭＯＳトランジスタのゲートを、前記第２のレベル変換回路で対応する電源側ＰＭＯＳトランジスタのゲートに接続し、該第２のレベル変換回路の該電源側ＰＭＯＳトランジスタのソースを前記電源電位に接続し、前記入力信号を遅延回路で遅延させて、前記プリ回路の前記ＮＭＯＳトランジスタに対応する前記第２のレベル変換回路のＮＭＯＳトランジスタのゲートに入力し、該ＮＭＯＳトランジスタのソースを接地電位に接続することで、前記第２のレベル変換回路の前記電源側ＰＭＯＳトランジスタのゲートに入力する信号のタイミングを前記第２のレベル変換回路の前記ＮＭＯＳトランジスタのゲートに入力する信号のタイミングより相対的に早めて前記第２のレベル変換回路の出力信号の波形の立ち上がりと立下りを速くしたことを特徴とする高速レベルシフト回路。
請求項１記載の高速レベルシフト回路において、前記第２のレベル変換回路が、ソースが接地電位に接続されたＮＭＯＳトランジスタ（１）およびＮＭＯＳトランジスタ（２）と、ＰＭＯＳトランジスタ（３）およびＰＭＯＳトランジスタ（４）と、ソースが前記電源電位に接続された電源側ＰＭＯＳトランジスタ（５）および電源側ＰＭＯＳトランジスタ（６）から構成され、前記プリ回路が、ソースが接地電位に接続されたＮＭＯＳトランジスタ（１ａ）およびＮＭＯＳトランジスタ（２ａ）と、ＰＭＯＳトランジスタ（３ａ）およびＰＭＯＳトランジスタ（４ａ）と、ソースが前記電源電位に接続された電源側ＰＭＯＳトランジスタ（５ａ）および電源側ＰＭＯＳトランジスタ（６ａ）から構成され、前記ＮＭＯＳトランジスタ（１ａ）のドレインと前記ＰＭＯＳトランジスタ（３ａ）のドレインと前記電源側ＰＭＯＳトランジスタ（６ａ）のゲートと前記電源側ＰＭＯＳトランジスタ（６）のゲートが接続され、前記ＮＭＯＳトランジスタ（２ａ）のドレインと前記ＰＭＯＳトランジスタ（４ａ）のドレインと前記電源側ＰＭＯＳトランジスタ（５ａ）のゲートと前記電源側ＰＭＯＳトランジスタ（５）のゲートが接続され、前記ＰＭＯＳトランジスタ（３）のソースが前記電源側ＰＭＯＳトランジスタ（５）のドレインに接続され、前記ＰＭＯＳトランジスタ（４）のソースが前記電源側ＰＭＯＳトランジスタ（６）のドレインに接続され、前記ＮＭＯＳトランジスタ（１）のドレインが前記ＰＭＯＳトランジスタ（３）のドレインに接続され、前記ＮＭＯＳトランジスタ（２）のドレインが前記ＰＭＯＳトランジスタ（４）のドレインに接続され、前記ＰＭＯＳトランジスタ（３）のソースが前記電源側ＰＭＯＳトランジスタ（５）のドレインに接続され、前記ＰＭＯＳトランジスタ（４）のソースが前記電源側ＰＭＯＳトランジスタ（６）のドレインに接続され、前記入力信号が、前記ＰＭＯＳトランジスタ（４ａ）と前記ＮＭＯＳトランジスタ（２ａ）のゲートに接続され、前記入力信号を反転させた信号が前記ＰＭＯＳトランジスタ（３ａ）と前記ＮＭＯＳトランジスタ（１ａ）のゲートに接続され、前記入力信号が前記遅延回路で遅延されて成る遅延入力信号が、前記ＰＭＯＳトランジスタ（４）と前記ＮＭＯＳトランジスタ（２）のゲートに接続され、前記遅延入力信号を反転させた信号が前記ＰＭＯＳトランジスタ（３）と前記ＮＭＯＳトランジスタ（１）のゲートに接続されたことを特徴とする高速レベルシフト回路。