JPH1117520A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH1117520A JPH1117520A JP9169726A JP16972697A JPH1117520A JP H1117520 A JPH1117520 A JP H1117520A JP 9169726 A JP9169726 A JP 9169726A JP 16972697 A JP16972697 A JP 16972697A JP H1117520 A JPH1117520 A JP H1117520A
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Abstract
(57)【要約】
【課題】 入力信号の電源電圧が低電圧であるときや、
入力信号の電圧源とレベルシフタ回路内の電圧源の電位
差が大きいときにも、高速な動作を可能とする。 【解決手段】 レベルシフタ回路のＰチャネル型ＭＯＳ
トランジスタ１，２のゲートに容量Ｃ１，Ｃ２の一端を
接続し、他端を入力信号を受けて出力が変化するインバ
ータの出力に接続することにより、入力信号変化時に容
量Ｃ１，Ｃ２のミラー効果を利用し、Ｐチャネル型ＭＯ
Ｓトランジスタ１、２の状態の推移を補助し、出力波形
の変化を高速化する。
入力信号の電圧源とレベルシフタ回路内の電圧源の電位
差が大きいときにも、高速な動作を可能とする。 【解決手段】 レベルシフタ回路のＰチャネル型ＭＯＳ
トランジスタ１，２のゲートに容量Ｃ１，Ｃ２の一端を
接続し、他端を入力信号を受けて出力が変化するインバ
ータの出力に接続することにより、入力信号変化時に容
量Ｃ１，Ｃ２のミラー効果を利用し、Ｐチャネル型ＭＯ
Ｓトランジスタ１、２の状態の推移を補助し、出力波形
の変化を高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は、改良されたレベル
シフタ回路に関するものである。
シフタ回路に関するものである。
【０００２】
【従来の技術】半導体集積回路は、用途などにより自由
な回路構成とすることが容易であり、電源電圧も最適な
ものが選択される。さらに、低消費電力部と高スピード
動作部が同一システムに組み込まれるなど、電源電圧の
多様化が進んできている。
な回路構成とすることが容易であり、電源電圧も最適な
ものが選択される。さらに、低消費電力部と高スピード
動作部が同一システムに組み込まれるなど、電源電圧の
多様化が進んできている。
【０００３】従って、複数の半導体集積回路を組み合わ
せ、任意の装置を構成する場合、しばしば異なる電源系
において、集積回路で信号処理を行うべき入力信号や、
集積回路で信号処理を行われた出力信号のレベルが、そ
れぞれの回路により大幅に食い違ったものとなる。ま
た、要求特性や製造条件などにより、通常、回路間は直
接接続される。従って、回路間にレベルシフタ回路を用
いてレベル合わせを行っている。
せ、任意の装置を構成する場合、しばしば異なる電源系
において、集積回路で信号処理を行うべき入力信号や、
集積回路で信号処理を行われた出力信号のレベルが、そ
れぞれの回路により大幅に食い違ったものとなる。ま
た、要求特性や製造条件などにより、通常、回路間は直
接接続される。従って、回路間にレベルシフタ回路を用
いてレベル合わせを行っている。
【０００４】従来のレベルシフタ回路について説明す
る。図５は、従来のレベルシフタ回路の一例を示す図で
あり、図６および図７は、従来のレベルシフタ回路の各
ノードの波形図である。
る。図５は、従来のレベルシフタ回路の一例を示す図で
あり、図６および図７は、従来のレベルシフタ回路の各
ノードの波形図である。
【０００５】ＩＮは入力端子、ＯＵＴは出力端子、ＶＤ
Ｄ１は第１の電源、ＶＳＳは第２の電源で接地電源、Ｖ
ＤＤ２は第３の電源、ＩＮＶ１１，ＩＮＶ１２はインバ
ータ、１１，１２はＰチャネル型ＭＯＳトランジスタ、
１３，１４はＮチャネル型ＭＯＳトランジスタ、１５
１，１５２，１５３，１５４はノードである。ここで、
ＶＤＤ１は、入力信号ＩＮへの入力信号を発生する回路
の電源と同じ電位をもち、ＶＤＤ２に比べ低い電位の電
源である。たとえば、ＶＤＤ１は２．０Ｖ、ＶＤＤ２は
５．０Ｖの電位を供給する。
Ｄ１は第１の電源、ＶＳＳは第２の電源で接地電源、Ｖ
ＤＤ２は第３の電源、ＩＮＶ１１，ＩＮＶ１２はインバ
ータ、１１，１２はＰチャネル型ＭＯＳトランジスタ、
１３，１４はＮチャネル型ＭＯＳトランジスタ、１５
１，１５２，１５３，１５４はノードである。ここで、
ＶＤＤ１は、入力信号ＩＮへの入力信号を発生する回路
の電源と同じ電位をもち、ＶＤＤ２に比べ低い電位の電
源である。たとえば、ＶＤＤ１は２．０Ｖ、ＶＤＤ２は
５．０Ｖの電位を供給する。
【０００６】従来のレベルシフタ回路の回路構成を図５
により説明する。まず、入力端ＩＮに入力信号を波形整
形するインバータＩＮＶ１１を設け、インバータＩＮＶ
１１の出力端に反転信号を生成するためのインバータＩ
ＮＶ１２を接続する。そして、各々のインバータの出力
信号により相補の信号を形成する。さらに、２つのＰチ
ャネル型ＭＯＳトランジスタ１１，１２のゲートとドレ
インをたすき掛けにし、各々のドレインにソースを接地
したＮチャネル型ＭＯＳトランジスタ１３，１４のドレ
インを接続する。
により説明する。まず、入力端ＩＮに入力信号を波形整
形するインバータＩＮＶ１１を設け、インバータＩＮＶ
１１の出力端に反転信号を生成するためのインバータＩ
ＮＶ１２を接続する。そして、各々のインバータの出力
信号により相補の信号を形成する。さらに、２つのＰチ
ャネル型ＭＯＳトランジスタ１１，１２のゲートとドレ
インをたすき掛けにし、各々のドレインにソースを接地
したＮチャネル型ＭＯＳトランジスタ１３，１４のドレ
インを接続する。
【０００７】この２つのＮチャネル型ＭＯＳトランジス
タ１３，１４のゲートに前述の相補信号を入力し、Ｐチ
ャネル型ＭＯＳトランジスタ１１，１２のドレインとＮ
チャネル型ＭＯＳトランジスタ１３，１４のドレインと
を共通接続した２つの接点のうち、入力信号の反転信号
をゲートに接続したＮチャネル型ＭＯＳトランジスタ１
４のドレインを接続した側を出力端ＯＵＴとする構成に
なっている。
タ１３，１４のゲートに前述の相補信号を入力し、Ｐチ
ャネル型ＭＯＳトランジスタ１１，１２のドレインとＮ
チャネル型ＭＯＳトランジスタ１３，１４のドレインと
を共通接続した２つの接点のうち、入力信号の反転信号
をゲートに接続したＮチャネル型ＭＯＳトランジスタ１
４のドレインを接続した側を出力端ＯＵＴとする構成に
なっている。
【０００８】このとき、インバータＩＮＶ１１，ＩＮＶ
１２にはＶＤＤ１を接続し、たすき掛けした２つのＰチ
ャネル型ＭＯＳトランジスタのソースにはＶＤＤ２を接
続することでレベルシフタ回路を実現できる。
１２にはＶＤＤ１を接続し、たすき掛けした２つのＰチ
ャネル型ＭＯＳトランジスタのソースにはＶＤＤ２を接
続することでレベルシフタ回路を実現できる。
【０００９】次に、図６、図７の各ノードの波形図を用
いて、その動作について説明する。入力信号は、ＶＳＳ
レベル（以下、Ｌレベルと略す）とＶＤＤ１のレベル
（以下、Ｈレベルと略す）の間を推移する。まず、入力
信号ＩＮが、Ｌレベルであるときの各ノード、トランジ
スタの状態を説明する。
いて、その動作について説明する。入力信号は、ＶＳＳ
レベル（以下、Ｌレベルと略す）とＶＤＤ１のレベル
（以下、Ｈレベルと略す）の間を推移する。まず、入力
信号ＩＮが、Ｌレベルであるときの各ノード、トランジ
スタの状態を説明する。
【００１０】ノード１５３はＨレベル、ノード１５４は
Ｌレベルとなり、Ｎチャネル型ＭＯＳトランジスタ１４
はＯＦＦ、Ｎチャネル型ＭＯＳトランジスタ１３はＯＮ
となり、ノード１５１はＬレベルとなり、Ｐチャネル型
ＭＯＳトランジスタ１２はＯＮとなり、ノード１５２は
ＶＤＤ２のレベル（以下、ＨＨレベルと略す）となり、
Ｐチャネル型ＭＯＳトランジスタ１１はＯＦＦとなり、
出力信号ＯＵＴはＨＨレベルとなる。
Ｌレベルとなり、Ｎチャネル型ＭＯＳトランジスタ１４
はＯＦＦ、Ｎチャネル型ＭＯＳトランジスタ１３はＯＮ
となり、ノード１５１はＬレベルとなり、Ｐチャネル型
ＭＯＳトランジスタ１２はＯＮとなり、ノード１５２は
ＶＤＤ２のレベル（以下、ＨＨレベルと略す）となり、
Ｐチャネル型ＭＯＳトランジスタ１１はＯＦＦとなり、
出力信号ＯＵＴはＨＨレベルとなる。
【００１１】また、入力信号ＩＮがＨレベルであると
き、各ノード、トランジスタの状態は、ノード１５３は
Ｌレベル、ノード１５４はＨレベルとなり、Ｎチャネル
型ＭＯＳトランジスタ１４はＯＮ、Ｎチャネル型ＭＯＳ
トランジスタ１３はＯＦＦとなり、ノード１５２はＬレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ１１はＯ
Ｎとなり、ノード１５１はＨＨレベルとなり、Ｐチャネ
ル型ＭＯＳトランジスタ１２はＯＦＦとなり、出力信号
ＯＵＴはＬレベルとなる。
き、各ノード、トランジスタの状態は、ノード１５３は
Ｌレベル、ノード１５４はＨレベルとなり、Ｎチャネル
型ＭＯＳトランジスタ１４はＯＮ、Ｎチャネル型ＭＯＳ
トランジスタ１３はＯＦＦとなり、ノード１５２はＬレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ１１はＯ
Ｎとなり、ノード１５１はＨＨレベルとなり、Ｐチャネ
ル型ＭＯＳトランジスタ１２はＯＦＦとなり、出力信号
ＯＵＴはＬレベルとなる。
【００１２】次に、図６を参照して入力信号ＩＮがＨレ
ベルからＬレベルヘ変化する場合の各ノードの電位の変
化、トランジスタの状態の変化を説明する。
ベルからＬレベルヘ変化する場合の各ノードの電位の変
化、トランジスタの状態の変化を説明する。
【００１３】ノード１５３はＬレベルからＨレベルへ推
移し、ノード１５４はＨレベルからＬレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ１３はＯＦＦからＯＮ
に推移し、Ｎチャネル型ＭＯＳトランジスタ１４はＯＮ
からＯＦＦへ推移する。
移し、ノード１５４はＨレベルからＬレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ１３はＯＦＦからＯＮ
に推移し、Ｎチャネル型ＭＯＳトランジスタ１４はＯＮ
からＯＦＦへ推移する。
【００１４】このときノード１５１は、Ｐチャネル型Ｍ
ＯＳトランジスタ１１がノード１５２の電位を受けてＯ
ＮからＯＦＦへＮチャネル型ＭＯＳトランジスタ１３の
推移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳト
ランジスタ１３のＯＮへの推移と共に徐々に電圧値が下
がり、Ｐチャネル型ＭＯＳトランジスタ１２をＯＦＦか
らＯＮに推移し、ノード１５２はＬレベルからＨＨレベ
ルに推移し、Ｐチャネル型ＭＯＳトランジスタ１１をＯ
ＮからＯＦＦへ推移し、出力信号ＯＵＴをＬレベルから
ＨＨレベルへ推移する。
ＯＳトランジスタ１１がノード１５２の電位を受けてＯ
ＮからＯＦＦへＮチャネル型ＭＯＳトランジスタ１３の
推移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳト
ランジスタ１３のＯＮへの推移と共に徐々に電圧値が下
がり、Ｐチャネル型ＭＯＳトランジスタ１２をＯＦＦか
らＯＮに推移し、ノード１５２はＬレベルからＨＨレベ
ルに推移し、Ｐチャネル型ＭＯＳトランジスタ１１をＯ
ＮからＯＦＦへ推移し、出力信号ＯＵＴをＬレベルから
ＨＨレベルへ推移する。
【００１５】また、図７を参照して入力信号ＩＮがＬレ
ベルからＨレベルへ変化する場合の各ノードの電位の変
化、トランジスタの状態の変化を説明する。
ベルからＨレベルへ変化する場合の各ノードの電位の変
化、トランジスタの状態の変化を説明する。
【００１６】ノード１５３はＨレベルからＬレベルへ推
移し、ノード１５４はＬレベルからＨレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ１３はＯＮからＯＦＦ
に推移し、Ｎチャネル型ＭＯＳトランジスタ１４はＯＦ
ＦからＯＮへ推移する。
移し、ノード１５４はＬレベルからＨレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ１３はＯＮからＯＦＦ
に推移し、Ｎチャネル型ＭＯＳトランジスタ１４はＯＦ
ＦからＯＮへ推移する。
【００１７】このときノード１５２は、Ｐチャネル型Ｍ
ＯＳトランジスタ１２がノード１５１の電位を受けてＯ
ＮからＯＦＦへＮチャネル型ＭＯＳトランジスタ１４の
推移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳト
ランジスタ１４のＯＮへの推移と共に徐々に電圧値が下
がり、Ｐチャネル型ＭＯＳトランジスタ１１をＯＦＦか
らＯＮに推移し、ノード１５１はＬレベルからＨＨレベ
ルに推移し、Ｐチャネル型ＭＯＳトランジスタ１２をＯ
ＮからＯＦＦへ推移し、出力信号ＯＵＴをＨＨレベルか
らＬレベルへ推移する。
ＯＳトランジスタ１２がノード１５１の電位を受けてＯ
ＮからＯＦＦへＮチャネル型ＭＯＳトランジスタ１４の
推移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳト
ランジスタ１４のＯＮへの推移と共に徐々に電圧値が下
がり、Ｐチャネル型ＭＯＳトランジスタ１１をＯＦＦか
らＯＮに推移し、ノード１５１はＬレベルからＨＨレベ
ルに推移し、Ｐチャネル型ＭＯＳトランジスタ１２をＯ
ＮからＯＦＦへ推移し、出力信号ＯＵＴをＨＨレベルか
らＬレベルへ推移する。
【００１８】すなわち、従来構成のレベルシフタ回路で
は、上記で説明したように、Ｎチャネル型ＭＯＳトラン
ジスタ１３，１４のＯＮ状態をＶＤＤ１の電位で行い、
Ｐチャネル型ＭＯＳトランジスタ１１，１２のＯＦＦ状
態への推移は、前記ＶＤＤ１の電位でＯＮ状態となった
Ｎチャネル型ＭＯＳトランジスタ１３，１４のドレイン
であるノード１５１，１５２の電位をゲートに受けて行
われ、Ｐチャネル型ＭＯＳトランジスタ１１，１２がＯ
ＦＦ状態へ推移するまで、ノード１５１、１５２は、Ｐ
チャネル型ＭＯＳトランジスタ１１，１２とＮチャネル
型ＭＯＳトランジスタ１３，１４のＯＮ抵抗値で決定さ
れ、Ｎチャネル型ＭＯＳトランジスタ１３，１４の抵抗
値が小さい程、ノード１５１、１５２はＬレベルに推移
しやすく、Ｐチャネル型ＭＯＳトランジスタ１１，１２
がＯＦＦ状態へ推移しやすく、出力信号ＯＵＴの推移が
速くなる。
は、上記で説明したように、Ｎチャネル型ＭＯＳトラン
ジスタ１３，１４のＯＮ状態をＶＤＤ１の電位で行い、
Ｐチャネル型ＭＯＳトランジスタ１１，１２のＯＦＦ状
態への推移は、前記ＶＤＤ１の電位でＯＮ状態となった
Ｎチャネル型ＭＯＳトランジスタ１３，１４のドレイン
であるノード１５１，１５２の電位をゲートに受けて行
われ、Ｐチャネル型ＭＯＳトランジスタ１１，１２がＯ
ＦＦ状態へ推移するまで、ノード１５１、１５２は、Ｐ
チャネル型ＭＯＳトランジスタ１１，１２とＮチャネル
型ＭＯＳトランジスタ１３，１４のＯＮ抵抗値で決定さ
れ、Ｎチャネル型ＭＯＳトランジスタ１３，１４の抵抗
値が小さい程、ノード１５１、１５２はＬレベルに推移
しやすく、Ｐチャネル型ＭＯＳトランジスタ１１，１２
がＯＦＦ状態へ推移しやすく、出力信号ＯＵＴの推移が
速くなる。
【００１９】
【発明が解決しようとする課題】上述した従来のレベル
シフタ回路は、多様化する多電源化のなかで、ＶＤＤ１
とＶＤＤ２の電圧値の差が大きくなってきている。する
と出力信号ＯＵＴの推移が遅れるという問題があった。
シフタ回路は、多様化する多電源化のなかで、ＶＤＤ１
とＶＤＤ２の電圧値の差が大きくなってきている。する
と出力信号ＯＵＴの推移が遅れるという問題があった。
【００２０】それは以下のような理由からである。ノー
ド１５１あるいは１５２の電位の推移は、まずＮチャネ
ル型ＭＯＳトランジスタ１３あるいは１４がＯＮし、そ
のＯＮしたＮチャネル型ＭＯＳトランジスタ１３あるい
は１４のドレインと接続されているＰチャネル型ＭＯＳ
トランジスタ１１あるいは１２のＯＮ抵抗値との抵抗分
割により決定され、そのノード１５１あるいは１５２の
電位によりＰチャネル型ＭＯＳトランジスタ１１あるい
は１２がＯＮし出力が確定するため、Ｎチャネル型ＭＯ
Ｓトランジスタ１３、１４のＯＮ抵抗値が低いほどノー
ド１５１あるいは１５２の電位か確定しやすい。しか
し、ＶＤＤ１が低電圧となったとき、ＶＤＤ１の電位で
ＯＮ状態に推移するＮチャネル型ＭＯＳトランジスタ１
３，１４はＯＮ抵抗値が大きくなり、Ｐチャネル型ＭＯ
Ｓトランジスタ１１、１２のＯＮ抵抗値との差が大きく
なり、抵抗分割により決定するノード１５１、１５２の
レベルの推移が遅れ、レベルシフタ出力が遅れる。
ド１５１あるいは１５２の電位の推移は、まずＮチャネ
ル型ＭＯＳトランジスタ１３あるいは１４がＯＮし、そ
のＯＮしたＮチャネル型ＭＯＳトランジスタ１３あるい
は１４のドレインと接続されているＰチャネル型ＭＯＳ
トランジスタ１１あるいは１２のＯＮ抵抗値との抵抗分
割により決定され、そのノード１５１あるいは１５２の
電位によりＰチャネル型ＭＯＳトランジスタ１１あるい
は１２がＯＮし出力が確定するため、Ｎチャネル型ＭＯ
Ｓトランジスタ１３、１４のＯＮ抵抗値が低いほどノー
ド１５１あるいは１５２の電位か確定しやすい。しか
し、ＶＤＤ１が低電圧となったとき、ＶＤＤ１の電位で
ＯＮ状態に推移するＮチャネル型ＭＯＳトランジスタ１
３，１４はＯＮ抵抗値が大きくなり、Ｐチャネル型ＭＯ
Ｓトランジスタ１１、１２のＯＮ抵抗値との差が大きく
なり、抵抗分割により決定するノード１５１、１５２の
レベルの推移が遅れ、レベルシフタ出力が遅れる。
【００２１】本発明の目的は、ＶＤＤ１とＶＤＤ２の電
圧値の差が大きくなった時、ノード１５１，１５２のＨ
Ｈレベルへの推移またはＬレベルへの推移を制御し、出
力信号ＯＵＴの推移を高速化するレベルシフタ回路を提
供することにある。
圧値の差が大きくなった時、ノード１５１，１５２のＨ
Ｈレベルへの推移またはＬレベルへの推移を制御し、出
力信号ＯＵＴの推移を高速化するレベルシフタ回路を提
供することにある。
【００２２】
【課題を解決するための手段】以上の目的を達成するた
め、本発明は、第１の電源の電圧を供給され入力信号を
波形整形する第１のインバータを入力端子に接続し、第
１の電源の電圧を供給され反転信号を生成する第２のイ
ンバータを第１のインバータの出力端に接続し、第１の
導電型の第１および第２のＭＯＳトランジスタのソース
に第２の電源を接続し、第１の導電型の第１および第２
のＭＯＳトランジスタのゲートとドレインをたすき掛け
にし、各々のドレインにソースを接地した第２の導電型
の第１および第２のＭＯＳトランジスタのドレインを接
続し、前記第１のインバータの出力端に第２の導電型の
第１のＭＯＳトランジスタのゲートを接続し、前記第２
のインバータの出力端に第２の導電型の第２のＭＯＳト
ランジスタのゲートを接続し、第１の導電型の第１およ
び第２のＭＯＳトランジスタのドレインと第２の導電型
の第１および第２のＭＯＳトランジスタのドレインとを
共通接続した２つの接点のうち、第２の導電型の第２の
ＭＯＳトランジスタのドレインを接続した側を出力端子
とするレベルシフタ回路において、第１の電源の電圧を
供給され、入力が第２のインバータの出力端に接続さ
れ、出力が第１の容量を介して第１の導電型の第１のＭ
ＯＳトランジスタのゲートに接続された第３のインバー
タと、第１の電源の電圧を供給され、入力が第１のイン
バータの出力端に接続され、出力が第２の容量を介して
第１の導電型の第２のＭＯＳトランジスタのゲートに接
続された第４のインバータと、を備えることを特徴とす
る。
め、本発明は、第１の電源の電圧を供給され入力信号を
波形整形する第１のインバータを入力端子に接続し、第
１の電源の電圧を供給され反転信号を生成する第２のイ
ンバータを第１のインバータの出力端に接続し、第１の
導電型の第１および第２のＭＯＳトランジスタのソース
に第２の電源を接続し、第１の導電型の第１および第２
のＭＯＳトランジスタのゲートとドレインをたすき掛け
にし、各々のドレインにソースを接地した第２の導電型
の第１および第２のＭＯＳトランジスタのドレインを接
続し、前記第１のインバータの出力端に第２の導電型の
第１のＭＯＳトランジスタのゲートを接続し、前記第２
のインバータの出力端に第２の導電型の第２のＭＯＳト
ランジスタのゲートを接続し、第１の導電型の第１およ
び第２のＭＯＳトランジスタのドレインと第２の導電型
の第１および第２のＭＯＳトランジスタのドレインとを
共通接続した２つの接点のうち、第２の導電型の第２の
ＭＯＳトランジスタのドレインを接続した側を出力端子
とするレベルシフタ回路において、第１の電源の電圧を
供給され、入力が第２のインバータの出力端に接続さ
れ、出力が第１の容量を介して第１の導電型の第１のＭ
ＯＳトランジスタのゲートに接続された第３のインバー
タと、第１の電源の電圧を供給され、入力が第１のイン
バータの出力端に接続され、出力が第２の容量を介して
第１の導電型の第２のＭＯＳトランジスタのゲートに接
続された第４のインバータと、を備えることを特徴とす
る。
【００２３】本発明は、入力信号によりＯＦＦすべきＰ
チャネル型ＭＯＳトランジスタのゲートを積極的に加圧
し、ＯＮすべきＰチャネル型ＭＯＳトランジスタのゲー
トを積極的に減圧して、このＰチャネル型ＭＯＳトラン
ジスタのドレインと接続されたＮチャネル型ＭＯＳトラ
ンジスタの抵抗値に対してＰチャネル型ＭＯＳトランジ
スタの抵抗値の推移を補助する。
チャネル型ＭＯＳトランジスタのゲートを積極的に加圧
し、ＯＮすべきＰチャネル型ＭＯＳトランジスタのゲー
トを積極的に減圧して、このＰチャネル型ＭＯＳトラン
ジスタのドレインと接続されたＮチャネル型ＭＯＳトラ
ンジスタの抵抗値に対してＰチャネル型ＭＯＳトランジ
スタの抵抗値の推移を補助する。
【００２４】より具体的には、出力の状態を決定するＰ
チャネル型ＭＯＳトランジスタのゲート電位をミラー効
果により加圧または減圧するための容量と、その容量の
ミラー効果による加圧または減圧を効果的に作用させる
ための遅延値をもたせたインバータを有する。
チャネル型ＭＯＳトランジスタのゲート電位をミラー効
果により加圧または減圧するための容量と、その容量の
ミラー効果による加圧または減圧を効果的に作用させる
ための遅延値をもたせたインバータを有する。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】図１および図２は、本発明のレベルシフタ
回路の実施の形態を示す回路図であり、図３および図４
は、レベルシフタ回路の各ノードの波形図である。
回路の実施の形態を示す回路図であり、図３および図４
は、レベルシフタ回路の各ノードの波形図である。
【００２７】ＩＮは入力端子、ＯＵＴは出力端子、ＶＤ
Ｄ１は第１の電源、ＶＳＳは第２の電源で接地電源、Ｖ
ＤＤ２は第３の電源、１，２はＰチャネル型ＭＯＳトラ
ンジスタ、３、４はＮチャネル型ＭＯＳトランジスタ、
Ｃ１，Ｃ２は容量、１００，１０１，１０２，１０３，
１０４，１０５はノードである。
Ｄ１は第１の電源、ＶＳＳは第２の電源で接地電源、Ｖ
ＤＤ２は第３の電源、１，２はＰチャネル型ＭＯＳトラ
ンジスタ、３、４はＮチャネル型ＭＯＳトランジスタ、
Ｃ１，Ｃ２は容量、１００，１０１，１０２，１０３，
１０４，１０５はノードである。
【００２８】本発明の第１の実施の形態を図１を参照し
て説明する。
て説明する。
【００２９】基本となる回路構成は従来技術で述べたも
のと同じである。異なる点は、入力信号より生成した相
補の信号を各々分岐させ、微小な遅延値を持たせるため
のＶＤＤ１を与えられるインバータＩＮＶ３，ＩＮＶ４
を接続する。そして、インバータＩＮＶ３，１ＮＶ４の
出力端と、２つのＰチャネル型ＭＯＳトランジスタ１，
２のゲートとを容量Ｃ１，Ｃ２を介して接続する構成を
とっている点である。
のと同じである。異なる点は、入力信号より生成した相
補の信号を各々分岐させ、微小な遅延値を持たせるため
のＶＤＤ１を与えられるインバータＩＮＶ３，ＩＮＶ４
を接続する。そして、インバータＩＮＶ３，１ＮＶ４の
出力端と、２つのＰチャネル型ＭＯＳトランジスタ１，
２のゲートとを容量Ｃ１，Ｃ２を介して接続する構成を
とっている点である。
【００３０】このとき、容量Ｃ１，Ｃ２の接続は、２つ
のＮチャネル型ＭＯＳトランジスタ３，４のドレインと
２つのＰチャネル型ＭＯＳトランジスタ１，２のドレイ
ンの接点であるノード１００，１０１とも接続されてい
る。
のＮチャネル型ＭＯＳトランジスタ３，４のドレインと
２つのＰチャネル型ＭＯＳトランジスタ１，２のドレイ
ンの接点であるノード１００，１０１とも接続されてい
る。
【００３１】ここで、インバータＩＮＶ３，ＩＮＶ４の
微小な遅延値は、ノード１００，１０１の電位が不安定
となるタイミングにあわせており、容量Ｃ１，Ｃ２のカ
ップリング効果により効率的にレベルシフタの遅延値を
高速化する値をとっている。
微小な遅延値は、ノード１００，１０１の電位が不安定
となるタイミングにあわせており、容量Ｃ１，Ｃ２のカ
ップリング効果により効率的にレベルシフタの遅延値を
高速化する値をとっている。
【００３２】次に、本発明の第２の実施の形態を図２を
参照して説明する。
参照して説明する。
【００３３】前述した第１の実施の形態に対し異なる点
は、インバーターＩＮＶ３，ＩＮＶ４のを入力信号より
生成した相補の信号の内一方の信号に対し直列に接続
し、容量Ｃ１，Ｃ２のカップリング効果により効率的に
レベルシフタの遅延値を高速化するためのインバータＩ
ＮＶ３，ＩＮＶ４の遅延値を実現する接続方法の例であ
る。
は、インバーターＩＮＶ３，ＩＮＶ４のを入力信号より
生成した相補の信号の内一方の信号に対し直列に接続
し、容量Ｃ１，Ｃ２のカップリング効果により効率的に
レベルシフタの遅延値を高速化するためのインバータＩ
ＮＶ３，ＩＮＶ４の遅延値を実現する接続方法の例であ
る。
【００３４】以下、図３および図４の各ノードの波形図
を用い、各ノード、トランジスタの状態を説明する。入
力信号は、第１の信号はＶＳＳレベルのＬレベルとＶＤ
Ｄ１レベルのＨレベルの間を推移する。まず、入力信号
ＩＮがＬレベルであるときの各ノード、トランジスタの
状態を説明する。
を用い、各ノード、トランジスタの状態を説明する。入
力信号は、第１の信号はＶＳＳレベルのＬレベルとＶＤ
Ｄ１レベルのＨレベルの間を推移する。まず、入力信号
ＩＮがＬレベルであるときの各ノード、トランジスタの
状態を説明する。
【００３５】ノード１０４はＨレベル、ノード１０５は
Ｌレベル、ノード１０３はＬレベル、ノード１０２はＨ
レベルとなり、Ｎチャネル型ＭＯＳトランジスタ４はＯ
ＦＦ、Ｎチャネル型ＭＯＳトランジスタ３はＯＮとな
り、ノード１００はＬレベルとなり、Ｐチャネル型ＭＯ
Ｓトランジスタ２はＯＮとなり、ノード１０１はＨＨレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ１はＯＦ
Ｆとなり、出力信号ＯＵＴはＨＨレベルとなる。
Ｌレベル、ノード１０３はＬレベル、ノード１０２はＨ
レベルとなり、Ｎチャネル型ＭＯＳトランジスタ４はＯ
ＦＦ、Ｎチャネル型ＭＯＳトランジスタ３はＯＮとな
り、ノード１００はＬレベルとなり、Ｐチャネル型ＭＯ
Ｓトランジスタ２はＯＮとなり、ノード１０１はＨＨレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ１はＯＦ
Ｆとなり、出力信号ＯＵＴはＨＨレベルとなる。
【００３６】また、入力信号ＩＮがＨレベルであるとき
の各ノード、トランジスタの状態を説明する。
の各ノード、トランジスタの状態を説明する。
【００３７】ノード１０４はＬレベル、ノード１０５は
Ｈレベル、ノード１０３はＨレベル、ノード１０２はＬ
レベルとなり、Ｎチャネル型ＭＯＳトランジスタ４はＯ
Ｎ、Ｎチャネル型ＭＯＳトランジスタ３はＯＦＦとな
り、ノード１０１はＬレベルとなり、Ｐチャネル型ＭＯ
Ｓトランジスタ１はＯＮとなり、ノード１００はＨＨレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ２はＯＦ
Ｆとなり、出力信号ＯＵＴはＬレベルとなる。
Ｈレベル、ノード１０３はＨレベル、ノード１０２はＬ
レベルとなり、Ｎチャネル型ＭＯＳトランジスタ４はＯ
Ｎ、Ｎチャネル型ＭＯＳトランジスタ３はＯＦＦとな
り、ノード１０１はＬレベルとなり、Ｐチャネル型ＭＯ
Ｓトランジスタ１はＯＮとなり、ノード１００はＨＨレ
ベルとなり、Ｐチャネル型ＭＯＳトランジスタ２はＯＦ
Ｆとなり、出力信号ＯＵＴはＬレベルとなる。
【００３８】次に、図３を参照して、入力信号ＩＮがＨ
レベルからＬレベルへ変化する場合の各ノードの電位の
変化、トランジスタの状態の変化を説明する。
レベルからＬレベルへ変化する場合の各ノードの電位の
変化、トランジスタの状態の変化を説明する。
【００３９】ノード１０４はＬレベルからＨレベルへ推
移し、ノード１０５はＨレベルからＬレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ３はＯＦＦからＯＮに
推移し、Ｎチャネル型ＭＯＳトランジスタ４はＯＮから
ＯＦＦへ推移する。
移し、ノード１０５はＨレベルからＬレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ３はＯＦＦからＯＮに
推移し、Ｎチャネル型ＭＯＳトランジスタ４はＯＮから
ＯＦＦへ推移する。
【００４０】このときノード１００は、Ｐチャネル型Ｍ
ＯＳトランジスタ１がノード１０１の電位を受けてＯＮ
からＯＦＦへ、Ｎチャネル型ＭＯＳトランジスタ３の推
移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳトラ
ンジスタ３のＯＮへの推移と共に徐々に電圧値が下が
り、Ｐチャネル型ＭＯＳトランジスタ２をＯＦＦからＯ
Ｎに推移し、ノード１０１はＬレベルからＨＨレベルに
推移し、Ｐチャネル型ＭＯＳトランジスタ１をＯＮから
ＯＦＦへ推移し、出力信号ＯＵＴをＬレベルからＨＨレ
ベルへ推移する。
ＯＳトランジスタ１がノード１０１の電位を受けてＯＮ
からＯＦＦへ、Ｎチャネル型ＭＯＳトランジスタ３の推
移に比べ遅れて推移するため、Ｎチャネル型ＭＯＳトラ
ンジスタ３のＯＮへの推移と共に徐々に電圧値が下が
り、Ｐチャネル型ＭＯＳトランジスタ２をＯＦＦからＯ
Ｎに推移し、ノード１０１はＬレベルからＨＨレベルに
推移し、Ｐチャネル型ＭＯＳトランジスタ１をＯＮから
ＯＦＦへ推移し、出力信号ＯＵＴをＬレベルからＨＨレ
ベルへ推移する。
【００４１】このときノード１０３は、ノード１０４の
推移した後に遅れてＨレベルからＬレベルに推移するこ
とにより容量Ｃ２の一端の電位を変化し、容量のカップ
リング効果により他端が接続されているノード１００の
電位を降圧することによりＰチャネル型ＭＯＳトランジ
スタ２のＯＮへの推移を補助する。
推移した後に遅れてＨレベルからＬレベルに推移するこ
とにより容量Ｃ２の一端の電位を変化し、容量のカップ
リング効果により他端が接続されているノード１００の
電位を降圧することによりＰチャネル型ＭＯＳトランジ
スタ２のＯＮへの推移を補助する。
【００４２】また、ノード１０２はノード１０５の推移
した後に遅れてＬレベルからＨレベルに推移することに
より容量Ｃ１の一端の電位を変化し、容量のカップリン
グ効果により他端が接続されているノード１０１の電位
を昇圧することによりＰチャネル型ＭＯＳトランジスタ
１のＯＦＦへの推移を補助する。
した後に遅れてＬレベルからＨレベルに推移することに
より容量Ｃ１の一端の電位を変化し、容量のカップリン
グ効果により他端が接続されているノード１０１の電位
を昇圧することによりＰチャネル型ＭＯＳトランジスタ
１のＯＦＦへの推移を補助する。
【００４３】さらに、図４を参照して、入力信号ＩＮが
ＬレベルからＨレベルへ変化する場合の各ノードの電位
の変化、トランジスタの状態の変化を説明する。
ＬレベルからＨレベルへ変化する場合の各ノードの電位
の変化、トランジスタの状態の変化を説明する。
【００４４】ノード１０４はＨレベルからＬレベルへ推
移し、ノード１０５はＬレベルからＨレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ４はＯＦＦからＯＮに
推移し、Ｎチャネル型ＭＯＳトランジスタ３はＯＮから
ＯＦＦへ推移する。
移し、ノード１０５はＬレベルからＨレベルへ推移し、
Ｎチャネル型ＭＯＳトランジスタ４はＯＦＦからＯＮに
推移し、Ｎチャネル型ＭＯＳトランジスタ３はＯＮから
ＯＦＦへ推移する。
【００４５】このときノード１０１は、Ｐチャネル型Ｍ
ＯＳトランジスタ２がノード１００の電位を受けてＯＮ
からＯＦＦへＮチャネル型ＭＯＳトランジスタ４の推移
に比べ遅れて推移するため、Ｎチャネル型ＭＯＳトラン
ジスタ４のＯＮへの推移と共に徐々に電圧値が下がり、
Ｐチャネル型ＭＯＳトランジスタ１をＯＦＦからＯＮに
推移し、ノード１００はＬレベルからＨＨレベルに推移
し、Ｐチャネル型ＭＯＳトランジスタ２をＯＮからＯＦ
Ｆへ推移し、出力信号ＯＵＴをＬレベルからＨＨレベル
へ推移する。
ＯＳトランジスタ２がノード１００の電位を受けてＯＮ
からＯＦＦへＮチャネル型ＭＯＳトランジスタ４の推移
に比べ遅れて推移するため、Ｎチャネル型ＭＯＳトラン
ジスタ４のＯＮへの推移と共に徐々に電圧値が下がり、
Ｐチャネル型ＭＯＳトランジスタ１をＯＦＦからＯＮに
推移し、ノード１００はＬレベルからＨＨレベルに推移
し、Ｐチャネル型ＭＯＳトランジスタ２をＯＮからＯＦ
Ｆへ推移し、出力信号ＯＵＴをＬレベルからＨＨレベル
へ推移する。
【００４６】このときノード１０３は、ノード１０４の
推移した後に遅れてＬレベルからＨレベルに推移するこ
とにより容量Ｃ２の一端の電位を変化し、容量のカップ
リング効果により他端が接続されているノード１００の
電位を昇圧することによりＰチャネル型ＭＯＳトランジ
スタ２のＯＦＦへの推移を補助する。
推移した後に遅れてＬレベルからＨレベルに推移するこ
とにより容量Ｃ２の一端の電位を変化し、容量のカップ
リング効果により他端が接続されているノード１００の
電位を昇圧することによりＰチャネル型ＭＯＳトランジ
スタ２のＯＦＦへの推移を補助する。
【００４７】また、ノード１０２は、ノード１０５の推
移した後に遅れてＨレベルからＬレベルに推移すること
により容量Ｃ１の一端の電位を変化し、容量のカップリ
ング効果により他端が接続されているノード１０１の電
位を降圧することによりＰチャネル型ＭＯＳトランジス
タ１のＯＮへの推移を補助する。
移した後に遅れてＨレベルからＬレベルに推移すること
により容量Ｃ１の一端の電位を変化し、容量のカップリ
ング効果により他端が接続されているノード１０１の電
位を降圧することによりＰチャネル型ＭＯＳトランジス
タ１のＯＮへの推移を補助する。
【００４８】すなわち、ノード１００、ノード１０１の
電位がＰチャネル型ＭＯＳトランジスタ１，２とＮチャ
ネル型ＭＯＳトランジスタ３，４との抵抗値分割により
不安定状態である時に容量Ｃ１，Ｃ２の一端をノード１
００，１０１の推移するのと同じ方向に変化させ、Ｐチ
ャネル型ＭＯＳトランジスタ１，２の推移を補助するこ
とにより出力信号ＯＵＴの推移を高速化する。
電位がＰチャネル型ＭＯＳトランジスタ１，２とＮチャ
ネル型ＭＯＳトランジスタ３，４との抵抗値分割により
不安定状態である時に容量Ｃ１，Ｃ２の一端をノード１
００，１０１の推移するのと同じ方向に変化させ、Ｐチ
ャネル型ＭＯＳトランジスタ１，２の推移を補助するこ
とにより出力信号ＯＵＴの推移を高速化する。
【００４９】なお、前記容量Ｃ１，Ｃ２は、トランジス
タのゲート容量、配線容量等半導体製造可能な容量素子
にて形成される。たとえば、ＷＥＬＬとゲート間のチャ
ネル容量やゲートと拡散層間の容量、同層配線間による
容量、異層配線間による容量を用いることで容易に形成
される。
タのゲート容量、配線容量等半導体製造可能な容量素子
にて形成される。たとえば、ＷＥＬＬとゲート間のチャ
ネル容量やゲートと拡散層間の容量、同層配線間による
容量、異層配線間による容量を用いることで容易に形成
される。
【００５０】以上、本発明の実施の形態を図面を参照し
て説明してきたが、本発明は、この実施の形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲で種々
変形して実施が可能である。例えば、インバータＩＮＶ
３とインバータＩＮＶ４を複数段カスケード接続し、そ
の段数により遅延量を設定することも本発明に含まれる
ものとする。
て説明してきたが、本発明は、この実施の形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲で種々
変形して実施が可能である。例えば、インバータＩＮＶ
３とインバータＩＮＶ４を複数段カスケード接続し、そ
の段数により遅延量を設定することも本発明に含まれる
ものとする。
【００５１】
【発明の効果】以上説明したように本発明は、ノード１
００と１０１が不安定となりやすい、ＶＤＤ１とＶＤＤ
２の電位差の大きい動作を必要とするレベルシフタにお
いて、容量Ｃ１，Ｃ２とインバータＩＮＶ３，ＩＮＶ４
によりノード１００と１０１を安定状態となるように推
移を補助することでレベルシフタ回路の高速化をする。
００と１０１が不安定となりやすい、ＶＤＤ１とＶＤＤ
２の電位差の大きい動作を必要とするレベルシフタにお
いて、容量Ｃ１，Ｃ２とインバータＩＮＶ３，ＩＮＶ４
によりノード１００と１０１を安定状態となるように推
移を補助することでレベルシフタ回路の高速化をする。
【００５２】ここで、ＶＤＤ１を２Ｖ、ＶＤＤ２を５Ｖ
とし、レベルシフタ回路を設計すると、各ＭＯＳトラン
ジスタのディメンジョンは例えば、インバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２を構成するＰチ
ャネル型ＭＯＳトランジスタはＬ＝０．５ｕｍ、Ｗ＝１
６ｕｍ、Ｎチャネル型ＭＯＳトランジスタはＬ＝０．５
ｕｍ、Ｗ＝１６ｕｍ、インバータＩＮＶ３，ＩＮＶ４を
構成するＰチャネル型ＭＯＳトランジスタはＬ＝０．８
ｕｍ、Ｗ＝５ｕｍ、Ｎチャネル型ＭＯＳトランジスタは
Ｌ＝０．５ｕｍ、Ｗ＝５ｕｍ、Ｐチャネル型ＭＯＳトラ
ンジスタ１，２，１１，１２はＬ＝０．８ｕｍ、Ｗ＝５
ｕｍ、Ｎチャネル型ＭＯＳトランジスタ３，４，１３，
１４はＬ＝０．８ｕｍ、Ｗ＝１０ｕｍ、容量Ｃ１，Ｃ２
は０．０２ｐＦとし、従来例のレベルシフタ回路と本発
明のレベルシフタ回路で遅延値を比較すると、シミュレ
ーションの結果、従来例が５．３ＮＳに対し、本発明で
は４．０ＮＳと約２５％の遅延値が高速化する効果を有
している。
とし、レベルシフタ回路を設計すると、各ＭＯＳトラン
ジスタのディメンジョンは例えば、インバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２を構成するＰチ
ャネル型ＭＯＳトランジスタはＬ＝０．５ｕｍ、Ｗ＝１
６ｕｍ、Ｎチャネル型ＭＯＳトランジスタはＬ＝０．５
ｕｍ、Ｗ＝１６ｕｍ、インバータＩＮＶ３，ＩＮＶ４を
構成するＰチャネル型ＭＯＳトランジスタはＬ＝０．８
ｕｍ、Ｗ＝５ｕｍ、Ｎチャネル型ＭＯＳトランジスタは
Ｌ＝０．５ｕｍ、Ｗ＝５ｕｍ、Ｐチャネル型ＭＯＳトラ
ンジスタ１，２，１１，１２はＬ＝０．８ｕｍ、Ｗ＝５
ｕｍ、Ｎチャネル型ＭＯＳトランジスタ３，４，１３，
１４はＬ＝０．８ｕｍ、Ｗ＝１０ｕｍ、容量Ｃ１，Ｃ２
は０．０２ｐＦとし、従来例のレベルシフタ回路と本発
明のレベルシフタ回路で遅延値を比較すると、シミュレ
ーションの結果、従来例が５．３ＮＳに対し、本発明で
は４．０ＮＳと約２５％の遅延値が高速化する効果を有
している。
【図１】本発明の第１の実施の形態を示すレベルシフタ
回路図である。
回路図である。
【図２】本発明の第２の実施の形態を示すレベルシフタ
回路図である。
回路図である。
【図３】図１、２における各ノードの波形図である。
【図４】図１、２における各ノードの波形図である。
【図５】従来のレベルシフタ回路図である。
【図６】図５における各ノードの波形図である。
【図７】図５における各ノードの波形図である。
１，２，１１，１２ Ｐチャネル型ＭＯＳトランジスタ ３，４，１３，１４ Ｎチャネル型ＭＯＳトランジスタ １００〜１０５，１５１〜１５４ ノード ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ１
１，ＩＮＶ１２ インバータ Ｃ１，Ｃ２ 容量 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＤＤ１，ＶＤＤ２ 電源 ＶＳＳ 接地電源
１，ＩＮＶ１２ インバータ Ｃ１，Ｃ２ 容量 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＤＤ１，ＶＤＤ２ 電源 ＶＳＳ 接地電源
Claims (7)
- 【請求項１】２つの第１導電型のＭＯＳトランジスタの
一端とゲートとを互いにたすき掛け接続した出力部を有
するレベルシフタ回路において、入力信号から生成され
る正転信号および反転信号を用いて前記２つの第１導電
型のＭＯＳトランジスタのゲートをプルアップまたはプ
ルダウンする手段を有することを特徴とするレベルシフ
タ回路。 - 【請求項２】第１の電源の電圧を供給され入力信号を波
形整形する第１のインバータを入力端子に接続し、第１
の電源の電圧を供給され反転信号を生成する第２のイン
バータを前記第１のインバータの出力端に接続し、第１
の導電型の第１および第２のＭＯＳトランジスタのソー
スに第２の電源を接続し、第１の導電型の第１および第
２のＭＯＳトランジスタのゲートとドレインをたすき掛
けにし、各々のドレインにソースを接地した第２の導電
型の第１および第２のＭＯＳトランジスタのドレインを
接続し、前記第１のインバータの出力端に第２の導電型
の第１のＭＯＳトランジスタのゲートを接続し、前記第
２のインバータの出力端に第２の導電型の第２のＭＯＳ
トランジスタのゲートを接続し、第１の導電型の第１お
よび第２のＭＯＳトランジスタのドレインと第２の導電
型の第１および第２のＭＯＳトランジスタのドレインと
を共通接続した２つの接点のうち、第２の導電型の第２
のＭＯＳトランジスタのドレインを接続した側を出力端
子とするレベルシフタ回路において、 第１の電源の電
圧を供給され、入力が前記第２のインバータの出力端に
接続され、出力が第１の容量を介して前記第１の導電型
の第１のＭＯＳトランジスタのゲートに接続された第３
のインバータと、 第１の電源の電圧を供給され、入力が前記第１のインバ
ータの出力端に接続され、出力が第２の容量を介して前
記第１の導電型の第２のＭＯＳトランジスタのゲートに
接続された第４のインバータと、を備えることを特徴と
するレベルシフタ回路。 - 【請求項３】請求項２記載のレベルシフタ回路におい
て、前記第３のインバータと前記第４のインバータと前
記第１の容量および第２の容量のディメンジョンにより
遅延量を設定することを特徴とするレベルシフタ回路。 - 【請求項４】請求項２記載のレベルシフタ回路におい
て、前記第３のインバータと前記第４のインバータを複
数段カスケード接続し、その段数により遅延量を設定す
ることを特徴とするレベルシフタ回路。 - 【請求項５】第１の電源の電圧を供給され入力信号を波
形整形する第１のインバータを入力端子に接続し、第１
の電源の電圧を供給され反転信号を生成する第２のイン
バータを前記第１のインバータの出力端に接続し、第１
の導電型の第１および第２のＭＯＳトランジスタのソー
スに第２の電源を接続し、第１の導電型の第１および第
２のＭＯＳトランジスタのゲートとドレインをたすき掛
けにし、各々のドレインにソースを接地した第２の導電
型の第１および第２のＭＯＳトランジスタのドレインを
接続し、前記第１のインバータの出力端に第２の導電型
の第１のＭＯＳトランジスタのゲートを接続し、前記第
２のインバータの出力端に第２の導電型の第２のＭＯＳ
トランジスタのゲートを接続し、第１の導電型の第１お
よび第２のＭＯＳトランジスタのドレインと第２の導電
型の第１および第２のＭＯＳトランジスタのドレインと
を共通接続した２つの接点のうち、第２の導電型の第２
のＭＯＳトランジスタのドレインを接続した側を出力端
子とするレベルシフタ回路において、 第１の電源の電
圧を供給され、入力が前記第２のインバータの出力端に
接続され、出力が第１の容量を介して前記第１の導電型
の第１のＭＯＳトランジスタのゲートに接続された第３
のインバータと、 第１の電源の電圧を供給され、入力が前記第３のインバ
ータの出力端に接続され、出力が第２の容量を介して前
記第１の導電型の第２のＭＯＳトランジスタのゲートに
接続された第４のインバータと、を備えることを特徴と
するレベルシフタ回路。 - 【請求項６】請求項５記載のレベルシフタ回路におい
て、第３のインバータと第４のインバータと前記第１の
容量および第２の容量のディメンジョンにより遅延量を
設定することを特徴とするレベルシフタ回路。 - 【請求項７】請求項５記載のレベルシフト回路におい
て、前記第３のインバータと前記第４のインバータを複
数段カスケード接続し、その段数により遅延量を設定す
ることを特徴とするレベルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169726A JP3017133B2 (ja) | 1997-06-26 | 1997-06-26 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169726A JP3017133B2 (ja) | 1997-06-26 | 1997-06-26 | レベルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117520A true JPH1117520A (ja) | 1999-01-22 |
| JP3017133B2 JP3017133B2 (ja) | 2000-03-06 |
Family
ID=15891721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169726A Expired - Lifetime JP3017133B2 (ja) | 1997-06-26 | 1997-06-26 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017133B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1341307A1 (en) * | 2002-03-01 | 2003-09-03 | Broadcom Corporation | Logic circuit with compensation for the effects of process, voltage, and temperature variations |
| WO2003073617A1 (fr) * | 2002-02-26 | 2003-09-04 | Mitsubishi Denki Kabushiki Kaisha | Circuit de conversion d'amplitude |
| JP2004048377A (ja) * | 2002-07-11 | 2004-02-12 | Renesas Technology Corp | レベルシフタ回路 |
| WO2005104374A1 (en) * | 2004-04-20 | 2005-11-03 | Koninklijke Philips Electronics N.V. | Ac coupling and gate charge pumping for nmos and pmos device control |
| JP2008009418A (ja) * | 2006-06-02 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、液晶表示装置を具備した電子機器 |
| KR100804447B1 (ko) * | 2000-10-30 | 2008-02-20 | 가부시키가이샤 히타치세이사쿠쇼 | 레벨변환회로 및 반도체집적회로 |
| US7586358B2 (en) | 2006-07-05 | 2009-09-08 | Samsung Electronics Co., Ltd. | Level shifter and driving method |
| WO2011136964A1 (en) * | 2010-04-26 | 2011-11-03 | Qualcomm Incorporated | Level shifter for differential signals with balanced transition times |
| US8471596B2 (en) | 2006-06-02 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus having the same |
| US10062717B2 (en) | 2011-05-13 | 2018-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN108933592A (zh) * | 2018-06-25 | 2018-12-04 | 成都锐成芯微科技股份有限公司 | 高速电平转换电路、电平转换方法和数据传输装置 |
-
1997
- 1997-06-26 JP JP9169726A patent/JP3017133B2/ja not_active Expired - Lifetime
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